KR20000045236A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 워드 라인의 캡 절연 막 상에 절연 막을 형성시킨 후 셀 플러그 형성용 다결정 실리콘의 평탄화 공정을 실시하므로 주변 영역에 다결정 실리콘의 잔류 층이 발생되지 않도록 하기 위한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 셀 영역과 주변 영역이 정의된 기판을 마련하는 단계, 상기 기판 상에 절연 막을 개재하며 캡 절연 막을 구비한 다수개의 워드 라인을 형성하는 단계, 상기 셀 영역의 각 워드 라인 양측의 기판 상에 제 1 절연 막 측 벽을 그리고 상기 워드 라인들을 포함한 주변 영역의 기판 상에 제 1 절연 막을 형성하는 단계, 상기 셀 영역의 각 워드 라인 상에 제 2 절연 막을 그리고 상기 주변 영역의 제 1 절연 막 상에 제 2 절연 막을 형성하는 단계, 전면에 도전 체를 형성하는 단계, 상기 도전 체를 상기 제 2 절연막이 노출되도록 평탄화하여 상기 셀 영역에 셀 플러그를 형성하는 단계, 상기 노출된 제 2 절연 막을 식각하는 단계와, 상기 주변 영역의 도전 체와 잔류 제 2 절연 막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자의 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
고집적 DRAM(Dynamic Random Access Memory) 형성 시 비트 라인(Bit Line)과 활성 영역사이에 전기적으로 연결되도록 셀 플러그(Cell Plug) 공정을 진행한다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
종래 기술에 따른 반도체 소자의 제조 방법은 도 1a에서와 같이, 셀 영역과 주변 영역이 정의된 반도체 기판(11)상에 절연 막을 개재하며 캡 절연 막을 구비한 다수개의 워드 라인(Word Line)(13)을 형성한다.
상기 워드 라인(13)들을 포함한 반도체 기판(11)상에 산화 막(14)과 제 1 감광막을 형성한다.
이어, 상기 제 1 감광막을 주변 영역에만 남도록 선택적으로 노광 및 현상하고, 상기 선택적으로 노광 및 현상된 상기 제 1 감광막을 마스크로 상기 셀 영역의 산화 막(14)을 에치 백(Etch Back)하여 상기 셀 영역의 각 워드 라인(13) 양측의 반도체 기판(11)상에 산화 막 측 벽(14a)을 형성한 후, 상기 제 1 감광막을 제거한다.
도 1b에서와 같이, 상기 워드 라인(13)들을 포함한 전면에 다결정 실리콘(15)을 형성한 후, 상기 다결정 실리콘(15)을 CMP(Chemical Mechanical Polishing)방법에 의해 평탄화 한다.
도 1c에서와 같이, 상기 다결정 실리콘(15)을 포함한 전면에 제 2 감광막(16)을 도포 한 다음, 상기 제 2 감광막(16)을 셀 영역에만 남도록 선택적으로 노광 및 현상한다.
도 1d에서와 같이, 상기 선택적으로 노광 및 현상된 제 2 감광막(16)을 마스크로 상기 주변 영역의 다결정 실리콘(15)을 제거하여 상기 셀 영역에 플러그(Plug) 층(15a)을 형성한 후, 상기 제 3 감광막(16)을 제거한다.
이때, 상기 주변 영역의 다결정 실리콘(15)의 식각 공정 시 잔류 층(17)이 발생한다.
그러나 종래의 반도체 소자의 제조 방법은 워드 라인의 캡 절연 막이 식각되지 않도록 하기 위해서 셀 플러그 형성용 다결정 실리콘의 평탄화 공정 시 충분히 식각하지 못하기 때문에, 셀 플러그 층의 형성 시 주변 영역의 산화 막을 포함한 워드 라인 양측에 다결정 실리콘이 잔류하여 전기적으로 쇼트(Short)가 발생되는 등 소자의 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 워드 라인의 캡 절연 막 상에 절연 막을 형성시킨 후 셀 플러그 형성용 다결정 실리콘의 평탄화 공정을 실시하므로 주변 영역에 다결정 실리콘의 잔류 층이 발생되지 않는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
31: 반도체 기판 33: 워드 라인
34: 산화 막 34a: 산화 막 측 벽
35: 질화 막 36: 제 2 감광막
37: 다결정 실리콘 37a: 플러그 층
38: 제 3 감광막
본 발명의 반도체 소자의 제조 방법은 셀 영역과 주변 영역이 정의된 기판을 마련하는 단계, 상기 기판 상에 절연 막을 개재하며 캡 절연 막을 구비한 다수개의 워드 라인을 형성하는 단계, 상기 셀 영역의 각 워드 라인 양측의 기판 상에 제 1 절연 막 측 벽을 그리고 상기 워드 라인들을 포함한 주변 영역의 기판 상에 제 1 절연 막을 형성하는 단계, 상기 셀 영역의 각 워드 라인 상에 제 2 절연 막을 그리고 상기 주변 영역의 제 1 절연 막 상에 제 2 절연 막을 형성하는 단계, 전면에 도전 체를 형성하는 단계, 상기 도전 체를 상기 제 2 절연막이 노출되도록 평탄화하여 상기 셀 영역에 셀 플러그를 형성하는 단계, 상기 노출된 제 2 절연 막을 식각하는 단계와, 상기 주변 영역의 도전 체와 잔류 제 2 절연 막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 도 2a에서와 같이, 셀 영역과 주변 영역이 정의된 반도체 기판(31)상에 절연 막을 개재하며 캡 절연 막을 구비한 다수개의 워드 라인(33)을 형성한다.
상기 워드 라인(33)들을 포함한 반도체 기판(31)상에 산화 막(34)과 제 1 감광막을 형성한다.
이어, 상기 제 1 감광막을 주변 영역에만 남도록 선택적으로 노광 및 현상하고, 상기 선택적으로 노광 및 현상된 상기 제 1 감광막을 마스크로 상기 셀 영역의 산화 막(34)을 에치 백하여 상기 셀 영역의 각 워드 라인(33) 양측의 반도체 기판(31)상에 산화 막 측 벽(34a)을 형성한 후, 상기 제 1 감광막을 제거한다.
도 2b에서와 같이, 상기 워드 라인(33)들을 포함한 반도체 기판(31)상에 질화 막(35)과 제 2 감광막(36)을 형성한 후, 상기 제 2 감광막(36)을 플러그 층이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
이때, 상기 워드 라인(33)의 캡 절연 막이 산화 막이면 상기와 같이 질화 막(35)을 형성하고 그 반대로 상기 워드 라인(33)의 캡 절연 막이 질화 막이면 상기 질화 막(35) 대신에 산화 막을 형성한다.
그리고, 상기 질화 막(35)을 인산 용액으로 습식식각할 수 있는 두께로 형성한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(36)을 마스크로 상기 질화 막(35)을 선택적으로 식각한다.
도 2c에서와 같이, 상기 제 2 감광막(36)을 제거하고, 상기 질화 막(35)을 포함한 전면에 다결정 실리콘(37)을 형성한 후, 상기 다결정 실리콘(37)을 CMP 방법에 의해 평탄화 한다.
이때, 플라즈마(Plasma)내 이온농도와 이온에너지를 의존적으로 조절하는 식각장비인 RIE(Reactive Ion Etcher) 또는 MERIE(Magnetically Enhanced Reactive Ion Etcher) 그 외 식각장비인 플라즈마 내 이온농도와 이온에너지를 의존적으로 혹은 독립적으로 조절하는 HDPE(High Density Plasma Etcher)를 사용하여 상기 다결정 실리콘(37)을 평탄화 한다.
그리고, 상기 워드 라인(33)의 캡 절연 막이 적게 밀링(Milling)되면서 상기 질화 막(35)이 노출되도록 상기 다결정 실리콘(37)의 평탄화 공정을 충분히 진행한다.
도 2d에서와 같이, 상기 다결정 실리콘(37)을 마스크로 상기 노출된 질화 막(35)을 인산 용액에 의해 스핀(Spin)의 식각 방법으로 습식식각한다.
이때, 상기 질화 막(35) 대신에 산화 막을 형성한 경우에는 산화 막을 BOE(Buffered Oxide Etcher) 용액에 의해 습식식각한다.
도 2e에서와 같이, 상기 다결정 실리콘(37)을 포함한 전면에 제 3 감광막(38)을 도포한 다음, 상기 제 3 감광막(38)을 셀 영역에만 남도록 선택적으로 노광 및 현상한다.
도 2f에서와 같이, 상기 선택적으로 노광 및 현상된 제 3 감광막(38)을 마스크로 상기 주변 영역의 다결정 실리콘(37)과 잔류 질화 막(35)을 제거하여 상기 셀 영역에 플러그 층(37a)을 형성한 후, 상기 제 3 감광막(38)을 제거한다.
본 발명의 반도체 소자의 제조 방법은 워드 라인의 캡 절연 막 상에 절연 막을 형성시킨 후 셀 플러그 형성용 다결정 실리콘의 평탄화 공정을 실시하므로, 셀 플러그 형성용 다결정 실리콘을 충분히 식각하고 주변 영역의 다결정 실리콘과 잔류 절연 막을 제거하기 때문에 셀 플러그 층의 형성 시 주변 영역에 다결정 실리콘의 잔류 층이 발생되지 않아 소자의 신뢰성을 향상시키는 효과가 있다.
Claims (7)
- 셀 영역과 주변 영역이 정의된 기판을 마련하는 단계;상기 기판 상에 절연 막을 개재하며 캡 절연 막을 구비한 다수개의 워드 라인을 형성하는 단계;상기 셀 영역의 각 워드 라인 양측의 기판 상에 제 1 절연 막 측 벽을 그리고 상기 워드 라인들을 포함한 주변 영역의 기판 상에 제 1 절연 막을 형성하는 단계;상기 셀 영역의 각 워드 라인 상에 제 2 절연 막을 그리고 상기 주변 영역의 제 1 절연 막 상에 제 2 절연 막을 형성하는 단계;전면에 도전 체를 형성하는 단계;상기 도전 체를 상기 제 2 절연막이 노출되도록 평탄화하여 상기 셀 영역에 셀 플러그를 형성하는 단계;상기 노출된 제 2 절연 막을 식각하는 단계;상기 주변 영역의 도전 체와 잔류 제 2 절연 막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연 막과 제 2 절연 막의 식각 선택비가 서로 다름을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 도전 체를 플라즈마내 이온농도와 이온에너지를 의존적으로 조절하는 식각장비인 RIE 또는 MERIE, 그 외 식각장비인 플라즈마 내 이온농도와 이온에너지를 의존적으로 혹은 독립적으로 조절하는 HDPE를 사용하여 평탄화함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연 막을 산화 막으로 형성하고 상기 제 2 절연 막을 질화 막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 노출된 질화 막을 인산 용액에 의해 스핀의 식각 방법으로 습식식각함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연 막을 질화 막으로 형성하고 상기 제 2 절연 막을 산화 막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 노출된 산화 막을 BOE 용액에 의해 스핀의 식각 방법으로 습식식각함을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1019980061794A KR20000045236A (ko) | 1998-12-30 | 1998-12-30 | 반도체 소자의 제조 방법 |
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| KR1019980061794A KR20000045236A (ko) | 1998-12-30 | 1998-12-30 | 반도체 소자의 제조 방법 |
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| KR1019980061794A KR20000045236A (ko) | 1998-12-30 | 1998-12-30 | 반도체 소자의 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382541B1 (ko) * | 2000-09-21 | 2003-05-01 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성 방법 |
-
1998
- 1998-12-30 KR KR1019980061794A patent/KR20000045236A/ko not_active Application Discontinuation
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| KR100382541B1 (ko) * | 2000-09-21 | 2003-05-01 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성 방법 |
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