KR20010005123A - 반도체 메모리 소자의 비트라인 콘택홀 형성 방법 - Google Patents
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Abstract
본 발명은, 질화막으로 둘러싸인 워드라인 구조를 갖는 반도체 메모리 소자의 비트라인 콘택홀 형성 과정에서, 주변회로 워드라인 상의 질화막 제거를 위한 식각시 셀 영역의 워드라인이 노출되지 않으며 주변회로 영역과 셀 영역 간의 단차 발생을 방지할 수 있는 반도체 메모리 소자의 비트라인 콘택홀 형성 방법에 관한 것으로, 비트라인 콘택홀 형성 마스크를 이용하여 주변회로 영역과 셀 영역에 비트라인 콘택홀을 형성하고, 셀 영역의 비트라인 콘택홀 내부에 감광막을 채운 후, 주변회로 영역 워드라인 상의 질화막 마스크 제거를 위한 식각 공정을 실시하는데 그 특징이 있다. 이에 따라, 주변회로 영역 워드라인 상의 질화막 마스크 제거 과정에서 셀 영역 워드라인 측벽의 질화막 스페이서가 손실되지 않으므로 워드라인과 비트라인 간의 단락을 방지할 수 있다. 또한, 주변회로 영역과 셀 영역의 층간산화막 표면이 모두 노출된 상태에서 질화막 식각 공정이 실시되므로 셀 영역과 주변회로 영역의 단차 발생을 억제할 수 있다.
Description
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 콘택홀 형성 방법에 관한 것이다.
DRAM(dynamic random access memory) 등과 같은 반도체 소자의 비트라인 콘택홀 형성 공정에서 셀 영역과 주변회로 영역에 각각 콘택홀을 형성한다. 이때, 셀 영역에는 실리콘 기판의 활성영역을 노출시키는 콘택홀이 형성되고, 주변회로 영역에는 실리콘 기판의 활성영역을 노출시키는 콘택홀과 워드라인을 노출시키는 콘택홀이 형성된다.
고집적 반도체 메모리 소자는 설계 규칙(design rule)에 비교적 여유가 없어 셀 영역에서 워드라인과 비트라인 간의 단락을 방지하기 위하여, 워드라인 상부와 측벽에 각각 질화막 마스크 및 질화막 스페이서 등을 형성하고 절연을 위한 층간산화막을 형성한 다음 콘택홀 형성을 위한 식각을 실시하는 자기정렬 콘택식각(self align contact) 방법을 이용한다. 상기 질화막 스페이서는 워드라인 측벽에 완만한 곡면을 이루게 되어 층간절연막의 공간 매립(cap filling) 정도를 증가시킬 수 있다.
전술한 바와 같은 자기정렬 콘택 식각 방법은 질화막에 대한 산화막의 식각 선택비가 높은 조건에서 질화막으로 둘러싸인 워드라인 상부의 층간산화막을 식각하여 질화막 마스크 또는 질화막 스페이서의 손상을 최소화시킴으로써 워드라인과 비트라인 간의 단락을 방지할 수 있다.
이러한 자기정렬 콘택 식각 방법을 이용한 비트라인 콘택홀 형성 공정에서는 층간산화막 식각으로 셀 영역과 주변회로 영역 실리콘 기판의 활성영역을 노출시키는 콘택홀은 용이하게 형성할 수 있지만, 주변회로 영역의 워드라인을 노출시키는 콘택홀을 형성하기 위해서는 워드라인 상의 질화막 마스크를 제거하기 위한 추가의 식각공정을 진행하여야 한다.
층간산화막 식각 공정 후 질화막 마스크를 제거하기 위한 식각 공정을 바로 진행하면, 셀 영역의 비트라인 콘택홀 측벽에 노출되어 있는 질화막 스페이서가 식각되어 워드라인과 비트라인이 단락된다. 이를 방지하기 위하여 셀 영역의 비트라인 콘택홀과 주변회로 영역의 비트라인 콘택홀을 서로 다른 레티클(reticle)을 사용하여 형성하는 방법을 생각할 수도 있으나, 이 경우 추가의 레티클 제작이 요구되어 비용 부담을 감수하여야 한다.
또한, 셀 영역 전체를 덮고 주변회로 영역만 노출시키는 감광막 마스크를 형성한 후 주변회로 워드라인 상의 질화막 마스크 제거를 위한 식각 공정을 실시할 수도 있다. 이와 같은 종래의 비트라인 콘택홀 형성 방법을 첨부된 도면 도1a 및 도1b를 참조하여 설명한다.
먼저, 도1a에 도시한 바와 같이 워드라인(11), 질화막 마스크(12) 및 질화막 스페이서(13) 형성이 완료된 실리콘 기판(10) 상에 절연을 위한 층간산화막(14)을 형성하고, 층간산화막(14)을 선택적으로 식각하여 셀 영역과 주변회로 영역에 각각 비트라인 콘택홀을 형성한다. 도면에서 도면부호 'A'는 주변회로 영역, 'B'는 셀 영역을 각각 나타낸다.
다음으로, 도1b에 도시한 바와 같이 셀 영역을 덮는 감광막(PR) 마스크를 형성하고, 주변회로 워드라인 상의 질화막 마스크 제거(12)를 위한 식각 공정을 실시한다.
전술한 바와 같이 이루어지는 종래의 비트라인 콘택홀 형성 방법은, 감광막(PR) 마스크 경계 지역에서 층간산화막(14)의 단차가 유발되는 문제점이 있다. 즉, 산화막에 대한 질화막의 식각 선택비는 보통 1.5:1 내지 2:1이기 때문에 질화막 식각시 층간산화막도 식각되어 주변회로 영역과 셀 영역 층간산화막의 단차(D)가 발생한다. 도1b에서 도면부호 'S1'은 질화막 마스크 식각 이전의 층간산화막(14) 표면을 나타내고, 도면부호 'S2'는 질화막 마스크 식각 이후 주변회로 영역의 층간산화막(14) 표면을 나타낸다.
이와 같이 층간산화막의 단차가 발생하면 폴리실리콘 플러그를 형성하기 위해 실시되는 화학기계적 연마(chemical mechanical polishing, 이하 CMP) 공정에서 연마되어야할 폴리실리콘막이 연마되지 않고 잔류하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 질화막으로 둘러싸인 워드라인 구조를 갖는 반도체 메모리 소자의 비트라인 콘택홀 형성 과정에서, 주변회로 워드라인 상의 질화막 제거를 위한 식각시 셀 영역의 워드라인이 노출되지 않으며 주변회로 영역과 셀 영역 간의 단차 발생을 방지할 수 있는, 반도체 메모리 소자의 비트라인 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
도1a 및 도1b는 종래 기술에 따른 반도체 메모리 소자의 비트라인 콘택홀 형성 공정 단면도,
도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 메모리 소자의 비트라인 콘택홀 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
21: 워드라인 22: 질화막 마스크
23: 질화막 스페이서 24: 층간산화막
PR1, PR2: 감광막
상기와 같은 목적을 달성하기 위한 본 발명은 워드라인, 상기 워드라인 상부를 덮는 질화막 마스크 및 상기 워드라인 측벽을 덮는 질화막 스페이서 형성이 완료된 실리콘 기판 상에 절연을 위한 층간산화막을 형성하여 셀 영역 및 주변회로 영역을 덮는 제1 단계; 상기 층간산화막을 선택적으로 식각해서 상기 셀 영역 및 상기 주변회로 영역의 상기 실리콘 기판을 노출시키는 제1 비트라인 콘택홀과 상기 주변회로 영역 워드라인 상부의 상기 질화막 마스크를 노출시키는 제2 비트라인 콘택홀을 형성하는 제2 단계; 상기 셀 영역의 상기 제1 비트라인 콘택홀 내부에 식각마스크를 형성하는 제3 단계; 상기 제2 비트라인 콘택홀 바닥에 노출된 상기 질화막 마스크를 식각하여 그 하부의 상기 워드라인을 노출시키는 제4 단계; 및 상기 식각마스크를 제거하는 제5 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 비트라인 콘택홀 형성 마스크를 이용하여 주변회로 영역과 셀 영역에 비트라인 콘택홀을 형성하고, 셀 영역의 비트라인 콘택홀 내부에 감광막을 채운 후 주변회로 영역 워드라인 상의 질화막 마스크 제거를 위한 식각 공정을 실시하는데 그 특징이 있다. 이에 따라, 주변회로 영역 워드라인 상의 질화막 마스크 제거 과정에서 셀 영역 워드라인 측벽의 질화막 스페이서가 손실되지 않으므로 워드라인과 비트라인 간의 단락을 방지할 수 있다. 또한, 주변회로 영역과 셀 영역의 층간산화막 표면이 모두 노출된 상태에서 질화막 식각 공정이 실시되므로 셀 영역과 주변회로 영역의 단차 발생을 억제할 수 있다.
본 발명의 일실시예에 따른 비트라인 콘택홀 형성 방법을 도2a 내지 도2f를 참조하여 설명한다.
먼저, 도2a에 도시한 바와 같이 워드라인(21), 질화막 마스크(22) 및 질화막 스페이서(23) 형성이 완료된 실리콘 기판(20) 상에 절연을 위한 층간산화막(24)을 형성하고, 비트라인 콘택홀용 레티클을 이용하여 층간산화막(24) 상에 제1 감광막(PR1) 패턴을 형성한다. 도면에서 도면부호 'A'는 주변회로 영역, 'B'는 셀 영역을 각각 나타낸다.
다음으로, 도2b에 도시한 바와 같이 제1 감광막(PR1) 패턴을 식각마스크로 이용하여 층간산화막(24)을 선택적으로 식각해서 셀 영역과 주변회로 영역에 각각 비트라인 콘택홀을 형성한다. 이때, 층간산화막(24) 식각은 질화막에 대하여 매우 높은 식각 선택비를 갖도록 다량의 폴리머(polymer) 유발 가스인 C2F4, C2F6, C3F8, C3F6, C4F8, C5F8등의 가스를 이용한다. 또한, 산화막 식각시 질화막에 대하여 높은 고선택비를 갖고 플라즈마의 안정과 공정 여유도를 개선하기 위하여 He, Ne, Ar, Xe 등의 가스를 혼합하기도 하며, CH2F2, CH3F, C2HF5, CH2, C2H2, 또는 H2를 혼합할 수도 있다. 또한, 식각선택비 및 공정 여유도를 더욱더 향상시키고 식각단면을 수직하게 하기 위하여 CO, CO2, O2, 또는 N2등의 가스를 혼합하기도 한다.
이러한 식각 과정에 따라 셀 영역 및 주변회로 영역 각각에 실리콘 기판(20)을 노출시키는 비트라인 콘택홀이 형성되며, 워드라인 상의 질화막 마스크(22)에 대한 식각 선택비가 매우 높기 때문에 주변회로 영역의 워드라인은 노출되지 않고 질화막 마스크(22)가 노출된다.
다음으로, 도2c에 도시한 바와 같이 제1 감광막(PR1) 패턴을 제거하고, 셀 영역을 덮는 제2 감광막(PR2) 패턴을 형성한다.
다음으로, 도2d에 도시한 바와 같이 제2 감광막(PR2) 패턴을 O2플라즈마를 이용한 전면식각 또는 CMP 공정으로 제2 감광막(PR2)을 셀 영역 비트라인 콘택홀 내에 잔류시킴으로써 워드라인 측벽의 질화막 스페이서(23)를 덮도록 한다. 제2 감광막(PR2) 패턴을 전면식각할 때 O3를 사용할 수도 있으며 식각의 균일도를 향상시키고 안정된 플라즈마를 확보하기 위하여 He, Ar, N2, N2와 H2의 혼합가스 또는 CF4등의 가스를 혼합하여 사용한다.
다음으로, 도2e에 도시한 바와 같이 주변회로 영역에 노출된 질화막 마스크(22)를 식각하여 워드라인을 노출시킨다. 이때, 주변회로 영역 비트라인 콘택홀 저면에 노출된 실리콘 기판이 손상되지 않도록, 실리콘 기판에 대한 높은 식각선택비 조건으로 식각을 실시한다. 즉, 식각가스로는 CH3F, CH2F2, C2HF5, C3H2F4, C3H2F6, C4H2F4, C4H2F8등의 가스, 불활성 가스인 He, Ne, Ar, Xe 등의 가스와 CO, N2O, N2H2등의 가스를 혼합하여 사용한다. 이와 같은 질화막 마스크(22) 식각 과정에서 셀 영역과 주변회로 영역의 층간산화막(24)이 모두 노출되어 있으므로 두 영역 간의 단차 발생은 거의 없다.
다음으로, 도2f에 도시한 바와 같이 셀 영역 비트라인 콘택홀 내의 제2 감광막(PR2)을 O2플라즈마, O3, H2SO2, H2O2및 순수(deionized water)의 혼합용액 또는 H3PO4및 순수의 혼합용액을 이용하여 제거한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 워드라인이 질화막으로 덮인 구조를 갖는 반도체 소자에서 극미세 크기를 갖는 비트라인 콘택홀을 자기정렬콘택 방법으로 형성할 때, 해상도가 보다 뛰어난 딥유브이(deep UV) 레티클 제조 없이 종래의 i-라인(i-line) 셀 마스크를 이용하여 주변회로 영역의 질화막 마스크를 제거할 수 있으므로 레티클 제작에 따른 추가 비용을 감소할 수 있다. 이에 따라 추가의 레티클 사용시 발생하는 정렬 불량을 조절할 필요가 없으므로 공정이 용이해진다. 또한, 주변회로 영역의 질화막 마스크 제거시 발생할 수 있는 주변회로 영역과 셀 영역 간의 산화막 단차를 최소화하여 후속의 플러그 형성을 위한 CMP공정을 용이하게 실시할 수 있을 뿐만 아니라, CMP 대신 건식식각 공정을 적용할 수 있으므로 제조 비용을 보다 감소시킬 수 있다.
Claims (5)
- 반도체 소자 제조 방법에 있어서,워드라인, 상기 워드라인 상부를 덮는 질화막 마스크 및 상기 워드라인 측벽을 덮는 질화막 스페이서 형성이 완료된 실리콘 기판 상에 절연을 위한 층간산화막을 형성하여 셀 영역 및 주변회로 영역을 덮는 제1 단계;상기 층간산화막을 선택적으로 식각해서 상기 셀 영역 및 상기 주변회로 영역의 상기 실리콘 기판을 노출시키는 제1 비트라인 콘택홀과 상기 주변회로 영역 워드라인 상부의 상기 질화막 마스크를 노출시키는 제2 비트라인 콘택홀을 형성하는 제2 단계;상기 셀 영역의 상기 제1 비트라인 콘택홀 내부에 식각마스크를 형성하는 제3 단계;상기 제2 비트라인 콘택홀 바닥에 노출된 상기 질화막 마스크를 식각하여 그 하부의 상기 워드라인을 노출시키는 제4 단계; 및상기 식각마스크를 제거하는 제5 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제3 단계는,상기 셀 영역을 덮는 감광막 패턴을 형성하는 제6 단계; 및상기 감광막 패턴을 전면식각 또는 화학기계적 연마하여 상기 셀 영역의 상기 제1 비트라인 콘택홀 내부에 상기 감광막 패턴을 잔류시켜 상기 식각마스크를 형성하는 제7 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 제7 단계에서,O2플라즈마 또는 O3를 이용하여 전면식각을 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 제7 단계에서,N2와 H2의 혼합가스, He, Ar, N2, 또는 CF4를 혼합하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,상기 제5 단계에서,O2플라즈마, H3PO4및 순수의 혼합용액 또는 O3, H2SO2, H2O2및 순수의 혼합용액을 이용하여 상기 식각마스크를 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.
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KR100964271B1 (ko) * | 2003-06-25 | 2010-06-16 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
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