KR100213212B1 - 식각방법 - Google Patents

식각방법 Download PDF

Info

Publication number
KR100213212B1
KR100213212B1 KR1019960037230A KR19960037230A KR100213212B1 KR 100213212 B1 KR100213212 B1 KR 100213212B1 KR 1019960037230 A KR1019960037230 A KR 1019960037230A KR 19960037230 A KR19960037230 A KR 19960037230A KR 100213212 B1 KR100213212 B1 KR 100213212B1
Authority
KR
South Korea
Prior art keywords
etching
polymer
oxide film
etching method
etch
Prior art date
Application number
KR1019960037230A
Other languages
English (en)
Other versions
KR19980017450A (ko
Inventor
정상섭
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960037230A priority Critical patent/KR100213212B1/ko
Publication of KR19980017450A publication Critical patent/KR19980017450A/ko
Application granted granted Critical
Publication of KR100213212B1 publication Critical patent/KR100213212B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

CHF3/CF4/O2/Ar의 혼합가스를 사용하여 폴리머와 산화막의 식각선택비를 낮출 수 있는 새로운 식각방법에 대하여 기재되어 있다. 이 식각방법은 폴리머와 산화막을 비선택 식각하여 평탄화공정을 수행하는 식각방법에 있어서, CHF3/CF4/O2/Ar의 혼합가스를 사용하는 것을 특징으로 한다. 따라서, 폴리머와 산화막의 비선택 식각시에 식각선택비를 낮출 수 있음은 물론 식각 균일도도 높일 수 있게 된다.

Description

식각방법
본 발명은 식각방법에 관한 것으로, 특히 폴리머(polymer)와 산화막의 식각속도를 조절하는 평탄화공정을 위한 식각방법에 관한 것이다.
집적회로의 제조공정은 각종의 반도체용 박막들을 실리콘 웨이퍼 (silicon wafer) 상에 순차적으로 적층하는 한편, 포토레지스트(photo- resist)의 도포, 마스크 노광 및 현상등의 공정을 통해 마스크(mask)의 패턴을 웨이퍼상에 전사한 후, 전사된 마스크 패턴을 식각마스크로 사용하여 포토레지스트의 하부에 위치한 박막층을 선택적으로 패터닝 (patterning)하는 공정등을 복합적으로 결합하여 이루어진다.
상술한 포토레지스트를 이용한 마스크 패턴의 전사 및 패터닝공정은 2가지 경우로 구분하여 설명할 수 있다. 첫번째의 경우는 실제로 집적회로의 구성요소가 될 구조층(예컨대 다결정실리콘층 혹은 금속층 등)을 포토레지스트의 패턴을 이용하여 직접적으로 패터닝하는 경우이고, 두번째의 경우는 포토레지스트를 사용하여 산화막이나 폴리머를 1차적으로 패터닝한 후 패터닝된 산화막이나 폴리머를 식각마스크로 이용하여 2차적으로 그 하부의 반도체층을 패터닝하는 경우이다.
그런데, 상기 폴리머를 식각마스크로 사용하여 식각공정(특히, 건식식각공정)을 수행하는 경우에는 마스크로 사용되는 폴리머 및 식각의 부산물로서 식각표면 및 측벽에 생성되는 폴리머에 대한 식각속도를 적절히 조절하는 것이 중요한 공정조건이 된다. 특히, 산화막과 같은 절연막의 식각을 통한 콘택 홀(contact hole) 및 트렌치(trench)의 형성이나 평탄화공정의 수행시에 폴리머 식각속도의 제어를 통한 식각경사 및 하부의 반도체막과의 식각선택비 조절이 중요한 공정조건이 된다.
통상의 건식식각 공정은 폴리머에 대한 식각내성이 우수한 공정조건 (즉, 폴리머의 손실이 적은 공정조건)을 선정하여 CD(Critical Demension) 손실을 완화하면서 선택비를 향상시키게 된다. 반면에, 다중막의 식각 및 평탄화공정의 수행시에는 비선택적 식각을 위해 오히려 폴리머에 대한 식각내성이 저하되는 공정조건을 사용한다. 즉, RIE (Reactive Ion Etcher)에서 평탄화공정을 수행하기 위해서는 폴리머의 비선택 식각(즉, 폴리머의 식각내성이 낮아지는 공정조건을 사용하여 산화막과의 식각선택비를 낮춤)을 위한 공정조건을 사용하게 된다. 종래에는 이러한 비선택 식각을 위한 공정조건으로 CHF3/CF4/O2의 혼합가스를 사용하였다. 그런데, 상기 종래의 공정하에서는 폴리머에 대한 산화막의 식각선택비가 1.2:1 이상으로 산화막이 더 빠르게 식각됨은 물론 웨이퍼상에서의 식각 균일도가 6% 이상으로 되는 문제점이 있었다.
한편, 상기 혼합가스에 있어서 O2의 비율을 증가시키면 폴리머의 식각속도가 증대되어 식각선택비를 낮출 수 있다. 그런데, 이 경우에는 식각 균일도가 더욱 나빠지는 문제가 발생됨은 물론 RIE의 챔버(chamber) 내의 부속품들이 손상되는 등의 한계가 노출되었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 새로운 혼합가스와 공정조건을 설정하여 식각공정을 수행함으로써, 비선택 식각의 식각선택비를 낮추면서도 식각 균일도를 높일 수 있는 식각방법을 제공하는데 있다.
도 1은 산화막과 폴리머에 대한 식각전의 상태를 나타낸 도면이다.
도 2는 종래 식각방법을 적용한 경우의 식각상태를 나타낸 도면이다.
도 3은 본 발명에 따른 식각방법을 적용한 경우의 식각상태를 나타낸 도면이다.
상기한 과제를 이루기 위하여 본 발명에 따른 식각방법은, 폴리머와 산화막을 비선택 식각하여 평탄화공정을 수행하는 식각방법에 있어서, CHF3/CF4/O2/Ar의 혼합가스를 사용하는 것을 특징으로 한다.
본 발명의 식각방법에 있어서, 상기 CHF3/CF4/O2/Ar의 혼합가스에 있어서 CHF3/CF4의 공급비 또는 O2/(CHF3/CF4)의 공급비를 조절함으로써 폴리머와 산화막의 식각속도비를 조절할 수 있다.
따라서, 본 발명에 의한 식각방법에 의하면, 폴리머와 산화막의 비선택 식각시에 식각선택비를 낮출 수 있음은 물론 식각 균일도도 높일 수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.
도 1은 산화막과 폴리머의 식각전의 상태를 나타낸 도면으로, 기판(도시하지 않음)상에 산화막(10)을 적층한 후, 식각마스크로 사용되는 폴리머(20)가 형성된 상태이다. 도 1을 참조하면, 상기 산화막(10)이 매우 거칠은 표면상태를 나타내고 있는 바, 이때문에 후속의 공정을 수행하기에 앞서 평탄화공정의 수행이 필요하다.
다음으로, 도 2는 상기 도 1에 도시한 산화막(10)과 폴리머(20)에 대하여 종래의 식각방법을 사용하여 평탄화공정을 수행한 경우의 식각상태를 나타낸 도면이다. 도 2에 나타낸 종래의 CHF3/CF4/O2의 혼합가스를 사용하여 평탄화공정을 수행할 때의 산화막:폴리머의 식각선택비는 약 1.3:1 이다. 도 2에서 도면부호 A로 표시한 부분은 글로벌(global) 단차부(패턴에 의해 정의된 단차부분)의 측벽과 바닥부위에 나타난 과도 식각부이고, 도면부호 B로 표시한 부분은 로컬(local) 단차부(표면 거칠기에 기인하는 단차부분)이다.
도 2로부터 종래의 식각방법을 적용하는 경우에 산화막:폴리머의 식각선택비가 1.3:1로 높아 평탄화의 효율이 매우 낮음을 알 수 있다.
다음으로, 도 3은 본 발명에 따른 식각방법을 적용한 경우의 식각상태를 나타낸 도면으로, 이를 참조하면 본 발명에 따른 식각방법을 적용함으로써 상기한 글러벌 단차부 및 로컬 단차부가 효과적으로 제거되어 평탄화 되었음을 알 수 있다.
다음으로, 본 발명에 따른 식각방법의 공정조건을 설명한다.
본 발명에서는 종래와는 달리 식각용의 혼합가스로서 CHF3/CF4/O2/ Ar의 혼합가스를 사용하여 식각(평탄화)공정을 수행하였다. 여기에서, Ar 가스는 RIE에서 플라즈마(plasma) 분포의 균일도를 향상시킴과 더불어 폴리머의 스퍼터링(sputtering) 균일성을 높이는 효과를 가져다 준다. 본 발명에 따른 식각방법의 공정조건을 구체적으로 기술하면 다음과 같다.
① CHF3/CF4의 공급비 = 1
② O2/(CHF3 + CF4)의 공급비 = 1
③ Ar/(O2 + CHF3 + CF4)의 공급비 = 2.5
④ 혼합가스의 총유량 1 280 sccm
⑤ RF 전력 : 600 W
⑥ 공정수행시의 압력 : 150 mTorr
위의 공정조건에서 ②의 O2/(CHF3 + CF4)의 공급비를 조절하면 폴리머/산화막의 식각선택비를 조절할 수 있다. 또한, ①의 CHF3/CF4의 공급비율을 조절하는 경우에도 식각선택비를 조절할 수 있다.
상술한 본 발명에 따른 공정조건하에서 얻어지는 폴리머의 식각마스크와 산화막에 대한 식각율과 식각 균일도를 정리해 보면 아래의 표1과 같다.
식각율 식각 균일도 식각선택비 (산화막:폴리머)
산화막 3600Å/min ±3.3% 1.04:1
폴리머 3450Å/min ±2.7%
상기 표1을 참조하면, 종래의 식각방법을 적용한 경우에 산화막과 폴리머에 대하여 예컨대 1.3:1 이상의 식각선택비를 얻을 수 있고, 식각 균일도도 6% 이상으로 되었지만, 본 발명의 경우에 1.04:1 정도 (정확하게는 1.0±0.05:1)의 식각선택비를 얻을 수 있고, 식각 균일도도 3% 내외로 개선됨을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 식각방법에 의하면, 산화막:폴리머의 식각선택비를 1.0±0.05:1 정도로 낮출 수 있음은 물론, 식각 균일도도 3% 정도로 낮출 수 있어 평탄화 공정의 품질을 높일 수 있게 된다.

Claims (2)

  1. 폴리머와 산화막을 비선택 식각하여 평탄화공정을 수행하는 식각방법에 있어서,
    CHF3/CF4/O2/Ar의 혼합가스를 사용하는 것을 특징으로 하는 식각방법.
  2. 제 1 항에 있어서, 상기 CHF3/CF4/O2/Ar의 혼합가스에 있어서,
    CHF3/CF4의 공급비 또는 O2/(CHF3/CF4)의 공급비를 조절함으로써 폴리머와 산화막의 식각속도비를 조절할 수 있도록 된 것을 특징으로 하는 식각방법.
KR1019960037230A 1996-08-30 1996-08-30 식각방법 KR100213212B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960037230A KR100213212B1 (ko) 1996-08-30 1996-08-30 식각방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960037230A KR100213212B1 (ko) 1996-08-30 1996-08-30 식각방법

Publications (2)

Publication Number Publication Date
KR19980017450A KR19980017450A (ko) 1998-06-05
KR100213212B1 true KR100213212B1 (ko) 1999-08-02

Family

ID=19472003

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960037230A KR100213212B1 (ko) 1996-08-30 1996-08-30 식각방법

Country Status (1)

Country Link
KR (1) KR100213212B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100733429B1 (ko) 2004-12-28 2007-06-29 주식회사 하이닉스반도체 반도체 장치의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100733429B1 (ko) 2004-12-28 2007-06-29 주식회사 하이닉스반도체 반도체 장치의 제조방법
US7790620B2 (en) 2004-12-28 2010-09-07 Hynix Semiconductor Inc. Method for fabricating semiconductor device

Also Published As

Publication number Publication date
KR19980017450A (ko) 1998-06-05

Similar Documents

Publication Publication Date Title
US7265056B2 (en) Method for forming novel BARC open for precision critical dimension control
US5672242A (en) High selectivity nitride to oxide etch process
US5854136A (en) Three-step nitride etching process for better critical dimension and better vertical sidewall profile
KR20000044928A (ko) 반도체 소자의 트랜치 형성 방법
KR100311487B1 (ko) 산화막식각방법
KR100512904B1 (ko) 반도체소자의 제조방법
US6027959A (en) Methods for in-situ removal of an anti-reflective coating during a nitride resistor protect etching process
US6066567A (en) Methods for in-situ removal of an anti-reflective coating during an oxide resistor protect etching process
KR100213212B1 (ko) 식각방법
US6828250B1 (en) Process for etching vias in organosilicate glass materials without causing RIE lag
KR100282416B1 (ko) 반도체소자의제조방법
KR20000061225A (ko) 반도체소자의 트렌치 형성방법
KR0161878B1 (ko) 반도체장치의 콘택홀 형성방법
US6743726B2 (en) Method for etching a trench through an anti-reflective coating
KR100336371B1 (ko) 반도체소자의이중다마신형성방법
KR19990011466A (ko) 반도체소자의 제조를 위한 건식식각방법
KR100410695B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100400321B1 (ko) 반도체소자의 형성방법
JP2001332510A (ja) 半導体装置およびその製造方法
KR100372770B1 (ko) 반도체소자의 자기정렬적인 콘택방법
KR20040054340A (ko) 반도체 소자의 제조 방법
KR930008841B1 (ko) 반도체 제조중 콘택트홀의 형성방법
KR19990047250A (ko) 반도체장치의 절연막 식각방법
KR0172293B1 (ko) 반도체 장치의 콘택홀 형성방법
KR20020050517A (ko) 반도체 소자의 콘택홀 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070418

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee