JPH05243218A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05243218A JPH05243218A JP4044119A JP4411992A JPH05243218A JP H05243218 A JPH05243218 A JP H05243218A JP 4044119 A JP4044119 A JP 4044119A JP 4411992 A JP4411992 A JP 4411992A JP H05243218 A JPH05243218 A JP H05243218A
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Abstract
(57)【要約】
【目的】 絶縁膜に覆われた導電体層（半導体を含む）
表面をエッチング工程により選択的に露出させ、露出し
た導電体層表面に接続する成膜（酸化を含む）を実施す
る前に、自然酸化膜、ダメージ及び汚染物質等を含む露
出した導電体層表面に形成される表面層を完全に除去す
ることができる半導体装置の製造方法を提供する。 【構成】 絶縁膜３をエッチングして、シリコン基板１
表面に設けられた拡散層２に達するコンタクトホールを
形成する。このとき、拡散層２の表面に形成される表面
層２ａを成膜装置内において３弗化塩素ガスを使用して
除去する。次に、同じ成膜装置内で多結晶シリコン膜４
を形成する。
表面をエッチング工程により選択的に露出させ、露出し
た導電体層表面に接続する成膜（酸化を含む）を実施す
る前に、自然酸化膜、ダメージ及び汚染物質等を含む露
出した導電体層表面に形成される表面層を完全に除去す
ることができる半導体装置の製造方法を提供する。 【構成】 絶縁膜３をエッチングして、シリコン基板１
表面に設けられた拡散層２に達するコンタクトホールを
形成する。このとき、拡散層２の表面に形成される表面
層２ａを成膜装置内において３弗化塩素ガスを使用して
除去する。次に、同じ成膜装置内で多結晶シリコン膜４
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、エッチング工程を有す
る半導体装置の製造方法に関する。
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、エッチング工程により導電体層
（半導体層を含む）の表面の少なくとも一部の露出を行
い、この露出された導電体層表面に接続する成膜（酸化
を含む）の前処理としては、例えばフォトレジストを除
去した後、洗浄及び水洗を行なっている。スルーホール
工程のように下地に金属膜が露出している場合には、フ
ォトレジストを剥離し、有機溶剤によるリンス及び水洗
を行ない、スパッタ装置内で下地金属膜の表面をアルゴ
ンガス等でスパッタエッチ（逆スパッタ）をして、上層
金属膜のスパッタを実施する場合もある。
（半導体層を含む）の表面の少なくとも一部の露出を行
い、この露出された導電体層表面に接続する成膜（酸化
を含む）の前処理としては、例えばフォトレジストを除
去した後、洗浄及び水洗を行なっている。スルーホール
工程のように下地に金属膜が露出している場合には、フ
ォトレジストを剥離し、有機溶剤によるリンス及び水洗
を行ない、スパッタ装置内で下地金属膜の表面をアルゴ
ンガス等でスパッタエッチ（逆スパッタ）をして、上層
金属膜のスパッタを実施する場合もある。
【０００３】従来の半導体装置の製造方法について、添
付の図面を参照して説明する。図１０は、従来の半導体
装置の製造方法における一工程を示す断面図、図１１
は、従来の半導体装置の製造方法における一工程を示す
断面図、図１２（ａ）乃至（ｃ）は、従来の半導体装置
の製造方法を工程順に示す断面図、図１３は、従来の半
導体装置の製造方法における一工程を示す断面図であ
る。
付の図面を参照して説明する。図１０は、従来の半導体
装置の製造方法における一工程を示す断面図、図１１
は、従来の半導体装置の製造方法における一工程を示す
断面図、図１２（ａ）乃至（ｃ）は、従来の半導体装置
の製造方法を工程順に示す断面図、図１３は、従来の半
導体装置の製造方法における一工程を示す断面図であ
る。
【０００４】先ず、図１０に示すように、ｐ型シリコン
基板６１表面にｎ+ 型拡散層６２を形成し全面に膜厚約
０．５乃至１．０μｍの、例えば、シリコン酸化膜から
なる絶縁膜６３を形成し、フォトレジストをマスクとし
たプラズマエッチングにより拡散層６２に達するコンタ
クトホールを絶縁膜６３に形成してフォトレジストを酸
素プラズマによるアッシングにより除去する。このと
き、コンタクトホールに露出した拡散層６２表面に、膜
厚約２乃至５ｎｍの表面層６２ａが形成される。表面層
６２ａは主として自然酸化膜から成りこの表面層６２ａ
はコンタクトホール形成時にフォトレジスト除去時のプ
ラズマエッチング及びプラズマアッシングによる影響で
ダメージが与えられ、更に、この表面層６２ａはフォト
レジスト除去時の重金属及びハイドロカーボンポリマー
（（ＣＨ2 ）n ; ｎは正整数）等の汚染物質を含んでい
る。次に、ＬＰＣＶＤ装置内において、窒素ガス（Ｎ
2 ）をキャリアガスとしたモノシラン（ＳｉＨ4 ) の熱
分解反応により、膜厚約０．５μｍの多結晶シリコン膜
６４ａを形成する。続いて、ＬＰＣＶＤ装置から取り出
し、燐の熱拡散等により多結晶シリコン膜６４ａをｎ+
型にして、フォトリソグラフィ工程による多結晶シリコ
ン膜６４ａのエッチングを施し、多結晶シリコン膜６４
ａの配線をする。
基板６１表面にｎ+ 型拡散層６２を形成し全面に膜厚約
０．５乃至１．０μｍの、例えば、シリコン酸化膜から
なる絶縁膜６３を形成し、フォトレジストをマスクとし
たプラズマエッチングにより拡散層６２に達するコンタ
クトホールを絶縁膜６３に形成してフォトレジストを酸
素プラズマによるアッシングにより除去する。このと
き、コンタクトホールに露出した拡散層６２表面に、膜
厚約２乃至５ｎｍの表面層６２ａが形成される。表面層
６２ａは主として自然酸化膜から成りこの表面層６２ａ
はコンタクトホール形成時にフォトレジスト除去時のプ
ラズマエッチング及びプラズマアッシングによる影響で
ダメージが与えられ、更に、この表面層６２ａはフォト
レジスト除去時の重金属及びハイドロカーボンポリマー
（（ＣＨ2 ）n ; ｎは正整数）等の汚染物質を含んでい
る。次に、ＬＰＣＶＤ装置内において、窒素ガス（Ｎ
2 ）をキャリアガスとしたモノシラン（ＳｉＨ4 ) の熱
分解反応により、膜厚約０．５μｍの多結晶シリコン膜
６４ａを形成する。続いて、ＬＰＣＶＤ装置から取り出
し、燐の熱拡散等により多結晶シリコン膜６４ａをｎ+
型にして、フォトリソグラフィ工程による多結晶シリコ
ン膜６４ａのエッチングを施し、多結晶シリコン膜６４
ａの配線をする。
【０００５】次に、図１１に示すように、従来の多層配
線のスルーホールの形成方法は、ｐ型シリコン基板７１
上に膜厚約０．５乃至１．０μｍの、例えば、シリコン
酸化膜からなる絶縁膜７３ａを形成し、この絶縁膜７３
ａ上に全面に膜厚約０．１乃至０．２μｍのｎ+ 型の多
結晶シリコン膜７４を形成する。更に、この多結晶シリ
コン膜７４上にスパッタ法により全面に膜厚約０．１乃
至０．２μｍのタングステンシリサイド膜７５を形成
し、これらをパターニングしてｎ+ 型の多結晶シリコン
膜７４及びタングステンシリサイド膜７５の積層膜から
なる下層配線を形成する。次に、ＣＶＤ法により例えば
シリコン酸化膜からなる膜厚約０．５μｍの絶縁膜７３
ｂを全面に形成して、フォトレジストをマスクとしたプ
ラズマエッチングによりタングステンシリサイド膜７５
に達するスルーホールを絶縁膜７３ｂに形成して、フォ
トレジストを酸素プラズマによるアッシングにより除去
する。このとき、スルーホールに露出したタングステン
シリサイド膜７５の表面に、膜厚約２乃至５ｎｍの表面
層７５ａが形成される。この表面層７５ａは上述の表面
層６２ａと同様に主として自然酸化膜から成りこの表面
層７５ａはプラズマエッチング及びプラズマアッシング
の影響でダメージが与えられている。更に、この表面層
７５ａは重金属及びハイドロカーボンポリマー等の汚染
物質を含んでいる。次に、スパッタ装置内において全面
に膜厚約０．５μｍの、例えば、アルミニウム膜又はタ
ングステン膜等の金属膜を堆積する。次いで、スパッタ
装置から取り出し、フォトリソグラフィ工程による金属
膜のエッチングを施して上層配線７６を形成する。
線のスルーホールの形成方法は、ｐ型シリコン基板７１
上に膜厚約０．５乃至１．０μｍの、例えば、シリコン
酸化膜からなる絶縁膜７３ａを形成し、この絶縁膜７３
ａ上に全面に膜厚約０．１乃至０．２μｍのｎ+ 型の多
結晶シリコン膜７４を形成する。更に、この多結晶シリ
コン膜７４上にスパッタ法により全面に膜厚約０．１乃
至０．２μｍのタングステンシリサイド膜７５を形成
し、これらをパターニングしてｎ+ 型の多結晶シリコン
膜７４及びタングステンシリサイド膜７５の積層膜から
なる下層配線を形成する。次に、ＣＶＤ法により例えば
シリコン酸化膜からなる膜厚約０．５μｍの絶縁膜７３
ｂを全面に形成して、フォトレジストをマスクとしたプ
ラズマエッチングによりタングステンシリサイド膜７５
に達するスルーホールを絶縁膜７３ｂに形成して、フォ
トレジストを酸素プラズマによるアッシングにより除去
する。このとき、スルーホールに露出したタングステン
シリサイド膜７５の表面に、膜厚約２乃至５ｎｍの表面
層７５ａが形成される。この表面層７５ａは上述の表面
層６２ａと同様に主として自然酸化膜から成りこの表面
層７５ａはプラズマエッチング及びプラズマアッシング
の影響でダメージが与えられている。更に、この表面層
７５ａは重金属及びハイドロカーボンポリマー等の汚染
物質を含んでいる。次に、スパッタ装置内において全面
に膜厚約０．５μｍの、例えば、アルミニウム膜又はタ
ングステン膜等の金属膜を堆積する。次いで、スパッタ
装置から取り出し、フォトリソグラフィ工程による金属
膜のエッチングを施して上層配線７６を形成する。
【０００６】次に、図１２（ａ）に示すように、従来の
ＤＲＡＭにおける容量絶縁膜の形成方法は、ｐ型シリコ
ン基板８１表面にｎ+ 型拡散層８２を形成し、全面に膜
厚約０．５乃至０．７μｍの、例えば、シリコン酸化膜
からなる絶縁膜８３を形成する。更に、拡散層８２に達
するコンタクトホールを絶縁膜８３に形成し、ＬＰＣＶ
Ｄ装置を使用したモノシランの熱分解反応により膜厚約
０．４μｍの多結晶シリコン膜（図示せず）を全面に形
成する。次に、ＬＰＣＶＤ装置から取り出し、燐の熱拡
散等により多結晶シリコン膜をｎ+ 型にして、フォトレ
ジストをマスクとしたプラズマエッチングによりこの多
結晶シリコン膜のエッチングを施す。次いで前記フォト
レジストを酸素プラズマによるアッシングにより除去
し、多結晶シリコン膜からなるストーレージノード電極
８４を形成する。このとき、ストーレージノード電極８
４表面に、膜厚約２乃至５ｎｍの表面層８４ａが形成さ
れる。この表面層８４ａも図１０中の表面層６２ａと同
様に主として自然酸化膜から成り、この表面層８４ａは
ダメージが与えられ重金属及びハイドロカーボンポリマ
ー等の汚染物質を含んでいる。
ＤＲＡＭにおける容量絶縁膜の形成方法は、ｐ型シリコ
ン基板８１表面にｎ+ 型拡散層８２を形成し、全面に膜
厚約０．５乃至０．７μｍの、例えば、シリコン酸化膜
からなる絶縁膜８３を形成する。更に、拡散層８２に達
するコンタクトホールを絶縁膜８３に形成し、ＬＰＣＶ
Ｄ装置を使用したモノシランの熱分解反応により膜厚約
０．４μｍの多結晶シリコン膜（図示せず）を全面に形
成する。次に、ＬＰＣＶＤ装置から取り出し、燐の熱拡
散等により多結晶シリコン膜をｎ+ 型にして、フォトレ
ジストをマスクとしたプラズマエッチングによりこの多
結晶シリコン膜のエッチングを施す。次いで前記フォト
レジストを酸素プラズマによるアッシングにより除去
し、多結晶シリコン膜からなるストーレージノード電極
８４を形成する。このとき、ストーレージノード電極８
４表面に、膜厚約２乃至５ｎｍの表面層８４ａが形成さ
れる。この表面層８４ａも図１０中の表面層６２ａと同
様に主として自然酸化膜から成り、この表面層８４ａは
ダメージが与えられ重金属及びハイドロカーボンポリマ
ー等の汚染物質を含んでいる。
【０００７】次に、図１２（ｂ）に示すように、ＬＰＣ
ＶＤ装置内において、窒素ガスをキャリアガスとしたジ
クロロシラン（ＳｉＨ2 Ｃｌ2 ）及びアンモニアガス
（ＮＨ3 ）の気相化学反応により、膜厚約５乃至１０ｎ
ｍのシリコン窒化膜８７を全面に形成する。
ＶＤ装置内において、窒素ガスをキャリアガスとしたジ
クロロシラン（ＳｉＨ2 Ｃｌ2 ）及びアンモニアガス
（ＮＨ3 ）の気相化学反応により、膜厚約５乃至１０ｎ
ｍのシリコン窒化膜８７を全面に形成する。
【０００８】次に、図１２（ｃ）に示すように、同一又
は他のＬＰＣＶＤ装置内において、窒素ガスをキャリア
ガスとしたモノシランの熱分解反応により、膜厚約０．
４μｍの多結晶シリコン膜を形成し、次いで、ＬＰＣＶ
Ｄ装置から取り出し、燐の熱拡散等により多結晶シリコ
ン膜をｎ+ 型にして、フォトリソグラフィ工程による多
結晶シリコン膜及びシリコン窒化膜８７のエッチングを
施し、多結晶シリコン膜からなるプレート電極８６及び
シリコン窒化膜からなる容量絶縁膜８７ａを形成する。
は他のＬＰＣＶＤ装置内において、窒素ガスをキャリア
ガスとしたモノシランの熱分解反応により、膜厚約０．
４μｍの多結晶シリコン膜を形成し、次いで、ＬＰＣＶ
Ｄ装置から取り出し、燐の熱拡散等により多結晶シリコ
ン膜をｎ+ 型にして、フォトリソグラフィ工程による多
結晶シリコン膜及びシリコン窒化膜８７のエッチングを
施し、多結晶シリコン膜からなるプレート電極８６及び
シリコン窒化膜からなる容量絶縁膜８７ａを形成する。
【０００９】次に、図１３に示すように、従来のゲート
酸化膜の形成方法は、ｐ型シリコン基板９１表面にパッ
ド酸化膜（図示せず）及びシリコン窒化膜（図示せず）
を形成し、公知の選択酸化法により膜厚約０．６乃至
０．８μｍのフィールド酸化膜９３を形成してシリコン
窒化膜及びパッド酸化膜をエッチング除去し、素子形成
領域となる部分のシリコン基板９１表面を露出させる。
このとき、露出したシリコン基板９１表面には表面層
（図示せず）が形成されている。この表面層は約２ｎｍ
の厚さを有し、炭素化合物等の汚染物質を含んでいる。
次に、熱酸化炉内において、窒素ガス又はヘリウムガス
をキャリアガスとして水素ガス（Ｈ2 ）及び酸素ガス
（Ｏ2 ）の反応により、露出したシリコン基板９１表面
にシリコン酸化膜からなる約１５ｎｍのゲート絶縁膜９
８を形成する。このときゲート絶縁膜９８にはピット状
の窪みが形成されている。この窪みは、例えば炭素及び
シリコンの反応によるシリコンカーバイトの生成により
その周辺のシリコンの酸化が阻害されるために生じる。
次に、ｎ+ 型の多結晶シリコン膜からなるゲート電極９
９を形成し、更に、ソース及びドレイン領域となるｎ+
型拡散層９２ａ，９２ｂを形成し、ＭＯＳトランジスタ
が形成される。
酸化膜の形成方法は、ｐ型シリコン基板９１表面にパッ
ド酸化膜（図示せず）及びシリコン窒化膜（図示せず）
を形成し、公知の選択酸化法により膜厚約０．６乃至
０．８μｍのフィールド酸化膜９３を形成してシリコン
窒化膜及びパッド酸化膜をエッチング除去し、素子形成
領域となる部分のシリコン基板９１表面を露出させる。
このとき、露出したシリコン基板９１表面には表面層
（図示せず）が形成されている。この表面層は約２ｎｍ
の厚さを有し、炭素化合物等の汚染物質を含んでいる。
次に、熱酸化炉内において、窒素ガス又はヘリウムガス
をキャリアガスとして水素ガス（Ｈ2 ）及び酸素ガス
（Ｏ2 ）の反応により、露出したシリコン基板９１表面
にシリコン酸化膜からなる約１５ｎｍのゲート絶縁膜９
８を形成する。このときゲート絶縁膜９８にはピット状
の窪みが形成されている。この窪みは、例えば炭素及び
シリコンの反応によるシリコンカーバイトの生成により
その周辺のシリコンの酸化が阻害されるために生じる。
次に、ｎ+ 型の多結晶シリコン膜からなるゲート電極９
９を形成し、更に、ソース及びドレイン領域となるｎ+
型拡散層９２ａ，９２ｂを形成し、ＭＯＳトランジスタ
が形成される。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法は、エッチング工程によ
り導電体層（半導体層を含む）表面の少なくとも一部を
露出させた後、露出させた導電体層表面に接続する成膜
（酸化を含む）をする場合、上述したような方法及び成
膜装置を採用しているため、露出された導電体層表面に
形成された表面層を完全に除去することができず、この
表面層の存在のために種々の不具合が生じるという問題
点がある。
た従来の半導体装置の製造方法は、エッチング工程によ
り導電体層（半導体層を含む）表面の少なくとも一部を
露出させた後、露出させた導電体層表面に接続する成膜
（酸化を含む）をする場合、上述したような方法及び成
膜装置を採用しているため、露出された導電体層表面に
形成された表面層を完全に除去することができず、この
表面層の存在のために種々の不具合が生じるという問題
点がある。
【００１１】この種々の不具合について具体的に述べ
る。これらの表面層は、プラズマ等によるダメージが与
えられており、更に、重金属及び炭素化合物等の汚染物
質等を含み、主として自然酸化膜から構成されている。
コンタクトホールの場合には、自然酸化膜の存在はコン
タクト抵抗の増大となり、例えば０．４μｍ口より小さ
い微細コンタクトホールでは特に問題となる。また、表
面層にダメージが与えられていたり重金属により汚染さ
れていると、コンタクトリーク電流が増加し、重金属の
存在は結晶欠陥の発生の原因ともなる。
る。これらの表面層は、プラズマ等によるダメージが与
えられており、更に、重金属及び炭素化合物等の汚染物
質等を含み、主として自然酸化膜から構成されている。
コンタクトホールの場合には、自然酸化膜の存在はコン
タクト抵抗の増大となり、例えば０．４μｍ口より小さ
い微細コンタクトホールでは特に問題となる。また、表
面層にダメージが与えられていたり重金属により汚染さ
れていると、コンタクトリーク電流が増加し、重金属の
存在は結晶欠陥の発生の原因ともなる。
【００１２】また、スルーホールの場合には、自然酸化
膜の存在はコンタクトホールの場合と同様にコンタクト
抵抗の増大となり、ダメージ及び汚染の存在は長期信頼
性の低下となる。この場合、上述したように、上層配線
の金属膜をスパッタ装置で堆積する前にアルゴンスパッ
タ等により下層配線の表面層を除去することは可能であ
り、コンタクト抵抗の増大は緩和される。しかしなが
ら、この逆スパッタによりダメージの発生及び汚染物質
の付着が生じ、新たな表面層が形成されることになり、
長期信頼性の面では完全な解決に至らない。
膜の存在はコンタクトホールの場合と同様にコンタクト
抵抗の増大となり、ダメージ及び汚染の存在は長期信頼
性の低下となる。この場合、上述したように、上層配線
の金属膜をスパッタ装置で堆積する前にアルゴンスパッ
タ等により下層配線の表面層を除去することは可能であ
り、コンタクト抵抗の増大は緩和される。しかしなが
ら、この逆スパッタによりダメージの発生及び汚染物質
の付着が生じ、新たな表面層が形成されることになり、
長期信頼性の面では完全な解決に至らない。
【００１３】ＤＲＡＭにおける容量絶縁膜の場合には、
自然酸化膜が存在すると容量値は低下することになり、
ダメージ及び汚染の存在は耐圧不良及び容量絶縁膜のリ
ーク電流の増大等の信頼性の劣化の原因となる。
自然酸化膜が存在すると容量値は低下することになり、
ダメージ及び汚染の存在は耐圧不良及び容量絶縁膜のリ
ーク電流の増大等の信頼性の劣化の原因となる。
【００１４】また、ゲート絶縁膜の場合には、自然酸化
膜からなる表面層の膜厚は他の場合より薄いが、特に汚
染の存在が重大である。例えば、ゲート絶縁膜上の汚染
された表面層に酸化したシリコン酸化膜が含まれる場
合、ピット状の窪み等に依存した形状因子及び汚染物質
がリークパスを形成し、耐圧不良等の信頼性の劣化をも
たらすことになる。
膜からなる表面層の膜厚は他の場合より薄いが、特に汚
染の存在が重大である。例えば、ゲート絶縁膜上の汚染
された表面層に酸化したシリコン酸化膜が含まれる場
合、ピット状の窪み等に依存した形状因子及び汚染物質
がリークパスを形成し、耐圧不良等の信頼性の劣化をも
たらすことになる。
【００１５】本発明は、かかる問題点に鑑みてなされた
ものであって、エッチング工程により導電体層（半導体
層を含む）表面の少なくとも一部の露出を実施し、この
露出された導電体層表面に接続する成膜（酸化を含む）
を実施する前に、露出された導電体層表面に形成され
て、自然酸化膜、ダメージ及び汚染物質等を含む表面層
を完全に除去することができる半導体装置の製造方法を
提供することを目的とする。
ものであって、エッチング工程により導電体層（半導体
層を含む）表面の少なくとも一部の露出を実施し、この
露出された導電体層表面に接続する成膜（酸化を含む）
を実施する前に、露出された導電体層表面に形成され
て、自然酸化膜、ダメージ及び汚染物質等を含む表面層
を完全に除去することができる半導体装置の製造方法を
提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、所定の導電体層上に形成された絶縁膜を
有する半導体基板にエッチングを施し、前記導電体層の
表面を選択的に露出するエッチング工程と、前記導電体
層の露出表面にエッチング工程に不随して形成される表
面層を３弗化塩素ガスにより除去する工程と、前記導電
体層に接続する膜を形成する成膜工程とを有することを
特徴とする。
の製造方法は、所定の導電体層上に形成された絶縁膜を
有する半導体基板にエッチングを施し、前記導電体層の
表面を選択的に露出するエッチング工程と、前記導電体
層の露出表面にエッチング工程に不随して形成される表
面層を３弗化塩素ガスにより除去する工程と、前記導電
体層に接続する膜を形成する成膜工程とを有することを
特徴とする。
【００１７】
【作用】本発明においては、所定の導電体層上に形成さ
れた絶縁膜を有する半導体基板にエッチングを施し、導
電体層の表面を選択的に露出させている。この露出され
た導電体層の表面には表面層が形成される。この露出さ
れた導電体層表面に接続する成膜を実施する前に前記表
面層を成膜装置内において３弗化塩素ガスにより除去
し、しかる後に同一成膜装置により成膜を実施してい
る。従って、導電体層と導電体層表面に接続する成膜と
の間に表面層が介在することがない。これにより、表面
層の介在によって生じるコンタクト抵抗の増大及び長期
信頼性の低下という不具合を回避することができる。
れた絶縁膜を有する半導体基板にエッチングを施し、導
電体層の表面を選択的に露出させている。この露出され
た導電体層の表面には表面層が形成される。この露出さ
れた導電体層表面に接続する成膜を実施する前に前記表
面層を成膜装置内において３弗化塩素ガスにより除去
し、しかる後に同一成膜装置により成膜を実施してい
る。従って、導電体層と導電体層表面に接続する成膜と
の間に表面層が介在することがない。これにより、表面
層の介在によって生じるコンタクト抵抗の増大及び長期
信頼性の低下という不具合を回避することができる。
【００１８】
【実施例】次に、本発明の実施例について添付の図面を
参照して具体的に説明する。
参照して具体的に説明する。
【００１９】先ず、本発明の実施例に係る半導体装置の
製造方法における成膜装置について説明する。図２は本
発明の実施例に係る半導体装置の製造方法において使用
する成膜装置を示す模式図、図５は、同じく本実施例方
法において使用する他の成膜装置を示す模式図である。
製造方法における成膜装置について説明する。図２は本
発明の実施例に係る半導体装置の製造方法において使用
する成膜装置を示す模式図、図５は、同じく本実施例方
法において使用する他の成膜装置を示す模式図である。
【００２０】図２に示す成膜装置は、３弗化塩素ガス
（ＣｌＦ3 ）によるエッチング手段を有している。この
３弗化塩素ガスは、多結晶シリコン、タングステン及び
モリブデン等の金属に対してエッチングが有効であり多
結晶シリコン膜、タングステン膜及びモリブデン膜等を
成膜する炉芯管等の成膜装置において、装置内面に付着
している多結晶シリコン、タングステン及びモリブデン
等のエッチングによるクリーニングに使用することがで
きる。本発明の実施例に係る半導体装置の製造方法にお
ける成膜装置は、この３弗化塩素ガスの上述の特質を利
用しているものである。
（ＣｌＦ3 ）によるエッチング手段を有している。この
３弗化塩素ガスは、多結晶シリコン、タングステン及び
モリブデン等の金属に対してエッチングが有効であり多
結晶シリコン膜、タングステン膜及びモリブデン膜等を
成膜する炉芯管等の成膜装置において、装置内面に付着
している多結晶シリコン、タングステン及びモリブデン
等のエッチングによるクリーニングに使用することがで
きる。本発明の実施例に係る半導体装置の製造方法にお
ける成膜装置は、この３弗化塩素ガスの上述の特質を利
用しているものである。
【００２１】図２に示すように、本発明の実施例に係る
半導体装置の製造方法において使用する成膜装置は石英
チェンバー１２内において３弗化塩素ガス（ＣｌＦ3 ）
によるエッチング、モノシラン（ＳｉＨ4 ）の熱分解反
応による多結晶シリコン膜の成膜及びジクロロシラン
（ＳｉＨ2 Ｃｌ2 ）とアンモニアガス（ＮＨ3 ）との気
相化学反応によるシリコン窒化膜の成膜が可能なＬＰＣ
ＶＤ装置である。
半導体装置の製造方法において使用する成膜装置は石英
チェンバー１２内において３弗化塩素ガス（ＣｌＦ3 ）
によるエッチング、モノシラン（ＳｉＨ4 ）の熱分解反
応による多結晶シリコン膜の成膜及びジクロロシラン
（ＳｉＨ2 Ｃｌ2 ）とアンモニアガス（ＮＨ3 ）との気
相化学反応によるシリコン窒化膜の成膜が可能なＬＰＣ
ＶＤ装置である。
【００２２】石英チェンバー１２は炉体１１内に設けら
れ、加熱ランプ１３により加熱される。３弗化塩素ガ
ス、窒素ガス（Ｎ2 ）若しくはヘリウムガス（Ｈｅ）か
らなるキャリアガス、モノシラン、ジクロロシラン又は
アンモニアガスは、それぞれバルブ１５ａ、１５ｂ、１
５ｃ、１５ｄ、１５ｅを介して石英チェンバー１２内に
流入し、石英チェンバー１２内の残留ガスはバルブ１６
を介して真空ポンプ１４により排気される。３弗化塩素
ガスによるエッチングは、所定の加工が施された半導体
基板を石英チェンバー１２内に挿入した後、バルブ１５
ａ、１５ｂ、及びバルブ１６のみを開き、所定温度に保
持された石英チェンバー１２内を真空ポンプ１４により
減圧して実施する。
れ、加熱ランプ１３により加熱される。３弗化塩素ガ
ス、窒素ガス（Ｎ2 ）若しくはヘリウムガス（Ｈｅ）か
らなるキャリアガス、モノシラン、ジクロロシラン又は
アンモニアガスは、それぞれバルブ１５ａ、１５ｂ、１
５ｃ、１５ｄ、１５ｅを介して石英チェンバー１２内に
流入し、石英チェンバー１２内の残留ガスはバルブ１６
を介して真空ポンプ１４により排気される。３弗化塩素
ガスによるエッチングは、所定の加工が施された半導体
基板を石英チェンバー１２内に挿入した後、バルブ１５
ａ、１５ｂ、及びバルブ１６のみを開き、所定温度に保
持された石英チェンバー１２内を真空ポンプ１４により
減圧して実施する。
【００２３】次に、例えば半導体基板に多結晶シリコン
膜を堆積する場合、バルブ１５ａを閉じ、所定減圧下で
加熱ランプ１３により石英チェンバー１２内を数百℃に
加熱し、バルブ１５ｃを開き、モノシランの熱分解によ
り多結晶シリコン膜を成膜する。この多結晶シリコン膜
の代りにシリコン窒化膜を堆積する場合には、バルブ１
５ｃの代りにバルブ１５ｄ及び１５ｅを開き、ジクロロ
シランとアンモニアガスとの気相化学反応によりシリコ
ン窒化膜を成膜する。
膜を堆積する場合、バルブ１５ａを閉じ、所定減圧下で
加熱ランプ１３により石英チェンバー１２内を数百℃に
加熱し、バルブ１５ｃを開き、モノシランの熱分解によ
り多結晶シリコン膜を成膜する。この多結晶シリコン膜
の代りにシリコン窒化膜を堆積する場合には、バルブ１
５ｃの代りにバルブ１５ｄ及び１５ｅを開き、ジクロロ
シランとアンモニアガスとの気相化学反応によりシリコ
ン窒化膜を成膜する。
【００２４】一方、図５に示す成膜装置は、３弗化塩素
ガス（ＣｌＦ3 ）によるエッチングを実施する前処理室
３８、熱酸化を実施する酸化室３９ａ及び金属膜のスパ
ッタを実施するスパッタ室３９ｂが別個に設けられたマ
ルチチェンバー型の成膜装置である。
ガス（ＣｌＦ3 ）によるエッチングを実施する前処理室
３８、熱酸化を実施する酸化室３９ａ及び金属膜のスパ
ッタを実施するスパッタ室３９ｂが別個に設けられたマ
ルチチェンバー型の成膜装置である。
【００２５】所定の加工が施された半導体基板にゲート
酸化膜を形成する場合、半導体基板をゲートバルブ３５
ａを介してインターロック室３７ａに挿入し、インター
ロック室３７ａを不活性雰囲気に変換してから、ゲート
バルブ３５ｂを介して不活性雰囲気に保持された移載室
３７ｂに挿入する。次に、前処理室３８を不活性雰囲気
にした後、ゲートバルブ３６ａを介して半導体基板を前
処理室３８に挿入され、一定温度及び一定減圧の下で、
例えばアルゴンガスにより所定濃度に希釈された３弗化
塩素ガス（ＣｌＦ3 ）によるエッチングを実施する。エ
ッチング終了後、前処理室３８を再び不活性雰囲気に変
換し、ゲートバルブ３６ａを介して半導体基板を移載室
３７ｂに挿入する。次に、一定の高温に保持された酸化
室３９ａを不活性雰囲気にした後、ゲートバルブ３６ｂ
を介して半導体基板を酸化室３９ａに挿入し、熱酸化を
実施する。熱酸化終了後、酸化室３９ａは再び不活性雰
囲気に変換され、ゲートバルブ３６ｂを介して半導体基
板を移載室３７ｂに挿入する。更に、インターロック室
３７ａを再び不活性雰囲気に変換した後、ゲートバルブ
３５ｂを介して半導体基板をインターロック室３７ａに
挿入し、ゲートバルブ３５ａを介して成膜装置から取り
出す。
酸化膜を形成する場合、半導体基板をゲートバルブ３５
ａを介してインターロック室３７ａに挿入し、インター
ロック室３７ａを不活性雰囲気に変換してから、ゲート
バルブ３５ｂを介して不活性雰囲気に保持された移載室
３７ｂに挿入する。次に、前処理室３８を不活性雰囲気
にした後、ゲートバルブ３６ａを介して半導体基板を前
処理室３８に挿入され、一定温度及び一定減圧の下で、
例えばアルゴンガスにより所定濃度に希釈された３弗化
塩素ガス（ＣｌＦ3 ）によるエッチングを実施する。エ
ッチング終了後、前処理室３８を再び不活性雰囲気に変
換し、ゲートバルブ３６ａを介して半導体基板を移載室
３７ｂに挿入する。次に、一定の高温に保持された酸化
室３９ａを不活性雰囲気にした後、ゲートバルブ３６ｂ
を介して半導体基板を酸化室３９ａに挿入し、熱酸化を
実施する。熱酸化終了後、酸化室３９ａは再び不活性雰
囲気に変換され、ゲートバルブ３６ｂを介して半導体基
板を移載室３７ｂに挿入する。更に、インターロック室
３７ａを再び不活性雰囲気に変換した後、ゲートバルブ
３５ｂを介して半導体基板をインターロック室３７ａに
挿入し、ゲートバルブ３５ａを介して成膜装置から取り
出す。
【００２６】また、所定の加工を施した半導体基板に、
例えばタングステン膜を形成する場合、前処理室３８内
におけるエッチングの後、移載室３７ｂへの移動までは
上述のゲート酸化膜の形成工程と同じである。移載室３
７ｂの圧力をスパッタ室３９ｂの圧力程度まで減圧し、
スパッタ室３９ｂを不活性雰囲気に変換した後、ゲート
バルブ３６ｃを介して半導体基板をスパッタ室３９に挿
入し、タングステン膜の成膜を実施する。次に、スパッ
タ室３９ｂを再び不活性雰囲気に変換し、移載室３７ｂ
の圧力を再びスパッタ室３９ｂの圧力程度まで減圧した
後、半導体基板をゲートバルブ３６ｃを介して移載室３
７ｂに挿入する。以降の操作はゲート酸化膜の形成工程
と同じである。
例えばタングステン膜を形成する場合、前処理室３８内
におけるエッチングの後、移載室３７ｂへの移動までは
上述のゲート酸化膜の形成工程と同じである。移載室３
７ｂの圧力をスパッタ室３９ｂの圧力程度まで減圧し、
スパッタ室３９ｂを不活性雰囲気に変換した後、ゲート
バルブ３６ｃを介して半導体基板をスパッタ室３９に挿
入し、タングステン膜の成膜を実施する。次に、スパッ
タ室３９ｂを再び不活性雰囲気に変換し、移載室３７ｂ
の圧力を再びスパッタ室３９ｂの圧力程度まで減圧した
後、半導体基板をゲートバルブ３６ｃを介して移載室３
７ｂに挿入する。以降の操作はゲート酸化膜の形成工程
と同じである。
【００２７】次に、本発明の第１の実施例に係る半導体
装置の製造方法について説明する。図１は、本発明の第
１の実施例に係る半導体装置の製造方法を工程順に示す
断面図である。
装置の製造方法について説明する。図１は、本発明の第
１の実施例に係る半導体装置の製造方法を工程順に示す
断面図である。
【００２８】図１（ａ）に示すように、ｐ型シリコン基
板１表面にｎ+ 型拡散層２を選択的に形成する。また、
このｎ+ 型拡散層２上を含めたｐ型シリコン基板１上の
全面に膜厚約０．５乃至１．０μｍの、例えばシリコン
酸化膜からなる絶縁膜３を形成する。更に、フォトレジ
スト（図示せず）をマスクとしたプラズマエッチングに
より拡散層２に達するコンタクトホールを絶縁膜３に形
成し、このフォトレジストを酸素プラズマによるアッシ
ングにより除去する。このとき、前記コンタクトホール
に露出した拡散層２の表面に、膜厚約２乃至５ｎｍの表
面層２ａが形成される。この表面層２ａは主として自然
酸化膜から成り、また、この表面層２ａはコンタクトホ
ール形成時にフォトレジスト除去時のプラズマエッチン
グ及びプラズマアッシングによるダメージが与えられ表
面層２ａはフォトレジスト除去時の重金属及びハイドロ
カーボンポリマー等の汚染物質を含んでいる。
板１表面にｎ+ 型拡散層２を選択的に形成する。また、
このｎ+ 型拡散層２上を含めたｐ型シリコン基板１上の
全面に膜厚約０．５乃至１．０μｍの、例えばシリコン
酸化膜からなる絶縁膜３を形成する。更に、フォトレジ
スト（図示せず）をマスクとしたプラズマエッチングに
より拡散層２に達するコンタクトホールを絶縁膜３に形
成し、このフォトレジストを酸素プラズマによるアッシ
ングにより除去する。このとき、前記コンタクトホール
に露出した拡散層２の表面に、膜厚約２乃至５ｎｍの表
面層２ａが形成される。この表面層２ａは主として自然
酸化膜から成り、また、この表面層２ａはコンタクトホ
ール形成時にフォトレジスト除去時のプラズマエッチン
グ及びプラズマアッシングによるダメージが与えられ表
面層２ａはフォトレジスト除去時の重金属及びハイドロ
カーボンポリマー等の汚染物質を含んでいる。
【００２９】次に、図１（ｂ）に示すように、図２に示
した成膜装置内において、３弗化塩素ガスにより表面層
２ａをエッチング除去する。操作方法は上述のとうりで
ある。このエッチングは、３弗化塩素ガスを例えばキャ
リアガスであるアルゴンガスにより数ｖｏｌ％に希釈
し、室温において数Ｔｏｒｒ以下の減圧下により数分間
実施する。このときのシリコンに対するエッチング速度
は、約１乃至３ｎｍ／ｍｉｎである。３弗化塩素ガスに
よるシリコン酸化膜のエッチング速度はシリコンのエッ
チング速度に対して十分小さな値であるが、表面層２ａ
を構成する自然酸化膜が完全なＳｉＯ2 では無く、緻密
性も通常のシリコン酸化膜に劣ることなどから、表面層
２ａのエッチング速度はシリコンのエッチング速度の約
１／４乃至１／２になる。以上のことから、このエッチ
ングは表面層２ａをエッチングすると共に拡散層２表面
のシリコンもエッチングすることになる。
した成膜装置内において、３弗化塩素ガスにより表面層
２ａをエッチング除去する。操作方法は上述のとうりで
ある。このエッチングは、３弗化塩素ガスを例えばキャ
リアガスであるアルゴンガスにより数ｖｏｌ％に希釈
し、室温において数Ｔｏｒｒ以下の減圧下により数分間
実施する。このときのシリコンに対するエッチング速度
は、約１乃至３ｎｍ／ｍｉｎである。３弗化塩素ガスに
よるシリコン酸化膜のエッチング速度はシリコンのエッ
チング速度に対して十分小さな値であるが、表面層２ａ
を構成する自然酸化膜が完全なＳｉＯ2 では無く、緻密
性も通常のシリコン酸化膜に劣ることなどから、表面層
２ａのエッチング速度はシリコンのエッチング速度の約
１／４乃至１／２になる。以上のことから、このエッチ
ングは表面層２ａをエッチングすると共に拡散層２表面
のシリコンもエッチングすることになる。
【００３０】次に、図１（ｃ）に示すように、図２の成
膜装置内で、上述の操作により、窒素ガスをキャリアガ
スとしたモノシランの熱分解反応によって絶縁膜３上及
びコンタクトホール内面に膜厚約０．５μｍの多結晶シ
リコン膜４を形成する。次に、前記成膜装置から取り出
し、燐の熱拡散等により多結晶シリコン膜４をｎ+ 型に
する。
膜装置内で、上述の操作により、窒素ガスをキャリアガ
スとしたモノシランの熱分解反応によって絶縁膜３上及
びコンタクトホール内面に膜厚約０．５μｍの多結晶シ
リコン膜４を形成する。次に、前記成膜装置から取り出
し、燐の熱拡散等により多結晶シリコン膜４をｎ+ 型に
する。
【００３１】次に、図１（ｄ）に示すように、フォトリ
ソグラフィ工程による多結晶シリコン膜４のエッチング
を行ない、多結晶シリコン配線４ａを形成する。
ソグラフィ工程による多結晶シリコン膜４のエッチング
を行ない、多結晶シリコン配線４ａを形成する。
【００３２】本実施例においては、ｎ+ 型拡散層２及び
ｐ型シリコン基板１上に形成された絶縁膜３にエッチン
グを施してｎ+ 型拡散層２に達するコンタクトホールを
形成している。このとき露出されたｎ+ 型拡散層２の表
面には表面層が形成される。この露出されたｎ+ 型拡散
層２の表面に接続する多結晶シリコン膜４の成膜を実施
する前に前記表面層を成膜装置内において３弗化塩素ガ
スにより除去し、しかる後に同一成膜装置により成膜を
実施している。従って、ｎ+ 型拡散層２と多結晶シリコ
ン膜４との間に表面層が介在することがない。これによ
り、表面層の介在によって生じるコンタクト抵抗の増大
及び長期信頼性の低下という不具合を回避することがで
きる。
ｐ型シリコン基板１上に形成された絶縁膜３にエッチン
グを施してｎ+ 型拡散層２に達するコンタクトホールを
形成している。このとき露出されたｎ+ 型拡散層２の表
面には表面層が形成される。この露出されたｎ+ 型拡散
層２の表面に接続する多結晶シリコン膜４の成膜を実施
する前に前記表面層を成膜装置内において３弗化塩素ガ
スにより除去し、しかる後に同一成膜装置により成膜を
実施している。従って、ｎ+ 型拡散層２と多結晶シリコ
ン膜４との間に表面層が介在することがない。これによ
り、表面層の介在によって生じるコンタクト抵抗の増大
及び長期信頼性の低下という不具合を回避することがで
きる。
【００３３】図３は横軸にコンタクト径をとり、縦軸に
不良率をとって、両者の関係を示すグラフ図である。図
３において、Ａ１は本発明の第１の実施例に係る半導体
装置の製造方法により得られた測定値、Ｂ１は従来の半
導体装置の製造方法により得られた測定値であり、コン
タクト抵抗が１ＫΩ／個より大きい場合を不良としてい
る。図３に示すように、従来の製造方法により得られた
半導体装置においてはコンタクト径が０．４μｍ口より
小さくなると不良率が増大するが、本実施例方法により
得られた半導体装置においては不良品の発生は無い。こ
のことから、本実施例方法によれば、拡散層２の表面の
表面層が完全に除去され、コンタクト抵抗の増大が抑制
され、良好なコンタクトホールが形成されていることが
理解できる。また、コンタクトホール形成時に付与され
たダメージ及び汚染物質も表面層２ａの除去により取り
除かれることになり、コンタクトリーク電流の無いコン
タクトホールが形成できる。
不良率をとって、両者の関係を示すグラフ図である。図
３において、Ａ１は本発明の第１の実施例に係る半導体
装置の製造方法により得られた測定値、Ｂ１は従来の半
導体装置の製造方法により得られた測定値であり、コン
タクト抵抗が１ＫΩ／個より大きい場合を不良としてい
る。図３に示すように、従来の製造方法により得られた
半導体装置においてはコンタクト径が０．４μｍ口より
小さくなると不良率が増大するが、本実施例方法により
得られた半導体装置においては不良品の発生は無い。こ
のことから、本実施例方法によれば、拡散層２の表面の
表面層が完全に除去され、コンタクト抵抗の増大が抑制
され、良好なコンタクトホールが形成されていることが
理解できる。また、コンタクトホール形成時に付与され
たダメージ及び汚染物質も表面層２ａの除去により取り
除かれることになり、コンタクトリーク電流の無いコン
タクトホールが形成できる。
【００３４】次に、本発明の第２の実施例に係る半導体
装置の製造方法について説明する。
装置の製造方法について説明する。
【００３５】図４は、本発明の第２の実施例に係る半導
体装置の製造方法を工程順に示す断面図である。
体装置の製造方法を工程順に示す断面図である。
【００３６】図４（ａ）に示すように、ｐ型シリコン基
板２１表面に膜厚約０．５乃至１．０μｍの、例えばシ
リコン酸化膜からなる絶縁膜２３ａを形成し、更に、こ
の絶縁膜２３ａ上に膜厚約０．１乃至０．２μｍのｎ+
型の多結晶シリコン膜２４形成する。次に、このｎ+ 型
の多結晶シリコン膜２４上にスパッタ法により膜厚約
０．１乃至０．２μｍのタングステンシリサイド膜２５
を形成し、これらをパターニングしてｎ+ 型の多結晶シ
リコン膜２４及びタングステンシリサイド膜２５の積層
膜からなる下層配線を形成する。次に、このタングステ
ンシリサイド層２５上にＣＶＤ法により、例えばシリコ
ン酸化膜からなる膜厚約０．５μｍの絶縁膜２３ｂを形
成し、フォトレジスト（図示せず）をマスクとしたプラ
ズマエッチングによりタングステンシリサイド膜２５に
達するスルーホールを絶縁膜２３ｂに形成し、フォトレ
ジストを酸素プラズマによるアッシングにより除去す
る。このとき、スルーホールに露出したタングステンシ
リサイド膜２５表面に、膜厚約２乃至５ｎｍの表面層２
５ａが形成される。この表面層２５ａは図１に示した表
面層２ａと同様に主としてシリコン酸化膜からなる自然
酸化膜であり、また、表面層２５ａはダメージが与えら
れ重金属及びハイドロカーボンポリマー等の汚染物質を
含んでいる。
板２１表面に膜厚約０．５乃至１．０μｍの、例えばシ
リコン酸化膜からなる絶縁膜２３ａを形成し、更に、こ
の絶縁膜２３ａ上に膜厚約０．１乃至０．２μｍのｎ+
型の多結晶シリコン膜２４形成する。次に、このｎ+ 型
の多結晶シリコン膜２４上にスパッタ法により膜厚約
０．１乃至０．２μｍのタングステンシリサイド膜２５
を形成し、これらをパターニングしてｎ+ 型の多結晶シ
リコン膜２４及びタングステンシリサイド膜２５の積層
膜からなる下層配線を形成する。次に、このタングステ
ンシリサイド層２５上にＣＶＤ法により、例えばシリコ
ン酸化膜からなる膜厚約０．５μｍの絶縁膜２３ｂを形
成し、フォトレジスト（図示せず）をマスクとしたプラ
ズマエッチングによりタングステンシリサイド膜２５に
達するスルーホールを絶縁膜２３ｂに形成し、フォトレ
ジストを酸素プラズマによるアッシングにより除去す
る。このとき、スルーホールに露出したタングステンシ
リサイド膜２５表面に、膜厚約２乃至５ｎｍの表面層２
５ａが形成される。この表面層２５ａは図１に示した表
面層２ａと同様に主としてシリコン酸化膜からなる自然
酸化膜であり、また、表面層２５ａはダメージが与えら
れ重金属及びハイドロカーボンポリマー等の汚染物質を
含んでいる。
【００３７】次に、図４（ｂ）に示すように、図５に示
した成膜装置の前処理室３８内で上述の操作方法によ
り、３弗化塩素ガスを使用して表面層２５ａをエッチン
グ除去する。このエッチング条件は、本発明の第１の実
施例に係る半導体装置の製造方法におけるエッチング条
件に概略同じである。次に、図５の成膜装置のスパッタ
室３９ｂ内で、前述の操作により全面に膜厚約０．５μ
ｍの、例えばアルミニウム膜からなる金属膜を形成す
る。
した成膜装置の前処理室３８内で上述の操作方法によ
り、３弗化塩素ガスを使用して表面層２５ａをエッチン
グ除去する。このエッチング条件は、本発明の第１の実
施例に係る半導体装置の製造方法におけるエッチング条
件に概略同じである。次に、図５の成膜装置のスパッタ
室３９ｂ内で、前述の操作により全面に膜厚約０．５μ
ｍの、例えばアルミニウム膜からなる金属膜を形成す
る。
【００３８】次に、図４（ｃ）に示すように、この金属
膜を形成したものを前記成膜装置から取り出し、フォト
リソグラフィ工程による金属膜のエッチングを施し、上
層配線２６を形成する。
膜を形成したものを前記成膜装置から取り出し、フォト
リソグラフィ工程による金属膜のエッチングを施し、上
層配線２６を形成する。
【００３９】本実施例においても、第１の実施例と同様
に、絶縁膜２３ｂのエッチングによりタングステンシリ
サイド膜２５が露出し、この露出したタングステンシリ
サイド膜２５に接続する金属膜からなる上層配線２５ａ
の成膜を実施する前に表面層２５ａを成膜装置内におい
て３弗化塩素ガスにより除去し、しかる後に同一成膜装
置により成膜を実施している。従って、タングステンシ
リサイド膜２５と上層配線２６との間に表面層２５ａが
介在することがない。これにより、表面層の介在によっ
て生じるコンタクト抵抗の増大及び長期信頼性の低下と
いう不具合を回避することができる。
に、絶縁膜２３ｂのエッチングによりタングステンシリ
サイド膜２５が露出し、この露出したタングステンシリ
サイド膜２５に接続する金属膜からなる上層配線２５ａ
の成膜を実施する前に表面層２５ａを成膜装置内におい
て３弗化塩素ガスにより除去し、しかる後に同一成膜装
置により成膜を実施している。従って、タングステンシ
リサイド膜２５と上層配線２６との間に表面層２５ａが
介在することがない。これにより、表面層の介在によっ
て生じるコンタクト抵抗の増大及び長期信頼性の低下と
いう不具合を回避することができる。
【００４０】このように、本実施例においては第１の実
施例と同様に、コンタクト抵抗の増大が抑制されて良好
なスルーホールが得られ、特に重金属汚染による長期信
頼性の劣化も避けることができる。
施例と同様に、コンタクト抵抗の増大が抑制されて良好
なスルーホールが得られ、特に重金属汚染による長期信
頼性の劣化も避けることができる。
【００４１】次に、本発明の第３の実施例に係る半導体
装置の製造方法について説明する。図６は本発明の第３
の実施例に係る半導体装置の製造方法を工程順に示す断
面図、図７は本発明の第３の実施例に係る半導体装置の
製造方法におけるシリコン窒化膜堆積膜厚に対するシリ
コン酸化膜換算膜厚を示すグラフ図である。本実施例は
ＤＲＡＭにおける容量絶縁膜の形成方法に関する。
装置の製造方法について説明する。図６は本発明の第３
の実施例に係る半導体装置の製造方法を工程順に示す断
面図、図７は本発明の第３の実施例に係る半導体装置の
製造方法におけるシリコン窒化膜堆積膜厚に対するシリ
コン酸化膜換算膜厚を示すグラフ図である。本実施例は
ＤＲＡＭにおける容量絶縁膜の形成方法に関する。
【００４２】先ず、図６（ａ）に示すように、ｐ型シリ
コン基板４１表面にｎ+ 型拡散層４２を選択的に形成す
る。次に、このｎ+ 型拡散層４２を含むＰ型シリコン基
板４１上に膜厚約０．５乃至０．７μｍの、例えばシリ
コン酸化膜からなる絶縁膜４３を形成する。更に、拡散
層４２に達するコンタクトホールを絶縁膜４３に形成
し、ＬＰＣＶＤ装置を使用したモノシランの熱分解反応
により膜厚約０．４μｍの多結晶シリコン膜（図示せ
ず）を形成する。次に、ＬＰＣＶＤ装置から取り出し、
燐の熱拡散等により多結晶シリコン膜をｎ+ 型にして、
フォトレジスト（図示せず）をマスクとしたプラズマエ
ッチングにより多結晶シリコン膜のエッチングを施し、
フォトレジストを酸素プラズマによるアッシングにより
除去し、多結晶シリコン膜からなるストーレージノード
電極４４を形成する。このとき、ストーレージノード電
極４４表面に、膜厚約２乃至５ｎｍの表面層４４ａが形
成される。表面層４４ａも第１の実施例で示した図１の
表面層２ａと同様に主として自然酸化膜から成りダメー
ジが与えられて重金属及びハイドロカーボンポリマー等
の汚染物質を含んでいる。
コン基板４１表面にｎ+ 型拡散層４２を選択的に形成す
る。次に、このｎ+ 型拡散層４２を含むＰ型シリコン基
板４１上に膜厚約０．５乃至０．７μｍの、例えばシリ
コン酸化膜からなる絶縁膜４３を形成する。更に、拡散
層４２に達するコンタクトホールを絶縁膜４３に形成
し、ＬＰＣＶＤ装置を使用したモノシランの熱分解反応
により膜厚約０．４μｍの多結晶シリコン膜（図示せ
ず）を形成する。次に、ＬＰＣＶＤ装置から取り出し、
燐の熱拡散等により多結晶シリコン膜をｎ+ 型にして、
フォトレジスト（図示せず）をマスクとしたプラズマエ
ッチングにより多結晶シリコン膜のエッチングを施し、
フォトレジストを酸素プラズマによるアッシングにより
除去し、多結晶シリコン膜からなるストーレージノード
電極４４を形成する。このとき、ストーレージノード電
極４４表面に、膜厚約２乃至５ｎｍの表面層４４ａが形
成される。表面層４４ａも第１の実施例で示した図１の
表面層２ａと同様に主として自然酸化膜から成りダメー
ジが与えられて重金属及びハイドロカーボンポリマー等
の汚染物質を含んでいる。
【００４３】次に、図６（ｂ）に示すように、図２に示
した成膜装置内で上述の操作方法により、３弗化塩素ガ
スにより表面層４４ａをエッチング除去する。このエッ
チング条件は、本発明の第１の実施例に係る半導体装置
の製造方法のエッチング条件と概略同じである。
した成膜装置内で上述の操作方法により、３弗化塩素ガ
スにより表面層４４ａをエッチング除去する。このエッ
チング条件は、本発明の第１の実施例に係る半導体装置
の製造方法のエッチング条件と概略同じである。
【００４４】次に、図６（ｃ）に示すように、引き続き
図２に示した成膜装置内で、上述の操作を実施し、窒素
ガスをキャリアガスとしたジクロロシランとアンモニア
ガスとの気相化学反応により膜厚約２乃至５ｎｍのシリ
コン窒化膜４７を全面に形成する。更に、同一の成膜装
置内で、前述の操作により窒素ガスをキャリアガスとし
たモノシランの熱分解反応により膜厚約０．２乃至０．
３μｍの多結晶シリコン膜を形成する。次いで、成膜装
置から取り出し、燐の熱拡散等により多結晶シリコン膜
をｎ+ 型にする。次に、フォトリソグラフィ工程による
多結晶シリコン膜及びシリコン窒化膜４７のエッチング
を行ない、多結晶シリコン膜からなるプレート電極４６
及びシリコン窒化膜４７からなる容量絶縁膜４７ａを形
成する。
図２に示した成膜装置内で、上述の操作を実施し、窒素
ガスをキャリアガスとしたジクロロシランとアンモニア
ガスとの気相化学反応により膜厚約２乃至５ｎｍのシリ
コン窒化膜４７を全面に形成する。更に、同一の成膜装
置内で、前述の操作により窒素ガスをキャリアガスとし
たモノシランの熱分解反応により膜厚約０．２乃至０．
３μｍの多結晶シリコン膜を形成する。次いで、成膜装
置から取り出し、燐の熱拡散等により多結晶シリコン膜
をｎ+ 型にする。次に、フォトリソグラフィ工程による
多結晶シリコン膜及びシリコン窒化膜４７のエッチング
を行ない、多結晶シリコン膜からなるプレート電極４６
及びシリコン窒化膜４７からなる容量絶縁膜４７ａを形
成する。
【００４５】本実施例においては、第１，２の実施例と
同様に、ストレージノード電極４４に接続するシリコン
窒化膜４７の成膜を実施する前に表面層４４ａを成膜装
置内において３弗化塩素ガスにより除去し、しかる後に
同一成膜装置によりシリコン窒化膜４７の成膜を実施し
ている。従って、ストレージノード電極４４とシリコン
窒化膜４７との間に表面層４４ａが介在することがな
い。これにより、表面層４４ａの介在によって生じるコ
ンタクト抵抗の増大及び長期信頼性の低下という不具合
を回避することができる。
同様に、ストレージノード電極４４に接続するシリコン
窒化膜４７の成膜を実施する前に表面層４４ａを成膜装
置内において３弗化塩素ガスにより除去し、しかる後に
同一成膜装置によりシリコン窒化膜４７の成膜を実施し
ている。従って、ストレージノード電極４４とシリコン
窒化膜４７との間に表面層４４ａが介在することがな
い。これにより、表面層４４ａの介在によって生じるコ
ンタクト抵抗の増大及び長期信頼性の低下という不具合
を回避することができる。
【００４６】次に、図７に示すように、Ａ３は本実施例
方法により得られた半導体装置の測定値であり、Ｂ３は
従来の製造方法により得られた半導体装置（図１２参
照）の測定値である。図７より明らかなように、堆積さ
れたシリコン窒化膜膜厚に対するシリコン酸化膜に換算
した膜厚が本実施例においては表面層４４ａが除去され
るため従来方法による場合より約１ｎｍ薄くなってい
る。従って、本実施例方法により得られた半導体装置は
高容量値化できる。更に、表面層４４ａの除去により、
耐圧不良や容量絶縁膜のリーク電流の増大等の信頼性の
劣化の原因となるダメージ及び汚染の存在を解消するこ
とができる。
方法により得られた半導体装置の測定値であり、Ｂ３は
従来の製造方法により得られた半導体装置（図１２参
照）の測定値である。図７より明らかなように、堆積さ
れたシリコン窒化膜膜厚に対するシリコン酸化膜に換算
した膜厚が本実施例においては表面層４４ａが除去され
るため従来方法による場合より約１ｎｍ薄くなってい
る。従って、本実施例方法により得られた半導体装置は
高容量値化できる。更に、表面層４４ａの除去により、
耐圧不良や容量絶縁膜のリーク電流の増大等の信頼性の
劣化の原因となるダメージ及び汚染の存在を解消するこ
とができる。
【００４７】次に、本発明の第４の実施例に係る半導体
装置の製造方法について説明する。
装置の製造方法について説明する。
【００４８】図８は本発明の第４の実施例に係る半導体
装置の製造方法を示す工程順に示す断面図、図９は、本
発明の第４の実施例に係る半導体装置の製造方法におけ
るストレス時間に対するＴＤＤＢ故障率を示すグラフ図
である。本実施例はゲート絶縁膜の形成方法に関する。
装置の製造方法を示す工程順に示す断面図、図９は、本
発明の第４の実施例に係る半導体装置の製造方法におけ
るストレス時間に対するＴＤＤＢ故障率を示すグラフ図
である。本実施例はゲート絶縁膜の形成方法に関する。
【００４９】先ず、図８（ａ）に示すように、ｐ型シリ
コン基板５１表面にパッド酸化膜（図示せず）及びシリ
コン窒化膜（図示せず）を形成し、公知の選択酸化法に
より膜厚約０．６乃至０．８μｍのフィールド酸化膜５
３を形成し、シリコン窒化膜及びパッド酸化膜をエッチ
ング除去し、素子形成領域となる部分のシリコン基板５
１表面を露出させる。このとき、露出したシリコン基板
５１表面には表面層５１ａが形成される。この表面層５
１ａは約２ｎｍの厚さを有し、炭素化合物等の汚染物質
を含んでいる。
コン基板５１表面にパッド酸化膜（図示せず）及びシリ
コン窒化膜（図示せず）を形成し、公知の選択酸化法に
より膜厚約０．６乃至０．８μｍのフィールド酸化膜５
３を形成し、シリコン窒化膜及びパッド酸化膜をエッチ
ング除去し、素子形成領域となる部分のシリコン基板５
１表面を露出させる。このとき、露出したシリコン基板
５１表面には表面層５１ａが形成される。この表面層５
１ａは約２ｎｍの厚さを有し、炭素化合物等の汚染物質
を含んでいる。
【００５０】次に、図８（ｂ）に示すように、図５に示
した成膜装置の前処理室３８内で上述の操作方法を実施
して、３弗化塩素ガスにより表面層５１ａをエッチング
除去する。このエッチング条件は、本発明の第１の実施
例に係る半導体装置の製造方法のエッチング条件と概略
同じである。
した成膜装置の前処理室３８内で上述の操作方法を実施
して、３弗化塩素ガスにより表面層５１ａをエッチング
除去する。このエッチング条件は、本発明の第１の実施
例に係る半導体装置の製造方法のエッチング条件と概略
同じである。
【００５１】次に、図８（ｃ）に示すように、引き続き
図５の成膜装置の酸化室３６ａ内で、上述の操作によ
り、露出したシリコン基板５１表面にシリコン酸化膜か
らなる約１５ｎｍのゲート絶縁膜５８を形成する。この
とき、ゲート絶縁膜５８の表面は従来方法と異なりピッ
ト状の窪みは形成されない。
図５の成膜装置の酸化室３６ａ内で、上述の操作によ
り、露出したシリコン基板５１表面にシリコン酸化膜か
らなる約１５ｎｍのゲート絶縁膜５８を形成する。この
とき、ゲート絶縁膜５８の表面は従来方法と異なりピッ
ト状の窪みは形成されない。
【００５２】次に、図８（ｄ）に示すように、図５に示
した成膜装置から取り出し、ｎ+ 型の多結晶シリコン膜
からなるゲート電極５９並びにソース及びドレイン領域
となるｎ+ 型拡散層５２ａ，５２ｂを形成し、ＭＯＳト
ランジスタが形成される。
した成膜装置から取り出し、ｎ+ 型の多結晶シリコン膜
からなるゲート電極５９並びにソース及びドレイン領域
となるｎ+ 型拡散層５２ａ，５２ｂを形成し、ＭＯＳト
ランジスタが形成される。
【００５３】本実施例においては、第１，２，３の実施
例と同様に、エッチングにより露出されたＰ型シリコン
基板５１に接続するゲート絶縁膜５８の成膜を実施する
前に表面層５１ａを成膜装置内において３弗化塩素ガス
により除去し、しかる後に同一成膜装置によりゲート絶
縁膜５８の成膜を実施している。従って、Ｐ型シリコン
基板５１とゲート絶縁膜５８との間に表面層５１ａが介
在することがない。これにより、表面層の介在によって
生じるコンタクト抵抗の増大及び長期信頼性の低下とい
う不具合を回避することができる。
例と同様に、エッチングにより露出されたＰ型シリコン
基板５１に接続するゲート絶縁膜５８の成膜を実施する
前に表面層５１ａを成膜装置内において３弗化塩素ガス
により除去し、しかる後に同一成膜装置によりゲート絶
縁膜５８の成膜を実施している。従って、Ｐ型シリコン
基板５１とゲート絶縁膜５８との間に表面層５１ａが介
在することがない。これにより、表面層の介在によって
生じるコンタクト抵抗の増大及び長期信頼性の低下とい
う不具合を回避することができる。
【００５４】次に、図９に示すように、Ａ４は本実施例
により得られた半導体装置の測定値であり、Ｂ４は従来
の製造方法（図１３参照）により得られた半導体装置の
測定値である。測定は、本実施例方法及び従来方法によ
り得られた半導体装置共に、夫々の方法に従って形成し
たシリコン基板、ゲート絶縁膜及びゲート電極からなる
キャパシタ構造のものに対し実施した。ストレス印加電
界は８．５ＭＶ／ｃｍである。ＴＤＤＢ（Ｔｉｍｅ Ｄ
ｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋ
ｄｏｗｎの略）測定から得た故障率の時間依存性は、同
図から明らかなように、本実施例を採用した場合には従
来方法に比較して寿命が約１桁延びている。これは汚染
物質、ダメージ及び自然酸化膜等を含む表面層５１ａを
除去してからゲート絶縁膜５８を形成したためである。
により得られた半導体装置の測定値であり、Ｂ４は従来
の製造方法（図１３参照）により得られた半導体装置の
測定値である。測定は、本実施例方法及び従来方法によ
り得られた半導体装置共に、夫々の方法に従って形成し
たシリコン基板、ゲート絶縁膜及びゲート電極からなる
キャパシタ構造のものに対し実施した。ストレス印加電
界は８．５ＭＶ／ｃｍである。ＴＤＤＢ（Ｔｉｍｅ Ｄ
ｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋ
ｄｏｗｎの略）測定から得た故障率の時間依存性は、同
図から明らかなように、本実施例を採用した場合には従
来方法に比較して寿命が約１桁延びている。これは汚染
物質、ダメージ及び自然酸化膜等を含む表面層５１ａを
除去してからゲート絶縁膜５８を形成したためである。
【００５５】なお、図２に示す成膜装置は、同一チェン
バー内で３弗化塩素ガスによるエッチング、多結晶シリ
コン膜の成膜及びシリコン窒化膜の成膜を実施する成膜
装置であるが、成膜の種類，組み合わせはこれに限定さ
れるものではない。
バー内で３弗化塩素ガスによるエッチング、多結晶シリ
コン膜の成膜及びシリコン窒化膜の成膜を実施する成膜
装置であるが、成膜の種類，組み合わせはこれに限定さ
れるものではない。
【００５６】また、図５に示す成膜装置は、酸化室及び
スパッタ室を有する成膜装置であるが、成膜の種類及び
組合せはこれに限定されるものではない。
スパッタ室を有する成膜装置であるが、成膜の種類及び
組合せはこれに限定されるものではない。
【００５７】更に、図４に示す上層配線２６となる金属
膜は、アルミニウム膜を使用しているが、特にこれに限
定されることはなく、タングステン膜等の金属膜も使用
することができる。
膜は、アルミニウム膜を使用しているが、特にこれに限
定されることはなく、タングステン膜等の金属膜も使用
することができる。
【００５８】
【発明の効果】以上説明したように本発明は、所定の導
電体層上に形成された絶縁膜を有する半導体基板にエッ
チングを施し、導電体層の表面を選択的に露出させた
後、露出された導電体層表面に接続する成膜（酸化を含
む）を実施する前に、露出された導電体層表面に形成さ
れた表面層を、成膜装置内において３弗化塩素ガスによ
り除去し、しかる後に同一成膜装置により成膜を実施す
る。これにより、自然酸化膜、ダメージ及び汚染物質等
を含む表面層の介在によってもたらされた種々の不具
合、例えば、コンタクト抵抗の増大、容量値の低下、リ
ーク電流の増加及び耐圧の低下等の信頼性の劣化を回避
することが可能となる。
電体層上に形成された絶縁膜を有する半導体基板にエッ
チングを施し、導電体層の表面を選択的に露出させた
後、露出された導電体層表面に接続する成膜（酸化を含
む）を実施する前に、露出された導電体層表面に形成さ
れた表面層を、成膜装置内において３弗化塩素ガスによ
り除去し、しかる後に同一成膜装置により成膜を実施す
る。これにより、自然酸化膜、ダメージ及び汚染物質等
を含む表面層の介在によってもたらされた種々の不具
合、例えば、コンタクト抵抗の増大、容量値の低下、リ
ーク電流の増加及び耐圧の低下等の信頼性の劣化を回避
することが可能となる。
【図１】（ａ）乃至（ｄ）は本発明の第１の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施例に係る半導体装置の製造方法に
おいて使用する成膜装置を示す模式図である。
おいて使用する成膜装置を示す模式図である。
【図３】本発明の第１の実施例に係る半導体装置の製造
方法におけるコンタクト径と不良率との関係を示すグラ
フ図である。
方法におけるコンタクト径と不良率との関係を示すグラ
フ図である。
【図４】（ａ）乃至（ｃ）は本発明の第２の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施例に係る半導体装置の製造方法に
おいて使用する他の成膜装置を示す模式図である。
おいて使用する他の成膜装置を示す模式図である。
【図６】（ａ）乃至（ｄ）は本発明の第３の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の第３の実施例に係る半導体装置の製造
方法におけるシリコン窒化膜堆積膜厚とシリコン酸化膜
換算膜厚との関係を示すグラフ図である。
方法におけるシリコン窒化膜堆積膜厚とシリコン酸化膜
換算膜厚との関係を示すグラフ図である。
【図８】（ａ）乃至（ｄ）は本発明の第４の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の第４の実施例に係る半導体装置の製造
方法におけるストレス時間とＴＤＤＢ故障率との関係を
示すグラフ図である。
方法におけるストレス時間とＴＤＤＢ故障率との関係を
示すグラフ図である。
【図１０】従来の半導体装置の製造方法における一工程
を示す断面図である。
を示す断面図である。
【図１１】従来の半導体装置の製造方法における一工程
を示す断面図である。
を示す断面図である。
【図１２】（ａ）乃至（ｃ）は従来の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図１３】従来の半導体装置の製造方法における一工程
を示す断面図である。
を示す断面図である。
１，２１，４１，５１，６１，７１，８１，９１；ｐ型
シリコン基板 ２，４２，５２ａ，５２ｂ，６２，８２，９２ａ，９２
ｂ；ｎ+ 型拡散層 ３，２３ａ，２３ｂ，４３，６３，７３ａ，７３ｂ，８
３；絶縁膜 ４，２４，７４；多結晶シリコン膜 ４ａ，６４ａ；多結晶シリコン配線 ２５，７５；タングステンシリサイド膜 ２６，７６；上層配線 ４４，８４；ストレージノード電極 ４６，８６；プレート電極 ４７，８７；シリコン窒化膜 ４７ａ，８７ａ；容量絶縁膜 ５３，９３；フィールド酸化膜 ５８，９８；ゲート絶縁膜 ５９，９９；ゲート電極 １１；炉体 １２；石英チェンバー １３；加熱ランプ １４；真空ポンプ １５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１６；バル
ブ ３５ａ，３５ｂ，３６ａ，３６ｂ，３６ｃ；ゲートバル
ブ ３７ａ；インターロック室 ３７ｂ；移載室 ３８；前処理室 ３９ａ；酸化室 ３９ｂ；スパッタ室
シリコン基板 ２，４２，５２ａ，５２ｂ，６２，８２，９２ａ，９２
ｂ；ｎ+ 型拡散層 ３，２３ａ，２３ｂ，４３，６３，７３ａ，７３ｂ，８
３；絶縁膜 ４，２４，７４；多結晶シリコン膜 ４ａ，６４ａ；多結晶シリコン配線 ２５，７５；タングステンシリサイド膜 ２６，７６；上層配線 ４４，８４；ストレージノード電極 ４６，８６；プレート電極 ４７，８７；シリコン窒化膜 ４７ａ，８７ａ；容量絶縁膜 ５３，９３；フィールド酸化膜 ５８，９８；ゲート絶縁膜 ５９，９９；ゲート電極 １１；炉体 １２；石英チェンバー １３；加熱ランプ １４；真空ポンプ １５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１６；バル
ブ ３５ａ，３５ｂ，３６ａ，３６ｂ，３６ｃ；ゲートバル
ブ ３７ａ；インターロック室 ３７ｂ；移載室 ３８；前処理室 ３９ａ；酸化室 ３９ｂ；スパッタ室
Claims (1)
- 【請求項１】 所定の導電体層上に形成された絶縁膜を
有する半導体基板にエッチングを施し、前記導電体層の
表面を選択的に露出するエッチング工程と、前記導電体
層の露出表面にエッチング工程に不随して形成される表
面層を３弗化塩素ガスにより除去する工程と、前記導電
体層に接続する膜を形成する成膜工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044119A JPH05243218A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
| US08/022,722 US5441594A (en) | 1992-02-28 | 1993-02-24 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044119A JPH05243218A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243218A true JPH05243218A (ja) | 1993-09-21 |
Family
ID=12682722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4044119A Pending JPH05243218A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5441594A (ja) |
| JP (1) | JPH05243218A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6022806A (en) * | 1994-03-15 | 2000-02-08 | Kabushiki Kaisha Toshiba | Method of forming a film in recess by vapor phase growth |
| JP3512496B2 (ja) * | 1994-11-25 | 2004-03-29 | 株式会社半導体エネルギー研究所 | Ｓｏｉ型半導体集積回路の作製方法 |
| US6716769B1 (en) * | 1995-06-02 | 2004-04-06 | Micron Technology, Inc. | Use of a plasma source to form a layer during the formation of a semiconductor device |
| US7294578B1 (en) * | 1995-06-02 | 2007-11-13 | Micron Technology, Inc. | Use of a plasma source to form a layer during the formation of a semiconductor device |
| US5888906A (en) * | 1996-09-16 | 1999-03-30 | Micron Technology, Inc. | Plasmaless dry contact cleaning method using interhalogen compounds |
| KR100365741B1 (ko) * | 1998-06-30 | 2003-02-19 | 주식회사 하이닉스반도체 | 반도체장치제조방법 |
| JP2000058643A (ja) * | 1998-08-10 | 2000-02-25 | Sony Corp | プラグの形成方法 |
| US6319822B1 (en) * | 1998-10-01 | 2001-11-20 | Taiwan Semiconductor Manufacturing Company | Process for forming an integrated contact or via |
| JP2000124195A (ja) * | 1998-10-14 | 2000-04-28 | Tokyo Electron Ltd | 表面処理方法及びその装置 |
| JP5121102B2 (ja) * | 2001-07-11 | 2013-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US8021487B2 (en) * | 2007-12-12 | 2011-09-20 | Veeco Instruments Inc. | Wafer carrier with hub |
| US20110114022A1 (en) * | 2007-12-12 | 2011-05-19 | Veeco Instruments Inc. | Wafer carrier with hub |
| US8822350B2 (en) * | 2010-11-19 | 2014-09-02 | Hitachi Kokusai Electric Inc. | Method of manufacturing semiconductor device, substrate processing method and substrate processing apparatus |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5022961B1 (en) * | 1989-07-26 | 1997-05-27 | Dainippon Screen Mfg | Method for removing a film on a silicon layer surface |
| US5089441A (en) * | 1990-04-16 | 1992-02-18 | Texas Instruments Incorporated | Low-temperature in-situ dry cleaning process for semiconductor wafers |
-
1992
- 1992-02-28 JP JP4044119A patent/JPH05243218A/ja active Pending
-
1993
- 1993-02-24 US US08/022,722 patent/US5441594A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5441594A (en) | 1995-08-15 |
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