KR100272138B1 - 반도체장치 및 그 제조방법 - Google Patents

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다카노리 츠다
유이치 미카타
히로시 아카호리
아키히토 야마모토
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니시무로 타이죠
가부시키가이샤 도시바
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Abstract

[목적]
본 발명은, 내전압이 높고, 신뢰성의 저하를 방지할 수 있으며, 박막화가 가능하고, 복합절연막에 적합한 반도체장치 및 그 제조방법을 제공한다.
[구성]
트렌치(33)를 갖춘 반도체 웨이퍼(31)를 로(爐)내에 삽입하고, 감압상태에서 로내에 NH3가스를 도입하여 온도가 850℃, H2O분압 및 O2분압이 10-4Torr 이하의 분위기로 한다. 트렌치(33) 내표면의 불순물확산층상에 형성된 자연산화막은 제거되고, 그와 동시에 불순물확산층상에 열질화막(35)이 직접 형성된다. 다음에, 동일 로내에서 열질화막(35)을 외기에 쪼이지 않고 연속하여 열질화막상에 CVD 질화실리콘막(36)을 형성한다. 이 CVD 질화실리콘막상에 산화실리콘막(37)을 형성하여 복합절연막이 형성된다.

Description

반도체장치 및 그 제조방법
제1도는 본 발명의 제1 및 제2실시예에 따른 제조방법에 의해 반도체장치를 제조할 때에 사용되는 고진공 LPCVD장치를 나타낸 구성도.
제2도는 본 발명의 제1 및 제2실시예에 따른 반도체장치의 제조방법의 시퀀스를 나타낸 도면.
제3도는 본 발명의 제1실시예에 따른 제조방법에 의해 제조된 반도체장치를 나타낸 단면도.
제4도는 처리실내에서의 H2O분압/O2분압과 온도의 관계를 나타낸 그래프.
제5도는 본 발명과 종래의 반도체장치의 제조방법에 따른 인큐베이션시간과 CVD-SiN막의 상태를 설명하기 위해 나타낸 도면.
제6도는 CVD-SiN막을 형성할 때에 하층막에 함유된 산소의 농도와 인큐베이션 시간과의 관계를 나타낸 그래프.
제7도는 CVD-SiN막의 성막시간과, 열산화막과 CVD-SiN막의 총 막두께와의 관계를 나타낸 그래프.
제8도는 CVD-SiN막을 형성할 때의 인큐베이션시간과 형성된 CVD-SiN막 표면의 러프니스(roughness)의 관계를 나타낸 그래프.
제9도는 인큐베이션시간과 NO막의 누설전류밀도와의 관계를 나타낸 그래프.
제10도는 인큐베이션시간과 NO막의 진성(眞性)파괴의 관계를 나타낸 도면.
제11도는 제9도 및 제10도에 적용되는 시료의 구성을 나타낸 도면.
제12도는 본 발명의 제2실시예에 따른 제조방법에 의해 제조된 반도체장치를 나타낸 단면도.
제13도는 질화실리콘막 두께와 산화막두께 환산 막두께와의 관계를 나타낸 그래프.
제14도는 산화막두께 환산 막두께와 누설전류밀도와의 관계를 나타낸 그래프.
제15도는 본 발명과 종래의 제조방법에 의해 제조한 반도체장치의 TDBB측정의 결과를 나타낸 그래프.
제16도는 본 발명과 종래의 제조방법에 의해 제조한 반도체장치의 다결정 실리콘막중의 불순물의 농도 및 다결정실리콘막의 시이트저항을 나타낸 그래프.
제17도는 본 발명과 종래의 제조방법에 의해 제조한 경우에서의 웨이퍼상 이물질의 수를 나타낸 그래프.
제18도는 종래의 제조방법에 의해 제조된 반도체장치를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 외관 12 : 내관
13 : 처리실 31 : 반도체 웨이퍼
32 : 절연막 33 : 트렌치
34 : 불순물확산층 35 : 열질화막
36 : CVD 질화실리콘막 37 : 산화실리콘막
38 : 복합절연막 39a : 다결정실리콘막
40 : 캐패시터
[산업상의 이용분야]
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 CVD(Chemical Vapor Deposition)법을 이용한 복합절연막의 형성에 관한 것이다.
[종래의 기술]
반도체 집적회로에 있어서, 예컨대 메모리셀의 캐패시터에 사용되는 절연막은, 고집적화에 따라 캐패시터의 사이즈가 축소된 경우에 있어서도 일정한 용량을 확보하기 위해 박막화 및 고유전율화가 요구된다. 산화실리콘막에 비해 유전율이 높은 절연막으로서는, 질화실리콘막이 알려져 있다.
제18도는 종래의 제조방법에 의해 제조된 반도체장치를 나타낸 단면도이다. 반도체 웨이퍼(1)의 표면상에는 절연막(2)이 설치되고, 이 절연막(2)은 패터닝된다. 상기 절연막(2)을 마스크로 하여 상기 반도체 웨이퍼(1)를 에칭함으로써, 상기 반도체 웨이퍼(1)에는 트렌치(3)가 설치된다. 다음에, 이 트렌치(3)내의 표면에 불순물이 도정된 단결정 Si층, 즉 불순물확산층(4)이 형성된다. 이후, 반도체 웨이퍼(1)는 화학약품을 이용하여 세정처리된다.
다음에, 상기 반도체 웨이퍼(1)는 도시하지 않은 로(爐)내에 로드(load)된다. 이 로내에 있어서, 상기 트렌치(3)내의 표면상 및 절연막(2)상에 LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해 CVD 질화실리콘막(6)이 퇴적된다. 다음에, 이 질화실리콘막(6)상에 산화실리콘막(7)이 형성된다. 그결과, 트렌치(3)내에는 산화실리콘막(7) 및 질화실리콘막(6)으로 이루어진 복합절연막(9)이 형성된다. 이후, 이 산화실리콘막(7)상에는 불순물이 도핑된 다결정실리콘막(8a)이 퇴적된다. 상기 트렌치(3)의 내부는 이 다결정실리콘막(8a)에 의해 매립된다. 다음에, 상기 다결정실리콘막(8a), 산화실리콘막(7) 및 질화실리콘막(6)이 패터닝됨으로써, 트렌치(3)내에는 다결정실리콘막(8a)으로 이루어진 전극(8)이 형성된다. 따라서, 트렌치(3)에 있어서 이 전극(8)과 복합절연막(9) 및 전극으로서의 불순물확산층(4)에 의해 캐패시터(10)가 형성된다.
그런데, 상기 로내에 있어서 트렌치(3)의 내표면상에 질화실리콘막(6)을 형성할 때에, 이 질화실리콘막(6)과 불순물확산층(4)간에 1nm∼2nm정도의 자연 산화막(5)이 형성된다. 따라서, 실제의 복합절연막(9)은 상기 자연산화막(5), 산화실리콘막(7) 및 질화실리콘막(6)으로 구성된다. 이 자연산화막(5)이 형성되는 원인은 다음의 3가지에 의한 것이라고 생각된다. 첫째는 상기 세정처리시의 세정액속의 용존산소 및 세정액속의 산화제에 의한 것, 둘째는 대기중의 산소에 의한 것, 셋째는 웨이퍼(1)를 질화실리콘막 형성용의 로에 넣을 때, 이 로내로 말려 들어간 외기에 함유된 산소에 의한 것이다.
이와 같이 질화실리콘막(6)과 불순물확산층(4)간에 1nm∼2nm정도의 자연산화막(5)이 존재하면, 캐패시터절연막의 막두께가 소망치 보다 1nm∼2nm정도 증가하여 캐패시터절연막의 박막화를 크게 저해한다. 또, 상기 자연산화막(5)이 존재하면, 캐패시터절연막의 막질이 열화하여 전기적 내압의 저하, 절연막의 신뢰성의 저하를 초래한다.
상기 문제점을 해결하는 방법으로서는, LPCVD에 사용하는 로내에 있어서 H2O분압이 낮은 분위기중에서 반도체 웨이퍼(1)를 처리함으로써 트렌치(3)내의 자연산화막(5)을 제거하고, 이후 CVD 질화실리콘막(6)을 형성하는 것을 생각할 수 있다.
또, LPCVD에 사용하는 로내에 H2, SiH4, Si2H6, HCl 등의 환원성 가스를 도입함으로써 상기 자연산화막(5)을 환원하고, 이후 연속하여 열질화막을 형성하는 것도 생각할 수 있다.
그러나, 상기 양방법에서는, 로내에 있어서 트렌치내의 자연산화막(5)을 제거한 후, 청정한 트렌치(3)의 내표면이 고온, 감압분위기에 쪼여지기 때문에, 불순물확산층(4)내의 불순물이 외방확산(外方擴散)하여 빠져 버린다. 그 결과, 상기의 방법으로 형성된 복합절연막을 메모리셀의 캐패시터절연막에 사용한 경우, 이 캐패시터절연막에 전계를 인가했을 때, 캐패시터절연막과 불순물확산층과의 경계면이 공핍화되어 실효적인 전하축적량이 얻어지지 않는다는 문제가 생긴다.
또, 상기 양방법에서는 로내에 있어서 트렌치내의 자연산화막(5)을 제거한 후, 청정한 트렌치의 표면이 고온, 감압분위기에 들여지기 때문에, H2O, O2등의 산화성 가스에 의해 트렌치의 내표면에 에칭피트(etching pit)가 발생하는 경우가 있다. 더욱이, CO, CO2, 탄화수소가스 등의 탄소계 가스에 의해 트렌치의 내표면에 SiC가 형성되는 경우가 있다. 따라서, 이들 방법으로 형성된 복합절연막을 메모리셀의 캐패시터절연막에 사용한 경우, 이 캐패시터절연막의 내전압 및 신뢰성이 각각 저하한다는 문제가 생긴다.
[발명의 목적]
본 발명은 상기한 과제를 해결하기 위해 이루어진 것으로, 내전압이 높고, 신뢰성의 저하를 방지할 수 있으며, 박막화가 가능하고, 복합절연막에 적합한 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
[발명의 구성]
즉, 본 발명의 반도체장치는, 반도체층과, 이 반도체층상에 직접 설치되며 산소의 농도가 1.36×1015(atoms/cm2) 이하의 열질화막을 구비하고 있다.
본 발명의 반도체장치의 제조방법은, 반도체층상의 자연산화막을 제거함과 동시에 상기 반도체층상에 열질화막을 형성하는 제1공정과, 상기 열질화막상에 CVD법에 의해 질화막을 형성하는 제2공정을 구비하고 있다.
[작용]
본 발명의 반도체장치에 의하면, 반도체 층에 직접 열질화막이 설치되고, 이 열질화막의 산소농도는 1.36×1015(atoms/cm2) 이하로 설정되어 있다. 따라서, 이 열질화막상에 형성되는 질화실리콘막의 평탄성을 양호하게 할 수 있고, 내전압의 저하를 방지할 수 있다. 게다가, 열질화막과 질화실리콘막의 상호간에 자연산화막이 없기 때문에, 막두께를 얇게 할 수 있다.
본 발명의 반도체장치의 제조방법에 의하면, 기판상에 형성된 자연산화막을 제거함과 동시에, 상기 반도체층상에 열질화막을 형성하고 있다. 이 때문에, 열질화막에 함유되는 산소의 농도를 극히 낮게 할 수 있다. 따라서, 열질화막상에 평탄성이 우수한 질화실리콘막을 형성할 수 있기 때문에, 내전압 및 신뢰성의 저하를 방지할 수 있고, 박막화를 실현할 수 있다. 게다가, H2O와 O2의 분압(Pr)을
Pr = S×e(EC/T)(Torr)
단
S: 기울기(1×108~1×109)
E: 활성화에너지(-2.5∼3.5)
C: Joule/mol을 eV로 변환하기 위한 계수(11605)
T: 절대온도
로 함으로써, 반도체층상의 자연산화막을 확실하게 제거할 수 있다. 더욱이, 감압상태에서 암모니아가스를 도입함으로써, 자연산화막의 제거와 동시에 반도체층 표면에 열질화막을 형성할 수 있다. 이후, 열질화막의 형성과 연속하여 질화실리콘막을 형성함으로써, 열질화막과 질화실리콘막간에 자연산화막이 형성되지 않는다. 이와 같이 하여 형성된 절연막은 절연내압이 높고, 신뢰성이 우수할 뿐만 아니라 박막화할 수 있다는 이점을 지니고 있다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예에 대해 상세히 설명한다.
제1도는 본 발명의 제1 및 제2실시예에 따른 제조방법에 의해 반도체장치를 제조할 때에 사용되는 고진공 LPCVD장치를 나타내고 있다. 일단이 밀봉된 석영으로 이루어진 외관(11)의 내측에는 석영으로 이루어진 내관(12)이 설치되어 있고, 이 내관(12)의 내측은 처리실(13)로 되어 있다. 이들 2중 구조로 된 외관(11) 및 내관(12)은 SUS제 다기관(多岐管)(14)에 지지되어 있고, 이 다기관(14)의 일단과 외관(11)의 타단은 0형 링(16) 또는 금속밀봉(metal seal)에 의해 기밀(氣密)하게 밀봉되어 있다. 상기 외관(11)의 외측에는 처리실(13) 내부를 가열하는 히터(24)가 설치되어 있다.
상기 다기관(14)의 타단에는 SUS제 캐핑 플랜지(capping flange; 15)가 설치되어 있고, 이 캐핑 플랜지(15)와 다기관(14)의 타단은 0형 링(16) 또는 금속밀봉에 의해 접속되어 있다. 이에 따라, 처리실(13)내는 기밀하게 밀봉되어 있다. 이 처리실(13) 내부에 있어서 캐핑 플랜지(15)의 위에는 복수의 반도체 웨이퍼를 실을 수 있는 석영보트(23)가 설치되어 있다.
상기 다기관(14)에는, 처리실(13)내에 NH3가스, SiH2Cl2가스 및 N2, Ar 등의 불활성 가스 각각을 도입하는 NH3가스 도입용 노즐(17), SiH2Cl2가스 도입용 노즐(18) 및 불활성 가스 도입용 노즐(19)이 설치되어 있다. 제1도에는 각 노즐을 화살표로 간략화하여 나타내고 있다. 더욱이, 상기 다기관(14)에는 처리실(13) 내부의 가스를 배기하는 터보분자펌프[T.M.P(Turbo-Molecular Pump), 20]가 접속되어 있다. 이 터보분자펌프(20)에는 기계적 부스터펌프[M.B.P(Mechanical Booster Pump); 21]가 접속되어 있고, 이 기계적 부스터펌프(21)에는 드라이 펌프[D.P(Dry Pump); 22]가 접속되어 있다.
제2도는 본 발명의 제1 및 제2실시예에 따른 반도체장치의 제조방법의 시퀀스를 나타낸 것이다. 제3도는 메모리셀의 캐패시터절연막으로서 CVD 질화실리콘막을 포함하는 3층의 절연막에 의해 구성된 복합절연막이 설치된 반도체장치를 나타낸 단면도이다. 다음에, 제1도 내지 제3도를 참조하여 본 발명의 제1실시예에 따른 반도체장치의 제조방법을 설명한다.
먼저, 제3도에 나타낸 바와 같이 반도체 웨이퍼(31)의 표면상에는 절연막(32)이 설치되고, 이 절연막(32)은 선택적으로 패터닝된다. 상기 절연막(32)을 마스크로 하여 반도체 웨이퍼(31)를 에칭함으로써, 상기 반도체 웨이퍼(31)에 트렌치(33)가 형성되고, 이 트렌치(33)의 내표면에는 단결정 Si가 노출된다. 다음에, 이 노출된 단결정 Si에 불순물이 도핑되어, 트렌치(33)의 내표면에는 불순물이 도핑된 단결정 Si층, 즉 불순물확산층(34)이 형성된다. 이 불순물확산층(34)은 캐패시터의 전극으로서 사용된다. 이후, 이 반도체 웨이퍼(31)는 도시하지 않은 화학약품을 이용하여 세정처리된다. 구체적으로는, 예컨대 염산과 과산화수소수를 함유한 용액 등에 웨이퍼(31)를 담금으로써 불순물을 제거하는 세정처리가 행해진다. 이 세정처리시 또는 세정처리후, 상기 트렌치(33)의 내표면에는 도시하지 않은 자연산화막이 성장한다.
다음에, 제2도에 나타낸 시퀀스에 따라 반도체 웨이퍼(31)가 처리된다. 즉, 상기 반도체 웨이퍼(31)는 석영보트(23)에 실리고, 이 석영보트(23)는 제1도에 나타낸 고진공 LPCVD장치의 실온∼600℃도의 저온으로 된 처리실(13)내에 로드된다. 이 때, 상기 트렌치(33)의 내표면에 두께가 1nm∼2nm정도의 도시하지 않은 자연산화막이 성장한다. 석영보트(23)를 처리실(13)내에 삽입할 때, 처리실(13) 내부에는 Ar가스가 10slm(standard liters per minute)의 유량으로 상기 노즐(19)로부터 도입되고 있다. 그 후, 처리실(13) 내부의 불활성 가스는 드라이 펌프(22), 기계적 부스터펌프(21), 터보분자펌프(20)에 의해 배기되고, 처리실(13)의 내부는 10-3Torr 이하까지 감압된다. 이 때의 H2O분압, O2분압은 예컨대 1×10-4Torr 이하로 된다 H2O분압과 O2분압을 각각 설정하는 것은 곤란하기 때문에, 편의적으로는 예컨대 H2O분압으로 제어하면 좋다.
그 후, 처리실(13)의 내부에 노즐(17)에 의해 NH3가스가 1∼5slm의 유량으로 도입되고, 처리실(13)의 내부는 0.1∼100Torr의 감압분위기로 되도록 압력이 제어된다. 다음에, 처리실(13)에 상기 NH3가스가 도입되고, 그와 동시에 상기 감압분위기로 유지한 상태에서 반도체 웨이퍼(31)의 온도가 예컨대 800∼1200℃로 될 때까지 히터(24)에 의해 가열된다. 이 상태에서 반도체 웨이퍼(31)는 800∼1200℃의 온도로 0∼120min정도 동안 유지된다. 이에 따라, 상기 트렌치(33)의 내표면에 형성된 상기 자연산화막이 기화하여 제거되고, 그와 동시에 상기 트렌치(33)의 내표면에 두께가 2nm∼5nm정도의 열질화막(35)이 형성된다.
상기 트렌치(33) 내부의 자연산화막이 제거되는 것은, 처리실(13)내에서의 H2O분압, O2분압이 1×10-4Torr 이하이기 때문이다. 또, 트렌치(33)의 내표면에 열질화막(35)이 형성되는 것은, 웨이퍼(31)의 온도를 800∼1200℃로 유지한 상태에서 처리실(13)내에 NH3가스를 도입하고 있기 때문이다.
제4도는 처리실내에서의 H2O분압, O2분압과 온도의 관계를 나타낸 그래프이다. 웨이퍼온도를 850℃ 이상으로 유치하고, 처리실내에서의 H2O분압, O2분압이 약 104Torr 이하의 상태에서 열질화막중의 산소농도는 1.36×1015atoms/cm2이하(산소 단원자층 이하)로 된다. 실리콘층상에 형성한 산소 단원자층의 산소농도는 1.36×1015atoms/cm2이기 때문에, 실리콘층상에 형성된 자연산화막의 산소농도는 적어도 그 값 이상으로 된다. 일반적으로, 실리콘산화막상에 열질화막을 형성하는 경우, 형성된 열질화막은 실리콘산화막중의 산소를 취입하기 때문에, 본 발명과 같이 자연산화막을 제거하지 않고 열질화를 행하여 형성한 질화막의 산소농도는 적어도 1.36×1015atoms/cm2이상으로 된다. 따라서, 실리콘층상에 형성한 열질화막의 산소농도가 1.36×1015atoms/cm2이하인 경우는, 실리콘층상의 자연산화막을 제거하여 열질화막을 형성했음을 알 수 있다.
제4도에 나타낸 온도에 대한 상기 H2O와 O2의 분압(Pr)은 (1)식으로 표현된다.
Pr = S×e(EC/T)(Torr) -----(1)
단
S: 기울기(1×108~1×109)
E: 활성화에너지(-2.5∼3.5)
C: Joule/mol을 eV로 변환하기 위한 계수(11605)
T: 절대온도
H2와 O2의 분압을 (1)식에 의해 구한 Pr의 값 이하로 함으로써, 반도체층 상의 자연산화막을 확실히 제거할 수 있다. 제4도에 나타낸 직선은, (1)식에 있어서 S=8.69×108, E=-2.883으로 설정한 경우이다. 제4도에 있어서, 처리의 최적온도조건은 800∼900℃이고, 이 때의 H2O분압, O2분압은 거의 2.5×10-5∼ 3.5×10-4Torr이다.
또, 반도체 웨이퍼(31)를 승온(昇溫)할 때, 처리실(13)내에 NH3가스를 도입하고 있다. 따라서, 불순물확산층(34)으로부터 불순물이 빠지지 않는다.
다음에, 계속해서 NH3가스를 도입하면서 처리실(13) 내부는 감압분위기로 유지한 채, 웨이퍼(31)의 온도를 750℃∼600℃정도까지 강온(降溫)시킨다. 이후, 노즐(18)로부터 처리실(13)의 내부로 SiH2Cl2가스를 0.1slm의 유량으로 도입하고, 노즐(17)로부터 도입되는 NH3가스를 1slm의 유량으로 하여 처리실(13) 내부의 압력을 0.5Torr로 조정한다. 이에 따라, 제3도에 나타낸 바와 같이 상기 열질화막(35) 및 절연막(32)의 위에 CVD 질화실리콘막(이하, CVD-SiN막이라 칭한다; 36)이 형성된다.
이후, 반도체 웨이퍼(31)의 온도는 실온∼600℃정도로 강온된다. 이 때, 처리실(13)의 내부로의 SiH2Cl2가스의 도입 및 NH3가스의 도입은 정지되고, 노즐(19)로부터 처리실(13)의 내부로 Ar가스가 5slm정도의 유량으로 도입된다. 이 때, 처리실(13) 내부의 압력은 1Torr정도로 조정된다.
다음에, 처리실(13) 내부가 Ar가스에 의해 치환된 후, 반도체 웨이퍼(31)는 처리실(13) 내부로부터 취출된다.
이후, 상기 반도체 웨이퍼(31)는 제1도에 나타낸 LPCVD장치와는 다른 로에 삽입되고, 제3도에 나타낸 바와 같이 상기 CVD-SiN막(36)의 위에 두께가 1nm∼2nm정도의 산화실리콘막(37; CVD 산화실리콘막 또는 열산화실리콘막)이 형성된다. 이에 따라, 산화실리콘막(37), CVD-SiN막(36) 및 열질화막(35)으로 이루어진 3층 구조의 복합절연막(38)이 형성된다. 다음에, 이 복합절연막(38)의 위에 불순물이 도핑된 다결정실리콘막(39a)이 퇴적되고, 이 다결정실리콘막(39a) 및 복합절연막(38)은 패터닝된다. 이에 따라, 상기 트렌치(33) 내부에는 다결정실리콘막(39a)으로 이루어진 전극(39)이 형성된다. 따라서, 상기 트렌치(33)에 있어서 이 전극(39)과 복합절연막(38)과 불순물확산층(34)에 의해 캐패시터(40)가 형성된다.
상기 제1실시예에 의하면, 처리실(13)내의 H2O분압, O2분압을 (1)식으로 표현된 조건 이하로 하고, 처리실(13)내에 NH3가스를 1∼5slm의 유량으로 도입한 분위기중에서 반도체 웨이퍼(31)를 처리하고 있다. 그 결과, 트렌치(33)의 내표면의 자연산화막을 제거할 수 있고, 동시에 두께 2nm∼5nm정도의 열질화막(35)을 형성할 수 있다. 따라서, 불순물확산층(34)과 CVD-SiN막(36)간에 자연산화막이 형성되지 않게 되어 복합절연막(38)의 전기적 특성의 저하를 방지하여 박막화를 실현할 수 있다.
또, 자연산화막의 표면은 평탄성이 대단히 나빠 종래와 같이 그 위에 질화막을 형성한 경우, 그 표면도 당연히 평탄성이 나빠진다. 이와 같이 평탄성이 나쁜 경우, 질화막이 많은 부분에 전계가 집중하여 누설전류가 발생하는 원인으로 된다. 이 때문에, 질화막을 두껍게 형성할 필요성이 생긴다. 그러나, 본 발명은 실리콘층상에 직접 열질화막을 형성하고 있기 때문에, 그 평탄성은 대단히 좋다. 이 때문에, 누설전류의 발생을 방지할 수 있고, 열질화막의 막두께도 얇게 할 수 있다. 또, 열질화막은 실리콘층상에 직접 형성하고 있기 때문에, 그 막중에는 산화실리콘이 존재하지 않아 막질이 안정하다. 따라서, 자연산화막의 제거와 열질화막(35)의 형성을 동시에 행함으로써, 열질화막(35)의 박막화와 열화방지를 동시에 실현할 수 있다.
또, 트렌치(33)의 내표면의 자연산화막의 제거와 동시에 열질화막(35)을 형성하고, 이후 열질화막(35)상에 연속하여 CVD-SiN막(36)을 형성함으로써, 열질화막(35)의 표면의 산소농도를 낮게 할 수 있다. 따라서, CVD-SiN막(36)을 형성할 때의 성막(成膜)지연시간, 즉 인큐베이션시간(incubation time)을 0으로 할 수 있다. 이 때문에, CVD-SiN막(36)의 구조(morphology)가 양호하고, 러프니스(roughness)가 적어서 표면의 평탄성이 양호하게 된다. 따라서, CVD-SiN막(36)의 누설전류가 적기 때문에, 전기적 내압의 저하를 방지할 수 있다.
또, 반도체 웨이퍼(31)의 승온시, 및 트렌치(33)의 내표면에서의 자연산화막의 제거 및 열질화막(35)의 형성시에 처리실(13)내로 NH3가스를 도입하고, 이것들의 처리를 연속하여 행하고 있다. 따라서, 트렌치내에서의 자연산화막을 제거한 후, 열질화막을 제거하는 종래기술과 같이 불순물확산층내의 불순물이 빠지지 않게 되고, 에칭피트의 발생도 방지할 수 있다.
다음에, 상기 효과에 대해 좀더 상세히 설명한다.
트렌치(33)(반도체 웨이퍼)의 내표면의 자연산화막을 제거하고, 그와 동시에 트렌치(33)의 내표면에 열질화막(35)을 형성하며, 이후 열질화막(35)상에 연속하여 CVD-SiN막(36)을 형성한 경우, 열질화막의 산소농도를 1.36×1015(atoms/cm2) 이하의 거의 0.8×1015(atoms/cm2)으로 유지할 수 있다. 이와 같이, 열질화막(35)의 산소농도가 낮은 경우, 열질화막(35)상에 CVD-SiN막(36)을 형성할 때, 인큐베이션시간을 0으로 할 수 있다. 따라서, 제5(a)도에 나타낸 바와 같이 열질화막(35)의 표면에 CVD-SiN막(36)이 형성될 때 균일하게 핵(核)이 생성된다.
이에 대해, 종래와 같이 트렌치의 내표면의 자연산화막의 제거가 충분하지 않으며, 열질화막의 형성 및 CVD-SiN막의 형성을 비 연속적으로 행한 경우, 열질화막의 산소농도가 1.36×1015(atoms/cm2)보다 높아진다. 이 때문에, 열질화막의 표면에 CVD-SiN막을 형성할 때, 인큐베이션시간이 0으로 되지 않아서 제5(c)도에 나타낸 바와 같이 열질화막의 표면에 불균일한 핵이 생성되게 된다.
제6도는 CVD-SiN막을 형성할 때에 하지(下地)의 층에 함유된 산소의 농도와 인큐베이션시간과의 관계를 나타내고 있다. 이 제6도는 실리콘기판상의 열질화막상에 다른 인큐베이션시간으로 CVD-SiN막을 형성하고, 이것을 SIMS에 의해 열질화막에 함유된 산소농도를 측정한 결과를 나타내고 있다. 동도면보다 하지의 층에 함유된 산소의 농도가 1×1015(atoms/cm2) 이하인 경우, 인큐베이션 시간이 0임을 알 수 있다.
제7도는 막두께가 20Å의 열질화막상에 형성되는 CVD-SiN막의 성막시간과, 열질화막과 CVD-SiN막의 총 막두께와의 관계를 나타내고 있다. 여기에서, A는 열질화막과 CVD-SiN막을 연속적으로 형성하고 또한 열질화막에 함유된 산소농도가 0.8×1015(atoms/cm2)의 경우를 나타내고, B는 열질화막과 CVD-SiN막을 연속적으로 형성하고 또한 열질화막에 함유된 산소농도가 1.5×1015(atoms/m2)의 경우를 나타내며, C는 열질화막과 CVD-SiN막을 비연속적으로 형성하고 열질화막의 표면이 산화되며 그 산소농도가 1.8×1015(atoms/cm2)의 경우를 나타내고 있다. 동도면으로부터 알 수 있는 바와 같이, 열질화막의 산소농도가 높을수록 인큐베이션시간이 발생하고 그 시간이 길어지기 때문에, 성막시간이 동일한 경우, 총 막두께는 얇아진다. 이와 같이, 열질화막에 함유된 산소농도가 높은 경우 및 열질화막과 CVD-SiN막을 비연속적으로 형성한 경우, 수분의 인큐베이션시간이 발생함을 알 수 있다.
제8도는 CVD-SiN막을 형성할 때의 인큐베이션시간과 형성된 CVD-SiN막 표면의 러프니스(roughness)의 관계를 나타내고 있다. 이 제8도는 제6도와 마찬가지로 형성된 막을 AFM에 의해 측정한 것이다. 제8도로부터 알 수 있는 바와 같이, 인큐베이션시간이 길수록 러프니스가 커짐을 알 수 있다. 즉, 인큐베이션시간이 0인 경우, 제5(b)도에 나타낸 바와 같이 균일한 막두께로 CVD-SiN막이 형성된다. 따라서, CVD-SiN막의 표면이 평탄화된다. 그러나, 인큐베이션시간이 긴 경우, 제5(d)도에 나타낸 바와 같이 CVD-SiN막의 막두께가 불균일하게 되어 CVD-SiN막 표면의 러프니스가 커진다고 생각된다. 이와 같이, CVD-SiN막 표면의 러프니스가 큰 경우, 막두께가 얇은 부분에 누설경로가 발생하여 절연내압이 열화한다.
제9도는 인큐베이션시간과 NO막의 누설전류밀도와의 관계를 나타내고, 제10도는 인큐베이션시간과 NO막의 진성파괴의 관계를 나타내고 있다. 제9도 및 제10도는 모두 다른 인큐베이션시간으로 형성된 제11도에 나타낸 구조의 복합막을 사용하고 있다. 제9도는 제11도에 나타낸 바와 같이 반도체 웨이퍼와 SiO2막간에 전압 ±1.65V를 인가한 경우의 누설전류밀도를 측정한 것이다. 제10도는 정전류에 의한 TDDB(Time Dependent Dielectric Breakdown)측정의 50% MTTF(Mean Time To Failure)를 나타낸 것이다. 50% MTTF는 측정시료의 50%가 파괴할 때까지의 평균시간이다. 제9도 및 제10도에 있어서, 복합절연막의 두께는 산화막의 막두께로 환산한 막두께(산화막두께 환산 막두께)로서, 45Å으로 한다. 제9도 및 제10도로부터 알 수 있는 바와 같이, 인큐베이션시간이 짧을수록 누설전류밀도가 적고, 절연내압이 커짐을 알 수 있다.
제12도는 메모리셀의 캐패시터절연막으로서, CVD-SiN막을 포함하는 3층의 절연막에 의해 구성된 복합절연막이 설치된 다른 반도체장치를 나타낸 단면도로서, 제3도와 동일한 부분에는 동일한 참조부호를 붙인다. 다음에, 제1도, 제2도 및 제5도를 참조하여 본 발명의 제2실시예에 따른 반도체장치의 제조방법을 설명한다. 여기에서, 제1실시예와 동일한 부분에는 동일한 부호를 붙이고 설명은 생략한다.
제12도에 나타낸 바와 같이, 반도체 웨이퍼(31)의 트렌치(33)내의 측면에는 산화막(41)이 형성된다. 이후, 상기 트렌치(33)의 저면에는 불순물이 도핑된 단결정 Si층, 즉 불순물확산층(42)이 형성된다. 다음에, 트렌치(33)내의 측면 및 저면에는 다결정실리콘막(43)이 설치되고, 이 다결정실리콘막(43)에는 불순물이 도입된다. 이후, 반도체 웨이퍼(31)에는 세정처리가 행해진다.
다음에, 제2도에 나타낸 시퀀스에 따라 반도체 웨이퍼(31)가 처리된다. 즉, 제1도에 나타낸 로에 있어서 다결정실리콘막(43)의 위에는 열질화막(35)이 형성된다. 이 열질화막(35)상에는 CVD-SiN막(36) 및 산화실리콘막(37)이 형성된다. 이후, 복합절연막(38)의 위에는 불순물이 도핑된 다결정실리콘막(39a)이 퇴적되고, 트렌치(33) 내부에는 전극(39)이 형성된다. 따라서, 트렌치(33)에 있어서 이 전극(39)과 복합절연막(38)과 다결정실리콘막(43)에 의해 캐패시터(40)가 형성된다.
상기 제2실시예에 의해서도 제1실시예와 동일한 효과를 얻을 수 있다.
제13도는 질화실리콘막(36)과 복합절연막(38)을 산화막두께로 환산한 막두께와의 관계를 나타낸 그래프이다. 여기에서, 참조부호 51은 본 발명의 제조 방법에 의해 제조한 반도체장치의 복합절연막에서의 질화실리콘막 두께와 상기 복합절연막을 전기적으로 평가한 실효적인 산화막두께 환산 막두께와의 관계를 나타낸 것이다. 참조부호 52는 종래의 제조방법에 의해 제조한 반도체장치의 복합절연막에서의 질화실리콘막 두께와 복합절연막의 산화막두께 환산 막두께와의 관계를 나타낸 것이다.
동도면으로부터, 막두께가 동일한 질화실리콘막의 경우, 본 발명에 따른 복합절연막을 종래의 그것보다 산화막두께 환산 막두께를 약 7Å 얇게 할 수 있음을 알 수 있다. 그 이유는, 본 발명이 자연산화막 대신에 유전율이 높은 열질화막을 형성하고 있기 때문에, 실효적인 산화막두께 환산 막두께를 향상시키는 것이 가능하게 되기 때문이다. 따라서, 본 발명의 반도체장치의 제조방법을 이용하면, 캐패시터절연막을 박막화할 수 있고, 게다가 용량의 증가를 도모할 수 있다.
제14도는 복합절연막의 산화막두께 환산 막두께와 누설전류밀도와의 관계를 나타내고 있다. 여기에서, 참조부호 61은 본 발명의 제조방법에 의해 제조한 반도체장치에서의 복합절연막의 산화막두께 환산 막두께와 상기 반도체장치의 전극에 ±1.65V의 전압을 인가한 경우의 복합절연막의 누설전류밀도와의 관계를 나타낸 것이다. 참조부호 62는 종래의 제조방법에 의해 제조한 반도체장치에서의 복합절연막의 산화막두께 환산 막두께와 상기 반도체장치의 전극에 ±1.65V의 전압을 인가한 경우의 복합절연막의 누설전류밀도와의 관계를 나타낸 것이다.
동도면으로부터, 동일한 산화막두께 환산 막두께로 비교한 경우, 본 발명에 따른 복합절연막의 쪽이 종래의 그것보다 누설전류밀도를 저감할 수 있음을 알 수 있다. 그 이유는, 종래의 제조방법에 따른 복합절연막에는 전기적으로 누설이 많은 자연산화막이 포함되어 있지만, 본 발명에 의해 제조한 복합절연막에는 자연산화막이 없기 때문이다. 따라서, 본 발명의 반도체장치의 제조방법을 이용하면, 종래기술에 비해 누설전류밀도를 저감할 수 있고, 복합절연막의 내전압 및 신뢰성을 향상시킬 수 있다.
제15도는 본 발명과 종래의 제조방법에 의해 제조한 복합절연막에 1200μA의 정전류를 흘린 경우의 TDDB측정에 의한 50% MTTF의 결과를 나타내고 있다. 여기에서, 상기 복합절연막의 두께는 산화막두께 환산 막두께로 45Å의 것으로 한다.
동도면에 있어서, 종래방법 A는 LPCVD에 사용하는 제1의 로에 있어서 반도체 웨이퍼에서의 전극상에 열질화막을 형성한 후, 이 반도체 웨이퍼를 제1의 로로부터 제2의 로로 옮기고, 이 제2의 로에 있어서 상기 열질화막상에 CVD-SiN막을 형성한 반도체장치에 대한 TDDB측정의 결과를 나타낸 것이다. 본 발명은, 제1의 로내에 있어서 반도체 웨이퍼상에 열질화막을 형성한 후, 제1의 로내에 있어서 상기 열질화막상에 CVD-SiN막을 연속하여 형성한 반도체장치에 대한 TDDB측정의 결과를 나타낸 것이다. 즉, 본 발명은 제1실시예에 따른 제조방법에 의해 제조한 반도체장치에 대한 TDDB측정의 결과를 나타낸 것이다. 동도면에서의 종래방법 B는 종래의 제조방법에 의해 제조된 반도체장치에 대한 TDDB측정의 결과를 나타낸 것이다.
동도면으로부터 알 수 있는 바와 같이, 본 발명과 같이 열질화막과 CVD-SiN막을 동일한 로내에서 외기에 쪼이지 않고 연속하여 형성한 경우, 종래의 제조방법에 의한 것에 비해 약 50배의 신뢰성을 향상시킬 수 있음을 알 수 있다.
제16도는 본 발명과 종래의 제조방법에 의해 제조한 반도체장치에서의 하부전극으로서의 다결정실리콘막에 함유된 불순물로서의 P의 농도 및 다결정실리콘막의 시이트저항을 측정한 결과를 나타내고 있다. 여기에서, 참조부호 81은 다결정실리콘막의 시이트저항을 측정한 결과를 나타낸 것이고, 참조부호 82는 다결정실리콘막중의 P의 농도를 측정한 결과를 나타낸 것이다.
종래의 제조방법은, 반도체 웨이퍼의 세정처리후, H2O분압, O2분압이 낮은 불활성 가스의 분위기중에서 반도체 웨이퍼를 처리하는 것, 또는 환원성 가스의 분위기중에서 반도체 웨이퍼를 처리함으로써, 트렌치내의 자연산화막을 제거하고, 이후 트렌치내에 열질화막을 형성하고 있다.
동도면으로부터 알 수 있는 바와 같이, 종래의 제조방법에서는 다결정실리콘막상에 열질화막을 형성할 때, 다결정실리콘막중의 불순물이 빠져버린다. 이에 대해, 본 발명의 제조방법에서는, 상술한 바와 같이 반도체 웨이퍼를 승온할 때부터 CVD-SiN막을 형성한 후까지 로내에 NH3가스를 도입하고 있기 때문에, 다결정실리콘막중의 불순물이 빠지지 않고, 다결정실리콘막상의 자연산화막을 제거함과 동시에 열질화막을 형성할 수 있음을 알 수 있다.
제17도는 본 발명과 종래의 제조방법에 의해 제조한 경우에서의 웨이퍼상의 이물질의 수를 나타낸 것이다. 동도면에 있어서, 종래방법 A는 반도체 웨이퍼의 전극 표면의 자연산화막을 제거하지 않고 CVD-SiN막을 형성한 경우의 웨이퍼상의 이물질의 수를 나타낸 것이다. 종래방법 B는 불활성 가스의 분위기중에서 반도체 웨이퍼의 전극 표면의 자연산화막을 제거하고, 계속해서 NH3가스에 의해 전극 표면에 열질화막을 형성하며, 이후 CVD-SiN막을 형성한 경우의 웨이퍼상의 이물질의 수를 나타낸 것이다. 더욱이, 동도면에서의 본 발명은 상기 제1실시예에 따른 방법에서 CVD-SiN막을 형성한 경우의 웨이퍼상의 이물질의 수를 나타낸 것이다. 여기에서, 참조부호 91은 직경이 0.1∼0.2㎛의 이물질의 수를 나타낸 것이고, 참조부호 92는 직경이 0.2㎛ 이상의 이물질의 수를 나타낸 것이다.
동도면에 의하면, 상기 제1실시예에 따른 제조방법에서는 0.1㎛ 이상의 이물질의 수를 증가시키지 않고 처리할 수 있고, 더욱이 에칭피트의 발생을 방지할 수 있음을 알 수 있다.
또한, 상기 실시예는 트렌치구조의 캐패시터에 본 발명을 적용한 경우에 대해 설명했지만, 이에 한정되지 않고, 적층구조의 캐패시터에 본 발명을 적용하는 것도 가능하다.
또, 상기 양실시예는 본 발명을 캐패시터에 적용한 경우에 대해 설명했지만, 이에 한정되지 않고, LOCOS용의 내산화성 마스크로서 본 발명을 적용할 수 있다. 즉, 반도체기판상에 상기 방법에 의해 열질화막 및 CVD-질화실리콘막을 연속하여 형성하고 패터닝함으로써, LOCOS용의 마스크를 형성할 수 있다. 이 마스크를 이용하여 필드산화를 행한 경우, 필드산화막에 버즈빅(bird's beak; 새부리형상)이 발생하는 것을 방지할 수 있다.
더욱이, 본 발명은 실리콘을 사용한 반도체장치에 한정되지 않고, GaAs를 사용한 반도체장치에 적용하는 것도 가능하다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 내전압이 높고, 신뢰성의 저하를 방지할 수 있으며, 박막화가 가능하고, 복합절연막에 적합한 반도체장치 및 그 제조방법을 제공할 수 있다.

Claims (35)

  1. 반도체 층과, H2O와 O2의 분압(Pr)이 Pr = S×e(EC/T)(Torr) 단 S: 기울기(1×108~1×109) E: 활성화에너지(-2.5∼3.5) C: Joule/mol을 eV로 변환하기 위한 계수(11605) T: 절대온도 인 조건으로 형성된 열질화막과, 상기 열질화막상에 CVD법에 의해 형성된 질화실리콘막을 구비한 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 반도체 층은 실리콘에 의해 구성되어 있는 것을 특징으로 하는 반도체장치.
  3. 제1항 또는 제2항에 있어서, 상기 CVD-질화실리콘막상에 산화실리콘막을 갖춘 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 산화실리콘막상에 설치된 전극을 갖춘 것을 특징으로 하는 반도체장치.
  5. H2O와 O2의 분압(Pr)이 Pr = S×e(EC/T)(Torr) 단 S: 기울기(1×108~1×109) E: 활성화에너지(-2.5∼3.5) C: Joule/mol을 eV로 변환하기 위한 계수(11605) T: 절대온도인 조건으로, 반도체층상의 자연산화막을 제거함과 동시에 상기 반도체층상에 열질화막을 형성하는 제1공정과, 상기 열질화막상에 CVD법에 의해 질화막을 형성하는 제2공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 열질화막에 함유된 산소의 농도는 1.36×1015(atoms/cm2) 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제5항에 있어서, 상기 제1공정은 로내에 암모니아가스를 도입하고, 이 암모니아가스의 분위기중에서 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제5항에 있어서, 상기 제1공정과 상기 제2공정은 로내에서 연속하여 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제5항에 있어서, 상기 제1공정에 있어서 로내의 H2O와 O2의 분압(Pr)은, 상기 반도체층의 온도가 850℃인 경우, 1×10-4(Torr)인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제5항에 있어서, 상기 제1공정에 있어서 상기 자연산화막은 기화시킴으로써 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제5항에 있어서, 상기 반도체 층은 실리콘 반도체기판에 의해 구성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제5항에 있어서, 상기 질화막상에 산화막을 형성하는 제3공정과, 상기 산화막에 전극을 형성하는 제4공정을 더 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  13. H2O와 O2의 분압(Pr)이 Pr = S×e(EC/T)(Torr) 단 S: 기울기(1×108~1×109) E: 활성화에너지(-2.5∼3.5) C: Joule/mol을 eV로 변환하기 위한 계수(l1605) T: 절대온도 인 조건으로, 실리콘 반도체기판상에 산소농도가 1.36×1015(atoms/cm2) 이하의 열질화막을 형성하는 제1공정과, 상기 열질화막상에 CVD법에 의해 질화막을 형성하는 제2공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제13항에 있어서, 상기 제1공정은 로내에 암모니아가스를 도입하고,이 암모니아가스의 분위기중에서 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제13항에 있어서, 상기 제1공정과 상기 제2공정은 로내에서 연속하여 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제13항에 있어서, 상기 제1공정에 있어서 로내의 H2O와 O2의 분압은, 상기 반도체층의 온도가 850℃인 경우, 1×10-4(Torr)인 것을 특징으로 하는 반도체장치 의 제조방법.
  17. 제13항에 있어서, 상기 제1공정에 있어서의 상기 실리콘 반도체기판상의 자연산화막은 기화시킴으로써 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제13항에 있어서, 상기 질화막상에 산화막을 형성하는 제3공정과, 상기 산화막에 전극을 형성하는 제4공정을 더 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  19. H2O와 O2를 함유하는 암모니아가스의 분위기중에서, 상기 H2O와 O2의 분압(Pr)을 실질상 Pr = S×e(EC/T)(Torr) 단 S: 기울기(1×108~1×109) E: 활성화에너지(-2.5∼3.5) C: Joule/mol을 eV로 변환하기 위한 계수(11605) T: 절대온도로 설정하고, 실리콘 반도체기판상에 열질화막을 형성하는 제1공정과, 상기 열질화막상에 CVD법에 의해 질화막을 형성하는 제2공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제19항에 있어서, 상기 제1공정과 상기 제2공정은 로내에서 연속하여 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제19항에 있어서, 상기 제1공정에 있어서 상기 실리콘 반도체기판상의 자연산화막은 기화시킴으로써 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제19항에 있어서, 상기 질화막상에 산화막을 형성하는 제3공정과, 상기 산화막에 전극을 형성하는 제4공정을 더 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  23. H2O와 O2의 분압(Pr)을 실질상 Pr = S×e(EC/T)(Torr) 단 S: 기울기(1×108~1×109) E: 활성화에너지(-2.5∼3.5) C: Joule/mol을 eV로 변환하기 위한 계수(11605) T: 절대온도 인 조건으로 불순물이 도입된 반도체기판을 세정하는 제1공정과, 상기 반도체기판을 로내에 삽입하고, 상기 로내의 분위기를 승온하여 상기 반도체기판상의 자연산화막을 제거함과 동시에, 상기 반도체기판상에 산소농도가 1.36×1015(atoms/cm2) 이하의 열질화막을 형성하는 제2공정, 상기 로내에서 상기 열질화막상에 CVD법에 의해 질화실리콘막을 형성하는 제3공정 및, 상기 질화실리콘막상에 산화실리콘막을 형성하는 제4공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제23항에 있어서, 상기 제1공정은 상기 로내에 암모니아가스를 도입하고, 이 암모니아가스의 분위기중에서 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제23항에 있어서, 상기 제2공정과 상기 제3공정은 상기 로내에서 연속하여 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제23항에 있어서, 상기 제1공정에 있어서 상기 로내의 H2O와 O2분압(Pr)은, 상기 반도체기판의 온도가 850℃인 경우, 1×10-4(Torr)인 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제23항에 있어서, 상기 제2공정에 있어서 상기 자연산화막은 기화시킴으로써 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제23항에 있어서, 상기 반도체기판은 단결정 Si 또는 다결정실리콘막에 의해 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  29. 불순물이 도입된 반도체기판을 세정하는 제1공정과, 표면에 자연산화막을 갖춘 상기 반도체기판을 제1의 로내에 삽입하고, 상기 제1의 로내에 암모니아가스를 도입하여 상기 반도체기판을 승온함과 더불어 상기 제1의 로내의 H2O와 O2의 분압(Pr)을 Pr = S×e(EC/T)(Torr) 단 S: 기울기(1×108∼1×109) E: 활성화에너지(-2.5∼3.5) C: Joule/mol을 eV로 변환하기 위한 계수(11605) T: 절대온도 로 하여 상기 반도체기판상의 자연산화막을 제거함과 동시에, 상기 반도체기판 상에 산소농도가 1.36×1015(atoms/cm2) 이하의 열질화막을 형성하는 제2공정 및, 상기 제1의 로내에서 상기 열질화막상에 연속하여 CVD법에 의해 질화실리콘막을 형성하는 제3공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  30. 제29항에 있어서, 상기 제3공정후, 상기 반도체기판을 제2의 로내에 삽입하고, 상기 질화실리콘막상에 산화실리콘막을 형성하는 제4공정과, 상기 산화실리콘막상에 전극을 형성하고, 이 전극과 상기 반도체기판간에 상기 열질화막, 질화실리콘막 및 산화실리콘막을 갖춘 캐패시터를 형성하는 제5공정을 더 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  31. 제29항에 있어서, 상기 반도체기판은 단결정 Si 또는 다결정실리콘막에 의해 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  32. 제29항에 있어서, 상기 제3공정에 있어서 상기 질화실리콘막을 형성할 때의 인큐베이션시간은 0인 것을 특징으로 하는 반도체장치의 제조방법.
  33. 제29항에 있어서, 상기 열질화막 및 질화실리콘막은 LOCOS용 마스크를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  34. 제29항에 있어서, 상기 반도체기판은 GaAs에 의해 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  35. 반도체실리콘층을, H2O 및 O2를 함유하고 상기 H2O 및 O2의 분압(Pr)이 실질상 Pr = S×e(EC/T)(Torr) 단 S: 기울기(1×108~1×109) E: 활성화에너지(-2.5∼3.5) C: Joule/mol을 eV로 변환하기 위한 계수(11605) T: 절대온도로 설정된 암모니아의 분위기에 모이는 제1공정과, 상기 반도체실리콘층상에 열질화막을 형성하는 제2공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
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