JPH0653209A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0653209A JPH0653209A JP20355792A JP20355792A JPH0653209A JP H0653209 A JPH0653209 A JP H0653209A JP 20355792 A JP20355792 A JP 20355792A JP 20355792 A JP20355792 A JP 20355792A JP H0653209 A JPH0653209 A JP H0653209A
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Abstract
(57)【要約】
【目的】 窒化シリコン膜成膜時に、シリコン半導体基
板若しくはシリコン半導体基板上の多結晶シリコン膜と
窒化シリコン膜との界面の酸化層形成を抑制し、且つ成
膜速度が速い半導体装置の製造方法を提供する。 【構成】 初期段階の成膜処理期間ａでは、減圧ＣＶＤ
炉の処理炉内温度を６００℃に維持してシリコン半導体
基板上に２０オングストロームの窒化シリコン膜を形成
する。昇温期間ｂでは、処理炉内温度を７５０℃に昇温
する。高温下の成膜処理期間ｃでは、処理炉内温度７５
０℃で１８０オングストロームの窒化シリコン膜を形成
する。こうして、シリコン半導体基板と窒化シリコン膜
との界面に酸化層が生じ易い初期段階のみの成膜処理温
度を６５０℃以下として酸化層の形成を抑制し、以後は
成膜処理温度を高くして成膜速度を速める。
板若しくはシリコン半導体基板上の多結晶シリコン膜と
窒化シリコン膜との界面の酸化層形成を抑制し、且つ成
膜速度が速い半導体装置の製造方法を提供する。 【構成】 初期段階の成膜処理期間ａでは、減圧ＣＶＤ
炉の処理炉内温度を６００℃に維持してシリコン半導体
基板上に２０オングストロームの窒化シリコン膜を形成
する。昇温期間ｂでは、処理炉内温度を７５０℃に昇温
する。高温下の成膜処理期間ｃでは、処理炉内温度７５
０℃で１８０オングストロームの窒化シリコン膜を形成
する。こうして、シリコン半導体基板と窒化シリコン膜
との界面に酸化層が生じ易い初期段階のみの成膜処理温
度を６５０℃以下として酸化層の形成を抑制し、以後は
成膜処理温度を高くして成膜速度を速める。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特にシリコン半導体基板表面若しくはシリコ
ン半導体基板上の多結晶シリコン膜表面に窒化シリコン
膜を形成する半導体装置の製造方法に関する。
法に関し、特にシリコン半導体基板表面若しくはシリコ
ン半導体基板上の多結晶シリコン膜表面に窒化シリコン
膜を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】減圧ＣＶＤ(化学蒸着)法によって窒化シ
リコン膜を形成する場合、通常、７５０℃乃至８５０℃
の処理温度で成膜する。しかしながら、上記成膜処理温
度のような高温下でシリコン半導体基板表面若しくはシ
リコン半導体基板上の多結晶シリコン膜表面に窒化シリ
コン膜を形成する場合には、窒化シリコンの成膜反応が
始まるまでに雰囲気中の残存酸素および水分によってシ
リコン半導体基板表面あるいは多結晶シリコン膜表面が
酸化される。
リコン膜を形成する場合、通常、７５０℃乃至８５０℃
の処理温度で成膜する。しかしながら、上記成膜処理温
度のような高温下でシリコン半導体基板表面若しくはシ
リコン半導体基板上の多結晶シリコン膜表面に窒化シリ
コン膜を形成する場合には、窒化シリコンの成膜反応が
始まるまでに雰囲気中の残存酸素および水分によってシ
リコン半導体基板表面あるいは多結晶シリコン膜表面が
酸化される。
【０００３】そのため、上記成膜処理温度下でシリコン
半導体基板表面若しくは多結晶シリコン膜表面に窒化シ
リコン膜を形成すると、形成された窒化シリコン膜とシ
リコン半導体基板若しくは多結晶シリコン膜との界面に
厚さ２０オングストローム程度の酸化層が形成される。
半導体基板表面若しくは多結晶シリコン膜表面に窒化シ
リコン膜を形成すると、形成された窒化シリコン膜とシ
リコン半導体基板若しくは多結晶シリコン膜との界面に
厚さ２０オングストローム程度の酸化層が形成される。
【０００４】シリコン酸化膜の比誘電率は窒化シリコン
膜の比誘電率よりも低い。したがって、上記界面におけ
る酸化層の存在は、窒化シリコン膜の成膜処理によって
形成される膜を窒化シリコン膜とシリコン酸化膜である
酸化層との積層構造にし、上記膜全体に占める酸化層の
構成比率が大きいほど膜全体の比誘電率を低下させてし
まう。したがって、上記界面における酸化層の形成は望
ましくない。
膜の比誘電率よりも低い。したがって、上記界面におけ
る酸化層の存在は、窒化シリコン膜の成膜処理によって
形成される膜を窒化シリコン膜とシリコン酸化膜である
酸化層との積層構造にし、上記膜全体に占める酸化層の
構成比率が大きいほど膜全体の比誘電率を低下させてし
まう。したがって、上記界面における酸化層の形成は望
ましくない。
【０００５】ところで、上記界面における酸化層の成長
は、雰囲気中の残存酸素量および残存水分量と処理雰囲
気温度に依存する。すなわち、残存酸素量および残存水
分量が夫々多いほど、また処理雰囲気温度が高いほど酸
化層の成長が大きい。このため、上記窒化シリコン膜の
成膜が始まる前における上記界面での酸化層の成長を抑
制する手段として、窒化シリコン膜の成膜処理温度を低
温化する方法がある。特に６５０℃以下の成膜処理温度
が有効であり、低温であるほど酸化層の成長に対する抑
制効果が大きい。
は、雰囲気中の残存酸素量および残存水分量と処理雰囲
気温度に依存する。すなわち、残存酸素量および残存水
分量が夫々多いほど、また処理雰囲気温度が高いほど酸
化層の成長が大きい。このため、上記窒化シリコン膜の
成膜が始まる前における上記界面での酸化層の成長を抑
制する手段として、窒化シリコン膜の成膜処理温度を低
温化する方法がある。特に６５０℃以下の成膜処理温度
が有効であり、低温であるほど酸化層の成長に対する抑
制効果が大きい。
【０００６】
【発明が解決しようとする課題】しかしながら、上記窒
化シリコン膜の成膜処理においては、成膜速度も成膜処
理温度に依存する。図３は成膜処理時間と形成された窒
化シリコン膜の膜厚との関係を示す。図３から分かるよ
うに、成膜処理温度が７５０℃から６００℃まで低下す
るに連れて成膜速度も低下する。したがって、図２に示
すように、上記界面における酸化層の形成を抑制するた
めに、成膜処理温度６００℃の低温下で窒化シリコン膜
を成膜する従来から実施されている成膜方法によって窒
化シリコン膜を形成すると、２００オングストロームの
窒化シリコン膜を成膜するのに２５０分を要する。
化シリコン膜の成膜処理においては、成膜速度も成膜処
理温度に依存する。図３は成膜処理時間と形成された窒
化シリコン膜の膜厚との関係を示す。図３から分かるよ
うに、成膜処理温度が７５０℃から６００℃まで低下す
るに連れて成膜速度も低下する。したがって、図２に示
すように、上記界面における酸化層の形成を抑制するた
めに、成膜処理温度６００℃の低温下で窒化シリコン膜
を成膜する従来から実施されている成膜方法によって窒
化シリコン膜を形成すると、２００オングストロームの
窒化シリコン膜を成膜するのに２５０分を要する。
【０００７】すなわち、上記成膜処理温度を６５０℃以
下に低温化する窒化シリコン膜の成膜方法では窒化シリ
コン膜の成膜速度が非常に遅く、所定の膜厚を得るには
従来の７５０℃乃至８５０℃の高温成膜処理温度による
成膜方法と比較して、長い処理時間を要するという問題
がある。
下に低温化する窒化シリコン膜の成膜方法では窒化シリ
コン膜の成膜速度が非常に遅く、所定の膜厚を得るには
従来の７５０℃乃至８５０℃の高温成膜処理温度による
成膜方法と比較して、長い処理時間を要するという問題
がある。
【０００８】そこで、この発明の目的は、窒化シリコン
膜成膜時において、シリコン半導体基板若しくはシリコ
ン半導体基板上の多結晶シリコン膜と窒化シリコン膜と
の界面における酸化層の形成を抑制でき、且つ成膜速度
が速く時間効率の面で優れた半導体装置の製造方法を提
供することにある。
膜成膜時において、シリコン半導体基板若しくはシリコ
ン半導体基板上の多結晶シリコン膜と窒化シリコン膜と
の界面における酸化層の形成を抑制でき、且つ成膜速度
が速く時間効率の面で優れた半導体装置の製造方法を提
供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明の半導体装置の製造方法は、減圧ＣＶＤ
法によってシリコン半導体基板表面若しくはシリコン半
導体基板上の多結晶シリコン膜表面に窒化シリコン膜を
形成する窒化シリコン膜形成工程を有する半導体装置の
製造方法において、上記窒化シリコン膜形成工程は、上
記シリコン半導体基板若しくはシリコン半導体基板上の
多結晶シリコン膜と窒化シリコン膜との界面に酸化層が
形成されないような低温度下で成膜処理を行う初期段階
と、上記初期段階に続き、所定値以上の成膜速度が得ら
れるような高温度下で成膜初期を行って窒化シリコン膜
を所定膜厚まで成長させる成長段階から成ることを特徴
としている。
め、第１の発明の半導体装置の製造方法は、減圧ＣＶＤ
法によってシリコン半導体基板表面若しくはシリコン半
導体基板上の多結晶シリコン膜表面に窒化シリコン膜を
形成する窒化シリコン膜形成工程を有する半導体装置の
製造方法において、上記窒化シリコン膜形成工程は、上
記シリコン半導体基板若しくはシリコン半導体基板上の
多結晶シリコン膜と窒化シリコン膜との界面に酸化層が
形成されないような低温度下で成膜処理を行う初期段階
と、上記初期段階に続き、所定値以上の成膜速度が得ら
れるような高温度下で成膜初期を行って窒化シリコン膜
を所定膜厚まで成長させる成長段階から成ることを特徴
としている。
【００１０】また、第２の発明の半導体装置の製造方法
は、第１の発明の半導体装置の製造方法において、上記
窒化シリコン膜形成工程における初期段階では、上記界
面に酸化層が形成されたとした場合の酸化層の厚さに相
当する膜厚の窒化シリコン膜を形成することを特徴とし
ている。
は、第１の発明の半導体装置の製造方法において、上記
窒化シリコン膜形成工程における初期段階では、上記界
面に酸化層が形成されたとした場合の酸化層の厚さに相
当する膜厚の窒化シリコン膜を形成することを特徴とし
ている。
【００１１】また、第３の発明の半導体装置の製造方法
は、第１あるいは第２の発明の半導体装置の製造方法に
おいて、上記窒化シリコン膜形成工程における初期段階
では６５０℃以下の成膜処理温度によって成膜処理し、
上記窒化シリコン膜形成工程における成長段階では７５
０℃乃至８５０℃の成膜処理温度によって成膜処理する
ことを特徴としている。
は、第１あるいは第２の発明の半導体装置の製造方法に
おいて、上記窒化シリコン膜形成工程における初期段階
では６５０℃以下の成膜処理温度によって成膜処理し、
上記窒化シリコン膜形成工程における成長段階では７５
０℃乃至８５０℃の成膜処理温度によって成膜処理する
ことを特徴としている。
【００１２】
【実施例】以下、この発明を図示の実施例により詳細に
説明する。図１は本実施例における半導体装置の製造方
法に係る窒化シリコン膜成膜のタイムスケジュールと形
成された窒化シリコン膜の膜厚を示す図である。
説明する。図１は本実施例における半導体装置の製造方
法に係る窒化シリコン膜成膜のタイムスケジュールと形
成された窒化シリコン膜の膜厚を示す図である。
【００１３】本実施例においては、先ず、減圧ＣＶＤ法
によって成膜を行うための減圧ＣＶＤ炉(図示せず)の処
理炉内温度を、上述のようにシリコン半導体基板と窒化
シリコン膜との界面での酸化層の成長を抑制できる成膜
処理温度(６００℃以下)であってより高い成膜速度が得
られる温度６００℃に維持する。そして、シリコン半導
体基板を炉内に挿入する。そして、アンモニアガスとジ
クロロシランガスを処理炉内に導入することによって初
期段階の窒化シリコン膜を形成する(図１中における期
間ａ)。この初期段階の成膜処理時間は２５分であり、
成膜された初期段階の窒化シリコン膜の膜厚は２０オン
グストロームである。
によって成膜を行うための減圧ＣＶＤ炉(図示せず)の処
理炉内温度を、上述のようにシリコン半導体基板と窒化
シリコン膜との界面での酸化層の成長を抑制できる成膜
処理温度(６００℃以下)であってより高い成膜速度が得
られる温度６００℃に維持する。そして、シリコン半導
体基板を炉内に挿入する。そして、アンモニアガスとジ
クロロシランガスを処理炉内に導入することによって初
期段階の窒化シリコン膜を形成する(図１中における期
間ａ)。この初期段階の成膜処理時間は２５分であり、
成膜された初期段階の窒化シリコン膜の膜厚は２０オン
グストロームである。
【００１４】このように、成膜処理温度を６００℃と低
温化する期間ａを２０オングストロームの窒化シリコン
膜が形成されるまでとするのは次の理由による。すなわ
ち、上述のように、通常の成膜処理温度である７５０℃
乃至８５０℃下で窒化シリコン膜を形成した場合には、
シリコン半導体基板と窒化シリコン膜との界面には２０
オングストロームの酸化層が形成される。そして、それ
以降は酸化層は形成されない。したがって、この酸化層
が形成され得る厚み(数原子層分に相当)の窒化シリコン
膜が形成される期間の成膜処理温度を６００℃と低温化
すれば、シリコン半導体基板と窒化シリコン膜との界面
における酸化層の形成を抑制することができるのであ
る。
温化する期間ａを２０オングストロームの窒化シリコン
膜が形成されるまでとするのは次の理由による。すなわ
ち、上述のように、通常の成膜処理温度である７５０℃
乃至８５０℃下で窒化シリコン膜を形成した場合には、
シリコン半導体基板と窒化シリコン膜との界面には２０
オングストロームの酸化層が形成される。そして、それ
以降は酸化層は形成されない。したがって、この酸化層
が形成され得る厚み(数原子層分に相当)の窒化シリコン
膜が形成される期間の成膜処理温度を６００℃と低温化
すれば、シリコン半導体基板と窒化シリコン膜との界面
における酸化層の形成を抑制することができるのであ
る。
【００１５】続いて、処理炉内を不活性ガスである窒素
ガスでパージしつつ処理炉内温度を７５０℃に昇温する
(図１中における期間ｂ)。昇温速度は毎分７℃であり、
処理炉内温度が７５０℃で安定するのに２５分を要す
る。尚、上記窒化シリコン膜表面は非常に酸化されにく
い性質を有している。したがって、この期間ｂにおい
て、先に形成された初期段階の窒化シリコン膜の表面に
酸化層が形成されることはない。
ガスでパージしつつ処理炉内温度を７５０℃に昇温する
(図１中における期間ｂ)。昇温速度は毎分７℃であり、
処理炉内温度が７５０℃で安定するのに２５分を要す
る。尚、上記窒化シリコン膜表面は非常に酸化されにく
い性質を有している。したがって、この期間ｂにおい
て、先に形成された初期段階の窒化シリコン膜の表面に
酸化層が形成されることはない。
【００１６】そして再び、アンモニアガスとジクロロシ
ランガスを処理炉内に導入することによって窒化シリコ
ン膜を形成する(図１中における期間ｃ)。この高温下で
の成膜処理時間は１８分であり、成膜された窒化シリコ
ン膜の膜厚は１８０オングストロームである。その結
果、上記初期段階における窒化シリコン膜の膜厚と合わ
せて２００オングストロームの窒化シリコン膜が成膜さ
れる。
ランガスを処理炉内に導入することによって窒化シリコ
ン膜を形成する(図１中における期間ｃ)。この高温下で
の成膜処理時間は１８分であり、成膜された窒化シリコ
ン膜の膜厚は１８０オングストロームである。その結
果、上記初期段階における窒化シリコン膜の膜厚と合わ
せて２００オングストロームの窒化シリコン膜が成膜さ
れる。
【００１７】このように、上記シリコン半導体基板と窒
化シリコン膜との界面に酸化層が形成されなくなってか
ら、成膜処理温度を７５０℃に上昇して成膜速度を通常
速度まで上げ、窒化シリコン膜の成膜処理時間の効率化
を図るのである。
化シリコン膜との界面に酸化層が形成されなくなってか
ら、成膜処理温度を７５０℃に上昇して成膜速度を通常
速度まで上げ、窒化シリコン膜の成膜処理時間の効率化
を図るのである。
【００１８】すなわち、上記実施例においては、上記初
期段階の成膜処理が開始されてから膜厚２００オングス
トロームの窒化シリコン膜を得るまで、初期段階の成膜
処理時間２５分と昇温時間２５分と高温下での成膜処理
時間１８分との合計６８分を要する。これは、図２に示
すような従来より実施されている成膜処理温度６００℃
下での窒化シリコン膜形成処理によって膜厚２００オン
グストロームの窒化シリコン膜を成膜するのに要する時
間２５０分を３時間短縮でき、成膜処理時間を１/３に
短縮できる。
期段階の成膜処理が開始されてから膜厚２００オングス
トロームの窒化シリコン膜を得るまで、初期段階の成膜
処理時間２５分と昇温時間２５分と高温下での成膜処理
時間１８分との合計６８分を要する。これは、図２に示
すような従来より実施されている成膜処理温度６００℃
下での窒化シリコン膜形成処理によって膜厚２００オン
グストロームの窒化シリコン膜を成膜するのに要する時
間２５０分を３時間短縮でき、成膜処理時間を１/３に
短縮できる。
【００１９】上述のように、本実施例においては、成膜
処理温度６００℃の低温下での初期段階の成膜処理によ
って膜厚２０オングストロームの窒化シリコン膜を形成
した後、成膜処理温度７５０℃の高温下での成膜処理に
よって膜厚１８０オングストロームの窒化シリコン膜を
形成するようにしている。こうして、上記シリコン半導
体基板表面に窒化シリコン膜を形成し始める初期段階の
成膜処理温度を６００℃とすることによって、シリコン
半導体基板と窒化シリコン膜との界面における酸化層の
形成を抑制できる。さらに、上記境界に酸化層が形成さ
れずに２０オングストローム(数原子層程度)の窒化シリ
コン膜を成膜した後に、成膜処理温度を７５０℃に昇温
して上記成膜速度を速めることによって、成膜処理全体
の時間効率を高めることができる。
処理温度６００℃の低温下での初期段階の成膜処理によ
って膜厚２０オングストロームの窒化シリコン膜を形成
した後、成膜処理温度７５０℃の高温下での成膜処理に
よって膜厚１８０オングストロームの窒化シリコン膜を
形成するようにしている。こうして、上記シリコン半導
体基板表面に窒化シリコン膜を形成し始める初期段階の
成膜処理温度を６００℃とすることによって、シリコン
半導体基板と窒化シリコン膜との界面における酸化層の
形成を抑制できる。さらに、上記境界に酸化層が形成さ
れずに２０オングストローム(数原子層程度)の窒化シリ
コン膜を成膜した後に、成膜処理温度を７５０℃に昇温
して上記成膜速度を速めることによって、成膜処理全体
の時間効率を高めることができる。
【００２０】尚、この発明における窒化シリコン膜の成
膜条件は、上記実施例における成膜条件に限定されるも
のではない。例えば、上記初期段階の成膜処理における
成膜処理温度は６００℃に限定されず、窒化シリコン膜
とシリコン半導体基板との界面における酸化層の形成を
抑制できる６５０℃以下であればよい。さらに、上記高
温下での成膜処理温度も７５０℃に限定されない。但
し、製造コスト等の面から、従来より減圧ＣＶＤ法によ
って窒化シリコン膜を形成する際に実施されている通常
の成膜処理温度である７５０℃乃至８５０℃に設定する
のが望ましい。
膜条件は、上記実施例における成膜条件に限定されるも
のではない。例えば、上記初期段階の成膜処理における
成膜処理温度は６００℃に限定されず、窒化シリコン膜
とシリコン半導体基板との界面における酸化層の形成を
抑制できる６５０℃以下であればよい。さらに、上記高
温下での成膜処理温度も７５０℃に限定されない。但
し、製造コスト等の面から、従来より減圧ＣＶＤ法によ
って窒化シリコン膜を形成する際に実施されている通常
の成膜処理温度である７５０℃乃至８５０℃に設定する
のが望ましい。
【００２１】上記実施例においては、初期段階の成膜処
理と高温下での成膜処理とを同一の減圧ＣＶＤ炉によっ
て実施しているが、他の実施例として二つの減圧ＣＶＤ
炉を用いても構わない。すなわち、処理炉内温度が６５
０℃以下の所定温度に維持された第１の減圧ＣＶＤ炉内
で初期段階の成膜処理を実施し、処理炉内温度が７５０
℃乃至８５０℃の所定温度に維持された第２の減圧ＣＶ
Ｄ炉内で高温下での成膜処理を実施するのである。こう
することによって、低温から高温への昇温時間(上記実
施例の場合には２５分)を無くして、さらに成膜処理時
間を短縮できる。
理と高温下での成膜処理とを同一の減圧ＣＶＤ炉によっ
て実施しているが、他の実施例として二つの減圧ＣＶＤ
炉を用いても構わない。すなわち、処理炉内温度が６５
０℃以下の所定温度に維持された第１の減圧ＣＶＤ炉内
で初期段階の成膜処理を実施し、処理炉内温度が７５０
℃乃至８５０℃の所定温度に維持された第２の減圧ＣＶ
Ｄ炉内で高温下での成膜処理を実施するのである。こう
することによって、低温から高温への昇温時間(上記実
施例の場合には２５分)を無くして、さらに成膜処理時
間を短縮できる。
【００２２】
【発明の効果】以上より明らかなように、第１の発明の
半導体装置の製造方法は、減圧化学蒸着法による窒化シ
リコン膜形成工程を、シリコン半導体基板若しくはシリ
コン半導体基板上の多結晶シリコン膜と窒化シリコン膜
との界面に酸化層が形成されない程度の低温度下で成膜
する初期段階と、所定値以上の成膜速度が得られる高温
度下で成膜して窒化シリコン膜を所定膜厚まで成長させ
る成長段階から成るようにしたので、上記初期段階によ
って、シリコン半導体基板若しくはシリコン半導体基板
上の多結晶シリコン膜と窒化シリコン膜との界面におけ
る酸化層の形成が抑制される。さらに、上記成長段階に
よって、成膜速度を速めて成膜処理の時間効率を向上で
きる。
半導体装置の製造方法は、減圧化学蒸着法による窒化シ
リコン膜形成工程を、シリコン半導体基板若しくはシリ
コン半導体基板上の多結晶シリコン膜と窒化シリコン膜
との界面に酸化層が形成されない程度の低温度下で成膜
する初期段階と、所定値以上の成膜速度が得られる高温
度下で成膜して窒化シリコン膜を所定膜厚まで成長させ
る成長段階から成るようにしたので、上記初期段階によ
って、シリコン半導体基板若しくはシリコン半導体基板
上の多結晶シリコン膜と窒化シリコン膜との界面におけ
る酸化層の形成が抑制される。さらに、上記成長段階に
よって、成膜速度を速めて成膜処理の時間効率を向上で
きる。
【００２３】また、第２の発明の半導体装置の製造方法
は、上記窒化シリコン膜形成工程における初期段階で
は、上記界面に酸化層が形成されたとした場合の酸化層
の厚さに相当する膜厚の窒化シリコン膜を形成するの
で、上記初期段階の期間を必要最小限にして上記成長段
階の時間を可能な限り長くできる。したがって、この発
明によれば、窒化シリコン膜形成時における成膜処理全
体の時間効率をより向上できる。
は、上記窒化シリコン膜形成工程における初期段階で
は、上記界面に酸化層が形成されたとした場合の酸化層
の厚さに相当する膜厚の窒化シリコン膜を形成するの
で、上記初期段階の期間を必要最小限にして上記成長段
階の時間を可能な限り長くできる。したがって、この発
明によれば、窒化シリコン膜形成時における成膜処理全
体の時間効率をより向上できる。
【００２４】また、第３の発明の半導体装置の製造方法
は、上記窒化シリコン膜形成工程での初期段階では６５
０℃以下の成膜処理温度によって成膜処理を実施し、さ
らに成長段階では７５０℃乃至８５０℃の成膜処理温度
によって成膜処理するので、上記初期段階におけるシリ
コン半導体基板若しくはシリコン半導体基板上の多結晶
シリコン膜と窒化シリコン膜との界面での酸化層形成の
抑制、および、上記成長段階における成膜速度の向上を
適確に実施できる。
は、上記窒化シリコン膜形成工程での初期段階では６５
０℃以下の成膜処理温度によって成膜処理を実施し、さ
らに成長段階では７５０℃乃至８５０℃の成膜処理温度
によって成膜処理するので、上記初期段階におけるシリ
コン半導体基板若しくはシリコン半導体基板上の多結晶
シリコン膜と窒化シリコン膜との界面での酸化層形成の
抑制、および、上記成長段階における成膜速度の向上を
適確に実施できる。
【図１】この発明の半導体装置の製造方法における窒化
シリコン膜成膜のタイムスケジュールと形成された窒化
シリコン膜の膜厚を示す図である。
シリコン膜成膜のタイムスケジュールと形成された窒化
シリコン膜の膜厚を示す図である。
【図２】従来法による成膜処理温度６００℃下での窒化
シリコン膜成膜のタイムスケジュールと形成された窒化
シリコン膜の膜厚を示す図である。
シリコン膜成膜のタイムスケジュールと形成された窒化
シリコン膜の膜厚を示す図である。
【図３】成膜処理時間と形成された窒化シリコン膜の膜
厚との関係を示す図である。
厚との関係を示す図である。
Claims (3)
- 【請求項１】 減圧化学蒸着法によってシリコン半導体
基板表面若しくはシリコン半導体基板上の多結晶シリコ
ン膜表面に窒化シリコン膜を形成する窒化シリコン膜形
成工程を有する半導体装置の製造方法において、上記窒
化シリコン膜形成工程は、 上記シリコン半導体基板若しくはシリコン半導体基板上
の多結晶シリコン膜と窒化シリコン膜との界面に酸化層
が形成されないような低温度下で成膜処理を行う初期段
階と、 上記初期段階に続き、所定値以上の成膜速度が得られる
ような高温度下で成膜処理を行って窒化シリコン膜を所
定膜厚まで成長させる成長段階から成ることを特徴とす
る半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 上記窒化シリコン膜形成工程における初期段階では、上
記界面に酸化層が形成されたとした場合の酸化層の厚さ
に相当する膜厚の窒化シリコン膜を形成することを特徴
とする半導体装置の製造方法。 - 【請求項３】 請求項１あるいは請求項２に記載の半導
体装置の製造方法において、 上記窒化シリコン膜形成工程における初期段階では６５
０℃以下の成膜処理温度によって成膜処理し、 上記窒化シリコン膜形成工程における成長段階では７５
０℃乃至８５０℃の成膜処理温度によって成膜処理する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20355792A JPH0653209A (ja) | 1992-07-30 | 1992-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20355792A JPH0653209A (ja) | 1992-07-30 | 1992-07-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653209A true JPH0653209A (ja) | 1994-02-25 |
Family
ID=16476114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20355792A Pending JPH0653209A (ja) | 1992-07-30 | 1992-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653209A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272138B1 (ko) * | 1994-05-27 | 2000-11-15 | 니시무로 타이죠 | 반도체장치 및 그 제조방법 |
| KR100443908B1 (ko) * | 2001-10-25 | 2004-08-09 | 삼성전자주식회사 | 플라즈마 화학기상증착장치 및 이를 이용한나이트라이드막 형성방법 |
| KR100589285B1 (ko) * | 2004-08-19 | 2006-06-14 | 주식회사 아이피에스 | 다중 적층막 구조의 금속 질화 막 증착 방법 |
-
1992
- 1992-07-30 JP JP20355792A patent/JPH0653209A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272138B1 (ko) * | 1994-05-27 | 2000-11-15 | 니시무로 타이죠 | 반도체장치 및 그 제조방법 |
| KR100443908B1 (ko) * | 2001-10-25 | 2004-08-09 | 삼성전자주식회사 | 플라즈마 화학기상증착장치 및 이를 이용한나이트라이드막 형성방법 |
| KR100589285B1 (ko) * | 2004-08-19 | 2006-06-14 | 주식회사 아이피에스 | 다중 적층막 구조의 금속 질화 막 증착 방법 |
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