KR0139767B1 - 반도체장치와 그 제조방법 - Google Patents

반도체장치와 그 제조방법

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KR0139767B1
KR0139767B1 KR1019930013287A KR930013287A KR0139767B1 KR 0139767 B1 KR0139767 B1 KR 0139767B1 KR 1019930013287 A KR1019930013287 A KR 1019930013287A KR 930013287 A KR930013287 A KR 930013287A KR 0139767 B1 KR0139767 B1 KR 0139767B1
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유이치 미타카
요시타카 츠나시마
게이타로 이마이
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명은 자연산화막을 제거한 후, 동일 처리실내에서 저온으로 평탄형상 및 누설전류특성이 우수한 절연막(실리콘질화막)을 형성하고자 하는 것이다.
이를 위해 본 발명은, 동일 처리실에서 자연산화막을 갖춘 반도체기판을 청정하여 자연산화막을 제거하고, 노출된 반도체기판상에 실리콘 열질화막을 형성한다.

Description

반도체장치와 그 제조방법
제1도는 제1실시예에서의 반도체장치의 제조장치를 나타낸 도면,
제2도, 제3도 및 제4도는 제2실시예에서의 반도체장치의 제조방법을 나타낸 도면,
제5도는 제3실시예에서의 반도체장치를 나타낸 도면,
제6도는 종래의 반도체장치를 나타낸 도면이다.
*도면의 주요부분에 대한 부호의 설명
101 : 외관 102 : 내관
103 : 선반모양의 보트 104, 301, 501 : 반도체기판
105 : 히터 106 : 단열통
107 : 지지대 108 : 가동지지대
109 : 0자형 링 111 : 가스 등의 도입노즐
112 : 불활성가스 도입노즐 302, 304 : 실리콘산화막
303 : 하부전극 305 : 개구부
306 : 실리콘 열질화막 307 : 퇴적 실리콘질화막
502 : LOCOS산화막 503 : 게이트절연막
504 : 게이트전극 505 : 소오스영역 및 드레인영역
506 : 하부전극
507 : N+형 다결정실리콘/텅스텐실리사이드
508 : 실리콘질화막 509 : 탄탈산화막
510 : 상부전극
[산업상의 이용분야]
본 발명은 용이하게 자연산화막이 형성되는 반도체장치와 그 제조방법에 관한 것이다.
[종래의 기술 및 문제점]
종래부터 반도체장치의 제조공정에 있어서 반도체기판 표면에 생성되는 자연산화막은 문제로 되는 경우가 많다. 예컨대, 도전층간을 전기적으로 접속시키는 접촉구멍(contact hole)부에 텅스텐 등과 같은 고융점금속이나 인(P) 및 비소 등을 함유한 다결정실리콩 등을 성막(成膜)시킬 때, 이 부분에 자연산화막이 생성되면 접촉저항을 증가시켜 도전층간에 도통불량이 존재하게 된다. 또한, 캐패시터의 하부전극인 인이나 비소 등을 함유한 다결정실리콘막상에 자연산화막이 생성되면, 그 위에 캐피시터 절연막을 형성한 경우, 캐피시터용량을 저하시키게 된다.
상기 자연산화막은 통상의 실내에 실온에서 방치해 놓는 것만으로 용이하게 생성된다. 더욱이, 이 자연산화막은 반도체기판을 약품에 의한 세정처리나 그 후의 수세(水洗)처리에 의해서도 생성되는 것이다.
또한, 열반응을 이용한 감압기상성장법(이하, LPCVD로 칭함) 이나 열산화 및 확산 등에 의해 반도체기판상에 박막을 형성할 때, 그 장치내의 반응실에 반도체기판을 재치(載置)한다. 이 상태에 있어서, 실온보다도 고온으로 가열되고, 게다가 외기에 노출되어 있기 때문에, 반도체기판상에 박막을 형성하기 전에 자연산화막이 보다 한층 두껍게 성장하는 것이다.
따라서, 다음의 공정으로 진행하기 전에, 반도체기판상의 접촉구멍부나 캐패시터전극부의 자연산화막을 제거할 필요가 있다.
자연산화막을 제거하는 방법으로서, 환원성 분위기중에서 고온 어닐(anneal)함으로써 자연산화막을 환원·분해하여 제거하는 방법이 있다.
한편, 반도체기판 예컨대 실리콘기판표면의 자연산화막의 성장을 억제하는 방법으로서, 암모니아가스 분위기중에서 열처리를 실시함으로써 실리콘 기판 표면에 실리콘 열질화막을 형성하는 열질화법이 있다. 실리콘질화막은, 막자체는 산화되기 어렵고, 더욱이 실리콘의 산화제인 산소나 물분자의 확산계수가 대단히 작기 때문에, 실리콘질화막 밑에 존재하는 실리콘의 산화를 억제할 수 있게된다.
또한, 실리콘 열질화막으로서의 잇점은 CVD법에 의한 실리콘 퇴적질화막에 비해서 누설(leak)전류 등의 점에서 절연내성이 우수하다는 등의 장점이 있다. 또한, CVD법에서는 일반적으로 반응실내의 재료가스의 흐름방법이나 재료가스의 소비방법에서 대상으로 되는 피처리 반도체기판으로의 재료가스의 흐름방법이나 재료가스의 공급방법이 달라짐으로써, 막의 퇴적속도가 좌우된다. 또한, 열질화법에서는 실리콘과 암모니아의 열반응속도 및 실리콘 질화막중의 암모니아 확산속도가 성막속도를 결정하기 때문에, 암모니아 가스의 공급량에 좌우되지 않는다. 따라서, 반응실내의 복수개의 피처리 반도체기판 및 트렌치(tranch)구조 등의 복잡한 입체형상을 갖춘 다결정실리콘이나 단결정실리콘의 표면에 똑같이 실리콘질화막을 형성할 수 있게 된다.
상기한 바와 같이, 종래의 반도체장치에서는 열질화법에 의한 실리콘의 열질화반응에는 1000℃ 이상, 일반적으로는 1200℃ 이상의 고온의 열공정이 필요하게 된다. 그 이유는 실리콘기판상에 자연적으로 생성된 자연산화막이 존재하기 때문이다. 근래, 반도체장치의 고집적화 및 고밀도화가 진행되어 불순물확산층의 섈로우(shallow)화의 필요성으로부터, 제조공정의 온도의 저온화가 동요되고 있다. 따라서, 통상의 실리콘 열질화막을 성막하는 바와 같은 1200℃ 이상의 고온의 공정은 허용할 수 없게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 이루어진 것으로, 자연산화막을 제거한 후, 동일 처리실내에서 저온으로 평탄형상 및 누설전류특성이 우수한 절연막(실리콘질화막)을 형성하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명의 반도체장치의 제조방법은, 상기 처리실내에서 상기 반도체기판에 용이하게 형성된 자연산화막을 청정제거하여 상기 반도체 기판을 노출시키는 공정과, 상기 동일 처리실내에서 상기 청정 제거된 반도체기판을 열질화하여 이 반도체기판상에 실리콘 열질화막을 형성하는 공정을 구비한 것을 특징으로 하고 있다.
또한, 본 발명의 반도체장치의 제조방법은, 상기 처리실내에서 상기 반도체기판에 용이하게 형성된 자연산화막을 청정 제거하여 상기 반도체기판을 노출시키는 공정과, 상기 동일 처리실내에서 상기 청정 제거된 반도체기판을 열질화하여 이 반도체기판상에 실리콘 열질화막을 형성하는 공정 및, 상기 동일 처리실내에서 상기 실리콘 열질화막상에 실리콘질화막을 퇴적시킴으로써 퇴적막을 형성하는 공정을 구비한 것을 특징으로 하고 있다.
또한, 본 발명의 반도체장치는, 자연산화막을 갖춘 하부전극과, 상기 자연산화막을 제거하여 노출시킨 상기 하부전극상에 형성된 실리콘질화막, 이 실리콘질화막상에 형성된 탄탈(tantalum)산화막 및, 이 탄탈산화막상에 형성된 상부전극을 구비한 것을 특징으로 하고 있다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 자연산화막을 제거한 후, 또 재산화방지가 실시된 실리콘열질화막을 형성할 수 있으므로, 이상적인 반도체 표면을 얻을 수 있게 된다. 더욱이, 동일 장치내 즉 동일처리실내에서 저온으로 막질이 양호한 실리콘질화막을 얻을 수 있으므로, 가격에 관계없이 빠른 반도체 장치의 제조방법 및 신뢰성이 있는 반도체장치를 얻을 수 있게 된다.
[실시예]
[실시예 1]
제1도를 참조해서 본 발명의 제1실시예를 상세히 설명한다.
제1도는 본 발명의 반도체장치의 제조장치를 나타낸 도면으로, 이 장치는 석영제의 외관(101)과 내관(102)의 2중구조의 처리실로 구성된다. 그 외측에는, 처리실내부를 가열하는 히터(105)와, 처리실내부에 복수개의 반도체기판(104)을 배열하여 적재할 수 있는 석영제 치구(治具)의 선반형상의 보트(103)가 있다. 또한, 처리실내에 자연산화막을 세정해서 제거(환원)하기 위한 가스, 예컨대 SiH4, Si2H6, SiH2X2(X는 할로겐원소), GeH4, PH3, AsH3, H2(1100℃이상), HCℓ(900℃이상), HF(실온) 등의 도입용 노즐 및 배관(110)과, 반도체장치 표면을 질화하기 위한 질화처리수단 즉 암모니아가스 도입용 노즐 및 배관(111) 및, 처리실내부의 가스를 배기하는 배기수단 즉 진공장치 상세하게는 드라이펌프(drypump; 이하, DP로 칭함)와 메카니컬 부스터펌프(mechanical booster pump; 이하, MBP로 칭함) 및 터보분자펌프(turbo molecular pump; 이하, TMP로 칭함)로 구성된다. 또한, 외관(101)과 내관(102)은 SUS제(스테인레스)의 지지대(107)상에 설치되고, 선반모양의 보트(103)는 단열통(106)을 매개로 하여 승강가능한 가동지지대(108)위에 설치되어 있다. 반도체기판(104)의 처리실내로의 이동은, 가동지지대(108)를 강화시켜 선반모양의 보트(103)를 처리실 외부 아랫쪽으로 이동시킴으로써 실시한다. 가동지지대(108)가 상승한 경우는, 0자형 링(109)에 의해 지지대(107)와 가동지지대(108)의 기밀(氣密)을 유지하고 있다. 그리고, 표면처리후의 처리실내 제거용으로서의 아르곤 등의 불활성가스는 그 도입노즐(112)에 의해 처리실내로 공급된다.
다음에는 이 반도체장치의 제조장치에 의해 처리하는 방법에 관하여 설명한다.
복수개의 반도체기판(104)을 선반모양의 보트(103)에 탑재한 후, 가동지지대(108)를 상승시켜 처리실내부로 이송한다. 이때, 처리실의 내부온도는 300℃ 이하로 되도록 제어한다. 즉, 이송시에는 처리실 내부가 외기에 대하여 해방되기 때문에, 그 외기중의 산화제, 즉 산소나 수증기에 의해 산화되기 쉬운 상태이므로, 그 산화막의 성장을 강력히 억제하기 위해 실온정도까지 온도를 저하시켜 두는 것이 바람직하다.
처리실내로의 이송이 종료된 후, 처리실내는 0자형 링(109)에 의해 기밀로 되고, DP와 MBP에 의해 처리실내를 배기한다. 그리고, 불활성가스 도입노즐(112)에 의해 처리실의 내부로 예컨대 아르곤가스가 7000sccm정도의 유량으로 공급되어 처리실내부의 압력은 0.8torr정도로 유지된다. 이 상태에서, 히터(105)에 의해 가열해서 처리실 내부를 850℃까지 승온시킨다. 이때도, 처리실내의 잔류가스에 함유되어 있는 산화제를 처리실내에 남겨두지 않도록 불활성가스 도입노즐(112)에 의해 처리실의 내부로 예컨대 아르곤가스를 대량으로 처리실내에서의 가스유속을 빨라지도록 끊임없이 공급한다. 따라서, DP와 MBP는 배기유량이 큰 펌프가 바람직하다.
처리실온도가 850℃로 안정하게 된 후, 아르곤가스의 도입을 중지하고, TMP를 가동시켜 처리실 내부를 전체 압력 10-6torr(수증기분압 10-7torr)이하로 되도록 배기한다. 이때의 처리실내를 고온에서 고도한 기밀성을 유지하기 위해, 처리실의 외관(101)과 지지대(107)의 접속부의 밀봉(seal)부나 지지대(107)와 가동지지대(108)의 밀봉 부분은 내열성이 우수하고 또 탈(脫) 가스가 적은 0자형 링(109)을 사용하고 있다. 또한, 단열통(106)은 고온으로 유지된 처리실내부가 전도 또는 복사에 의해 밀봉 부분을 가열하여 밀봉성을 열화시키거나 물분자 등의 산화제가 가열되어 탈가스로 되는 것을 방지하고 있다.
처리실내부를 배기한 후, 자연산화막을 세정해서 환원하기 위한 가스, 예컨대 SiH4 도입노즐 및 배관(110)으로부터 SiH4를 0.2sccm정도의 유량으로 처리실내로 도입한다. 처리실 내부에서 SiH4는 가열되어 환원반응을 일으킴으로써 반도체기판(104)상에 자연적으로 발생된 자여산화막을 제거한다. 이하에, SiH4에 의한 반도체기판 즉 실리콘기판(104)상의 자연산화막 즉 실리콘산화막을 환원·제거할 때의 화학반응을 나타낸다.
SiH4→ SiH2+ H2
SiH2+ SiO2(s) → SiO(g)↑+ H2
이후, SiH4의 공급을 중지하고, 처리실 내부를 재차 고진공으로 배기한다. 혹은, 아르곤가스를 재차 공급하여 처리실 내부로부터 SiH4를 제거(purge)한다. 이때의 반도체기판(104) 표면은 자연산화막에 제거되고 게다가 850℃이기 때문에 대단히 재산화되기 쉬운 상태이므로, 특히 외기의 처리실내로의 누설이나 0자형 링(109)으로부터의 탈가스나 아르곤가스에 함유되는 미량의 불순물에 함유되는 산화제가 처리실로 혼입되지 않도록 충분히 유의할 필요가 있다. 또한 동일한 관점에 의해 제거에 필요한 시간은 극도록 짧게 하는 것이 유효하다.
다음에는 동일 장치내에서 질화처리수단, 즉 암모니아가스 도입용 노즐 및 배관(111)으로부터 암모니아가스를 2000sccm의 유량으로 이 처리실내부로 공급한다. 암모니아는 자연산화막을 제거한 후의 실리콘기판이 노출된 고활성인 반도체기판(104) 표면을 열질화한다. 이 상태의 반도체기관(104)은 자연산화막으로 덮여있지 않기 때문에, 다소 피복되어 있다고 해도 만전의 주의를 없애 제거하고 있으므로, 거의 자연산화막으로 피복되어 있다고 간주되지 않는다. 그 때문에, 1000℃ 이하의 저온인 850℃로 열질화반응을 수행할 수가 있으므로, 얇은 실리콘질화막을 형설할 수 있게 된다. 이때도, 앞서 거론한 바와 같이 산화물의 혼입을 강력이 방지할 필요가 있기 때문에, 이때의 암모니아가스는 물 등의 불순물의 혼입이 적은 가스원료를 선택할 필요가 있다. 또한, 암모니아가스 배관 도중에 불순물을 제거하는 필터를 설치하는 것도 유효하다.
실리콘질화막 형성후에는 이 질화막이 산화제를 차단하기 때문에, 이후의 반도체장치 표면의 재산화는 충분히 억제할 수 있는데, 좀더 확실히 하기 위해 처리실내로부터 반도체기판을 취출할 때에는 저온으로 외기에 노출시키는 쪽이 바람직하다. 따라서, 처리실내부의 온도를 처리실내로의 반송시와 동등한 온도로 저하시킨 후에 가동지지대(108)를 강하시켜 처리실내로부터 반송한다.
[실시예 2]
본 발명의 제2실시예를 제2도 내지 제4도 및 제6도를 참조하여 상세히 설명한다.
제1실시예에서는 저온표면질화장치를 나타내었는데, 이것에 열반응에 의한 CVD장치로서의 기능을 병설하는 것은 용이하다.
예컨대, 다결정실리콘막으로 이루어진 캐패시터의 하부전극상에 성막하는 방법을 일예로 든다.
제2도 내지 제4도는 이 제조방법을 나타낸 도면으로, 제2도에 나타낸 바와 같이 반도체기판 예컨대 실리콘기판(301)상에는 소정 패턴의 실리콘산화막(302)이 형성되어 있고, 이에 따라 발생하는 개구부(305)에 의해 실리콘기판(301)과 전기적인 접속이 가능하도록, 예컨대 하부전극으로 되는 인(P)을 불순물로서 도핑(Doping)한 다결정실리콘(303)이 퇴적되어 있다. 그 표면은 필연적으로 자연산화막으로서 실리콘산화막(304)이 생성되어 있다. 다음에, 제1실시예에서의 저온펴면질화장치를 이용한다.
처리실내부를 배기한 후, 자연산화막을 세정해서 환원하기 위한 가스, 예컨대 SiH4도입노즐 및 배관(110)으로부터 SiH4를 0.2sccm정도의 유량으로 처리실내에 도입한다. 처리실내부에서 SiH4는 가열되어 환원반응을 일으켜 자연적으로 발생된 자연산화막을 제거한다. 이후, SiH4의 공급을 중지하고, 처리실 내부를 재차 고진공으로 배기한다. 혹은, 아르곤가스를 재차 공급하여 처리실 내부로부터 SiH4를 제거한다. 다음에, 동일 장치냉서 질화처리수단 즉 암모니아가스 도입용 노즐 및 배관(111)으로부터 암모니아가스를 2000sccm의 유량으로 이 처리실 내부로 공급한다. 암모니아는 자연산화막을 제거한 후의 노출된 고활성인 다결정실리콘(303) 표면을 850℃로 열질화한다. 이와 같이 해서, 제3도에 나타낸 바와 같이, 다결정 실리콘(303) 표면의 실리콘산화막(304)을 제거하고, 더욱이 노출된 다결정 실리콘(303) 표면상에 실리콘 열질화막(306)을 형성한다. 이후 제4도에 나타낸 바와 같이, LPCVD에 의해 700℃, 0.6torr의 조건하에서, 10분 정도 퇴적 실리콘질화막(307)을 퇴적한다. 더욱이, 이 퇴적 실리콘질화막(307)상에 상부전극(도시되지 않음)을 형성한다.
또한, 제6도는 종래의 자연산화막을 제거하지 않고, 또 제거하였다고 해도 어느 정도의 두께까지 형성되어 있는 경우에 표면질화 처리를 수행했을 때의 도면이다.
이에 따르면, 퇴적 실리콘질화막(407)은, 그 퇴적 초기 과정에 있어서 질화처리된 자연산화막, 즉 옥시나이트라이드(404) 표면상에 퇴적을 개시한다. 그런데, 퇴적재료의 표면에서의 마이그레이션(migration) 때문에 실리콘질화막(407)의 평탄형상은 열화되어 있다. 또한 옥시나이트라이드(404)에 한정되지 않고, 다만 단순히 자연산화막에서도 실리콘질화막 이외의 재료의 바로 위의 퇴적 실리콘질화막은 초기의 퇴적에 있어서 천이층을 형성하기 때문에, 퇴적된 퇴적 실리콘질화막의 막질균일성은 열화되어 있다. 이에 반하여, 제4도에 나타낸 바와 같이 제2실시예에서의 퇴적 실리콘질화막(307)은 실리콘 열질화막(306)의 표면에서 퇴적 실리콘질화막(307)의 퇴적반응이 진행된다. 그 때문에, 일반적으로 퇴적 초기에 나타나는 퇴적지연 잠복시간이 없으므로, 퇴적 초기의 퇴적재료의 표면에서의 마이그레이션등에 의한 표면형상의 거칠어짐이 발생하지 않게 된다.
따라서, 제2실시예에서 나타나는 바와 같은 실리콘질화막의 표면평탄형상의 양호함이나 천이층의 부재(不在)는 그들이 존재할 때에 비해 누설전류를 억제하고 유전율을 크게 해서 캐패시터용량을 증대시킨다.
또한, 실리콘질화막의 표면을 열산화해서 산화막 및 질화막의 적층막을 캐패시터 절연막으로서 이용하고 있지만, 이 열산화에 대하여 질화막의 내전막(耐全膜) 산화성이 질화막의 박막 하한계를 결정하고 있다. 표면의 평탄형상의 열화는 핀홀(pinhole)적인 전막산화를 일으키기 쉬워 그 박막 하한계를 두껍게 해버리게 된다. 그러나, 본 발명에서는 표면평탄 형상이 양호한 실리콘질화막이므로, 핀홀적인 전막산화를 일으키기 어렵다. 그 때문에, 이 경우의 산화막 및 질화막의 적층막의 박막화가 가능해진다.
[실시예 3]
본 발명의 제3실시예를 제5도를 참조하여 상세히 설명한다.
제5도는 제1실시예에서 설명한 저온표면질화장치를 이용하여 제조한 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory; 이하, DRAM이라 칭함)의 메모리셀부의 단면도이다.
반도체기판 예컨대 실리콘기판(501) 표면에는, 메모리셀부의 소자분리층으로서 홈부에 매립되고 주지의 선택산화법에 의해 형성된 LOCOS산화막(502)이 존재한다. 또한, 실리콘기판(501)을 열산화함으로써 형성된 게이트산화막(503), 그리고 DRAM셀의 워드선으로 기능하며 인을 함유한 다결정 실리콘으로 이루어진 게이트전극(504)이 게이트절연막(503)상에 선택적으로 형성되어 있다. 더욱이, 이 게이트전극(504)을 마스크로 해서 주지의 이온주입법에 의해 As를 이온주입하여 실리콘기판(501) 표면에 간격을 두고 소오스 영역 및 드레인영역(505)이 형성된다. 이 스위칭트랜지스터의 소오스 영역 및 드레인 영역(505)의 한쪽은 메모리 캐패시터의 하부전극(축적노드)으로 되는 N+형 다결정실리콘(506)과 전기적으로 접속되어 있고, 다른쪽은 N+형 다결정실리콘/텅스텐실리사이드(507)와 전기적으로 접속되어 있다.
N+형 다결정실리콘(506)은 용이하게 산화되어 자연산화막을 형성한다. 그래서, 제1실시예에서의 저온표면질화장치를 이용한다.
처리실내부를 배기한 후, 자연산화막을 세정해서 환원하기 위한 가스 예컨대 SiH4 도입노즐 및 배관(110)으로부터 SiH4를 0.2sccm 정도의 유량으로 처리실내에 도입한다. 처리실내부에서 SiH4는 가열되어 환원반응을 일으켜 자연적으로 발생된 자연산화막을 제거한다. 이후, SiH4의 공급을 중지하고, 처리실 내부를 재차 고진공으로 배기한다. 혹은, 아르곤가스를 재차 공급하여 처리실내부로부터 SiH4를 제거한다. 다음에, 동일 장치내에서 질화처리수단, 즉 암모니아가스 도입용 노즐 및 배관(111)으로부터 암모니아 가스를 2000sccm의 유량으로 이 처리실내부로 공급한다. 암모니아는, 자연산화막을 제거한 후의 노출된 고활성인 N+형 다결정실리콘(506) 표면을 850℃로 열질화한다. 이와 같이 해서, 두께 10Å 정도의 얇은 실리콘질화막(508)을 형성한다.
더욱이, 동일 장치내에서 펜타에톡시탄탈(pentaethoxytantalum)을 원료로 해서 400℃, 감압하에서 탄탈산화막(509)을 형성한다. 이후, 탄탈산화막(509)상에 상부전극(플레이트전극)으로 되는 TiN(510)을 마찬가지로 주지의 CVD법에 의해 형성한다. 이와 같이 해서, DRAM의 캐패시터를 형성하고, 이후 알루미늄배선 등의 공정이 이어진다.
이와 같이 캐패시터를 형성하면 이하와 같은 잇점이 생긴다.
캐패시터절연막으로서 하부전극인 N+형 다결정실리콘(506)과 상부전극인 텅스텐전극 사이에 실리콘질화막(508)을 매개로 하여 탄탈산화막(509)을 형성하고 있다. 이 탄탈산화막(509)은 비유전율의 값이 30 정도로 실리콘산화막에 비해 7배 정도 크다. 그 때문에, 보다 작은 캐패시터면적으로 큰 축적용량을 얻을 수 있기 때문에, 대단히 주목받고 있다. 그렇지만, 탄탈보다 실리콘쪽이 산소와의 친화력이 크다. 따라서, 실리콘 혹은 다결정실리콘상에 탄탈산화막을 형성하면 성막시 혹은 그 후의 열공정에 의해 다음과 같은 산화환원반응이 일어난다.
Si + 2/5Ta2O5→ SiO2+ 4/5Ta
Si + Ta2O3→ SiO2+ Ta2O
이와 같이, 탄탈산화막은 환원되고, 막중에 금속의 탄탈 혹은 가수가 낮은 산화물이 형성되어 막의 절연성이 현저히 열화된다. 그 때문에, 캐패시터의 전하유지특성의 열화를 초래한다. 또한, 이때 생성되는 실리콘산화막은 탄탈산화막에 비해 유전율이 작기 때문에 실리콘산화막의 생성량이 근소하여도 캐패시터용량을 저하시키게 된다. 이들은 현저히 DRAM의 기억유지 특성을 저하시켜 신뢰성을 현저히 저하시키게 된다.
그렇지만, 이 제3실시예에 도시된 DRAM의 구조에서는 N+형 다결정실리콘(506)과 탄탈산화막(509) 사이에 실리콘질화막(508)을 개재시키고 있으므로 상술한 바와 같은 열화반응은 발생하지 않기 때문에, 신뢰성이 높은 반도체장치를 형성 할 수 있게 된다.
또한, 자연산화막을 제거한 후에 생성되는 실리콘 열질화막(306)이기 때문에, 대단히 산소의 함유율이 낮은, 즉 종래에서는 면내밀도가 약 3×1015atm/㎠ 정도이었지만, 본 발명에서는 1015atm/㎠ 이하라는 양호한 실리콘 열질화막(306)을 얻을 수 있게 된다.
또한, 캐패시터의 제조공정에서는 고온이면서도 850℃의 저온이기 때문에, 스위칭트랜지스터의 소오스 및 드레인 영역의 불순물이 재확산되어 버리지만, 본 실시예에 있어서는 강력히 방지하고 있다.
또한, 하부전극인 N+형 다결정실리콘(506)과 N+형 다결정실리콘/텅스텐 실리사이드(507)와, 소오스 및 드레인 영역(505)과의 접촉부에도 본 발명에 따른 얇은 실리콘질화막을 매개하고 있다. 즉, 자연산화막을 제거함과 더불어 산화막보다도 전자 및 정공터널링에 대한 장벽성이 낮고, 전류를 통과시키기 쉬운 실리콘질화막으로 피복함으로써, 실리콘기판표면의 자연산화막이 더욱 성장하는 것을 막아서 접촉저항의 증대를 방지한다.
한편, 본원청구범위의 각 구성요건에 병기한 도면의 참조부호는 본원발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 자연산화막을 제거한 후, 동일 처리실내에서 저온으로 평탄형상 및 누설전류특성이 우수한 절연막(실리콘질화막)을 형성할 수 있다는 효과를 얻을 수 있게 된다.

Claims (1)

  1. 처리실내에서 반도체기판에 형성된 자연산화막을 청정 제거하여 상기 반도체기판을 노출시키는 공정과, 상기 처리실내에서 청정제거된 상기 반도체기판을 열질화하여 이 반도체 기판상에 실리콘 열질화막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법. 처리실내에서 반도체기판에 형성된 자연산화막을 청정 제거하여 상기 반도체기판을 노출시키는 공정과, 상기 처리실내에서 청정 제거된 상기 반도체기판을 열질화하여 이 반도체기판상에 실리콘 열질화막을 형성하는 공정 및, 상기 처리실내에 있어서 상기 실리콘 열질화막상에 실리콘질화막을 퇴적시킴으로써 퇴적막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
    자연산화막을 표면에 갖춘 하부전극(506)과, 상기 자연산화막을 제거하여 노출시킨 상기 하부전극(506)상에 형성된 실리콘질화막(508), 이 실리콘질화막(508) 상에 형성된 탄탈산화막(509) 및, 이 탄탈산화막(509)상에 형성된 상부전극(510)을 구비한 것을 특징으로 하는 반도체장치.
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