KR20020037337A - 결정질 질화 실리콘 형성 방법 - Google Patents

결정질 질화 실리콘 형성 방법

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KR20020037337A
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silicon
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라자라오 재미
필립 엘. 플라이츠
필립 이. 바트슨
후아 쉔
윤유 왕
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추후제출
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포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명에 따르면, 질화 규소 결정층을 형성하기 위한 방법은 실리콘 결정 기판에 노출된 표면을 제공하는 단계, 수로 프리베이크를 사용하여 상기 노출된 표면을 미리 세척하는 단계 및 질화 규소 결정층을 형성하기 위하여 상기 노출된 표면을 질소에 노출시키는 단계를 포함한다. 또한, 본 발명에 따른 트렌치 커패시터는 자연 산화막이 실질적으로 없는 표면을 갖는 깊은 트렌치를 포함하는 실리콘 결정 기판을 포함한다. 질화 규소 결정층을 포함하는 유전체 스택은 상기 트렌치의 측벽상에 형성된다. 상기 유전체 스택은 상기 트렌치 커패시터의 전극 사이에 노드 유전체를 형성한다.

Description

질화 규소 결정 형성 방법 {METHOD FOR FORMING CRYSTALLINE SILICON NITRIDE}
질화 규소는 우수한 유전 특성으로 인하여 마이크로전자 기술분야에서 널리 사용된다. 통상적으로, 질화 규소는 이산화 규소(예를 들면, ε= 3.9)와 비교하여 우수한 유전 상수(예를 들면, 질화규소의 경우 ε=7.5)를 갖는다. DRAM과 같은 반도체 디바이스에서 수축 크기를 갖는 더 높은 커패시턴스에 대한 요구는 유전체층의 두께를 감소함으로써 이루어진다. 마이크로전자 응용에서 사용되는 많은 질화 규소는 화학 기상 증착(CVD) 기술에 의해 증착되며, 구조적으로 비정질이다. 두꺼운 비정질 질화 규소(Si3N4)막은 적절히 낮은 누설 전류를 갖지만, 얇은 유전체 막 (＜50Å)의 경우에, 더 높은 누설전류가 성공적인 디바이스 구현을 방해한다.
얇은 CVD 질화 유전체 층내에서 관측되는 과도한 누설 전류에 의해 방해되는 제한을 극복하기 위하여, 열적 성장된 Si3N4성분이 CVD 질화층에 첨가된다. 열적 성장된 Si3N4는 CVD 질화 규소보다 더 조밀하며, 동일한 두께에서 우수한 전기적특성을 보인다. 그러나, 질화 규소의 열적 성장은 자기 제한 공정이다(약 950℃에서 질화물층의 적절한 두께는 열적 성장 공정에 의해 제한되는 18-23Å이다). 전체 요구 두께를 만족시키기 위하여, CVD 질화층은 최초 열적 질화물에 첨가될 수 있다.
깊은 트렌치 커패시터를 사용하는 DRAM 칩의 경우에, 노드 유전체(node dielectric)는 깊은 트렌치 내에 증착된다. 상기 노드 유전체는 깊은 트렌치내의 저장 노드를 트렌치 외부에 매입된 플레이트로부터 분리시켜 커패시터를 형성한다. 최소 또는 낮은 누설을 갖는 높은 커패시턴스를 제공하기 위하여 노드 유전체는 가능한 얇게되는 것이 바람직하다. 노드 유전체는 Si3N4의 더 높은 ε의 이점을 택하기 위하여 산화물 유전체층(O)을 사용하는 것으로부터 혼합 산화물-질화물(ONO)와 최근에는 질화물-산화물(NO) 유전체층으로 발전되어왔다. 이와 유사하게, 게이트 유전체의 경우, 두께의 감소와 더불어, 산화막안에 소정의 질화물을 혼합하는 것은 더 작고 더 신속한 디바이스의 요구를 만족시키는데 충분히 작은 등가의 산화물 두께를 유지하면서 물리적 두께(및 유전 상수)를 증진시키기 위하여 연구되고 있다.
극초박막 유전체층의 특성을 개선하기 위한 바람직한 선택은 그러한 응용의 경우에 Si3N4막 결정을 사용하는 것이다. 큰 누설 전류가 많은 결함과 핀홀의 존재에 영향을 주는 CVD 질화막과는 달리, 질화 결정막은 본래 더 조밀하고 상대적으로 결함이 없게 될 수 있다. 그러나, Si3N4결정막은 성장시키기 어려우며, 실리콘과 불일치하는 격자와 성장 인터페이스에서 과도한 변형(strain)으로 인하여 불안정하다. 노드 유전체의 경우에 부가된 복잡성은 질화되는 종과 실리콘 기판 사이의 반응을 나타내는 기판의 노출된 실리콘 표면상의 얇은 비화학량론적 자연 산화막의 존재이다. 이러한 자연 산화막은 열적 성장된 질화막내에서 전기적 누설에 대하여 부분적으로 책임이 있을 수 있다.
그러므로, 노출된 실리콘의 열적 질화(nitridation)가 수행되기 전에 자연 산화막을 미리 세척하고 제거하는 방법에 대한 요구가 존재한다. 반도체 디바이스에서 질화 규소 결정을 형성하기 위한 방법에 대한 요구도 존재한다.
본 발명은 반도체 제조와 관련되며, 특히 반도체 디바이스를 위한 질화 규소 결정을 형성하기 위한 방법과 관련된다.
도 1은 본 발명에 따라 질화 규소 결정층을 형성하기 위한 방법을 도시하는 흐름도이다.
도 2는 본 발명에 따라 질화 규소 결정층을 형성하기 위하여 실리콘 기판내에 형성된 트렌치의 횡단면도이다.
도 3은 본 발명에 따라 형성된 질화 규소 결정층을 도시하는 도 2의 영역(8)의 확대된 횡단면도이다.
도 4는 본 발명에 따라 형성된 추가적인 질화 규소층을 도시하는 도 3의 영역(8)의 횡단면도이다.
도 5는 본 발명에 따라 형성된 산화된 질화 규소층을 도시하는 도 4의 영역(8)의 횡단면도이다.
본 발명에 따르면 질화 규소 결정층을 형성하는 방법은 실리콘 결정 기판을 노출된 실리콘 표면에 제공하는 단계, 수소 대기에서 어닐링함으로써 상기 노출된 표면을 미리 세척하는 단계 및 질화 규소 결정층을 형성하기 위하여 상기 노출된 표면을 질소(예를 들면, 암모니아 대기)에 어닐링하거나 또는 노출시키는 단계를 포함한다.
깊은 트렌치내에 노드 유전체층을 형성하는 방법은 실리콘 결정 기판에 노출된 실리콘을 갖는 표면을 포함하는 트렌치를 제공하는 단계, 수소 프리베이크 (prebake)를 사용하여 상기 노출된 실리콘 표면을 미리 세척하는 단계, 질화 규소 결정층을 형성하기 위하여 상기 노출된 표면을 암모니아에 노출시키는 단계, 상기 질화 규소 결정층상에 비정질 질화 규소층을 증착시키는 단계 및 노드 유전체층(NO)을 형성하기 위하여 비정질 질화 규소층을 산화시키는 단계를 포함한다.
대안적인 방법에서, 상기 미리 세척하는 단계는 노출된 표면에서 자연 산화막을 제거하기 위하여 습식 세척 공정을 사용하는 단계를 포함한다. 상기 세척 공정은 HF 세척을 포함한다. 상기 미리 세척하는 단계는 약 400℃와 약 1300℃ 사이의 온도와 약 10-9토르(Torr)와 약 600토르 사이의 압력에서 수소 가스, 수소 플라즈마 또는 유사하게 감소하는 대기내에서 노출된 표면을 프리베이킹하는 단계를 포함한다. 미리 세척하는 단계는 약 2초 내지 약 3600초 사이 동안에 약 100 sccm과 약 20 SLM 사이의 흐름 비율로 유입되는 수소 가스에서 노출된 표면을 프리베이킹하는 단계를 포함한다. 흐름 비율과 시간 지속은 조건과 사용된 장치 세트에 따라 수용가능한 값의 넓은 범위상에서 변화할 수 있다. 질화 규소 결정층을 형성하기 위하여 질소에 노출된 표면을 어닐링/노출시키는 단계는 약 400℃ 내지 약 1300℃ 사이의 온도에서 암모니아를 유입하는 단계를 포함한다. 질화 규소 결정층을 형성하기 위하여 노출된 표면을 노출시키는 단계는 약 10-6토르 내지 1 대기압 또는 더 큰 기압에서 암모니아를 지속시키는 단계를 포함한다. 반도체 디바이스는 여기서 상술된 방법에 따라 제조될 수 있다.
본 발명에 따른 트렌치 커패시터는 자연 산화막이 실질적으로 없는 표면을 갖는 깊은 트렌치를 포함하는 실리콘 결정 기판을 포함한다. 질화 규소 결정층을 포함하는 유전체 스택은 상기 트렌치의 표면상에 형성된다. 상기 유전체 스택은 상기 트렌치 커패시터의 전극들 사이에 노드 유전체를 형성한다.
이와는 다른 실시예에서, 질화 규소 결정층은 약 3Å 내지 약 40Å 사이의두께를 갖는다. 유전체 스택은 산화된 비정질 질화층을 포함한다.
본 발명의 이러한 목적, 특징 및 이점들은 이하의 예시적인 실시예의 상세한 설명으로부터 명백해 질 것이며, 그러한 실시예는 도면을 참조로 하여 이해될 것이다.
이하에서는 도면과 관련된 바람직한 실시예의 상세한 설명을 상술할 것이다.
본 발명은 반도체 제조, 특히 반도체 디바이스를 위한 질화 규소 결정층을 형성하기 위한 방법과 관련된다. 질화 규소, 바람직하게는 화학량론적으로 Si3N4는낮은 누설 전류를 갖는 높은 유전 상수(ε)를 요구하는 많은 마이크로전자 응용의 경우에 중요한 유전 재료이다. 그러한 응용을 위해 사용되는 많은 질화 규소는 비정질이며, 통상적으로 (N2또는 NH3내에서) 열적 성장된 재료 및/또는 (LPCVD 기술에 의해) 증착된 재료의 조합이다. 그것들의 개선된 특성이 바람직하더라도, 질화 규소 결정막은 격자 불일치와 비화학량론적 성장 반응속도로 인하여 성장시키기 어렵다. 본 발명은 질화 규소 결정층을 형성하는 방법을 포함한다. 바람직한 실시예에서, 본 발명은 깊은 트렌치내에 노드 유전체를 형성하는 깊은 트렌치 커패시터에 대해 예시적으로 상술된다. 다른 응용예들도 고려된다. 미리 세척하는 공정은 질화 규소 결정층의 형성전에 하는 것이 바람직하다.
이제 도면에 대해서 살펴보면, 참조 번호는 몇몇 도면을 통하여 유사하거나 동일한 요소는 도 1과 2와 동일하며, 본 발명에 따른 방법의 흐름도(도 1)와 반도체 칩(10)의 횡단면도(도 2)가 도시된다. 반도체 칩(10)은 DRAM, 동기형 DRAM(SDRAM), SRAM 또는 다른 메모리 디바이스를 포함한다. 본 발명은 반도체 메모리에 제한되는 것은 아니다. 본 발명은 프로세서, 내장형 DRAM 또는 다른 내장형 메모리 디바이스, 주문형 집적회로 칩(ASIC) 또는 유전체막을 사용하는 다른 디바이스에 사용될 수 있다.
도 2의 반도체 칩(10)은 깊은 트렌치 커패시터를 구비한 반도체 메모리를 예시적으로 도시한다. 블록 1에서, 반도체 칩(10)이 제공된다. 반도체 칩(10)은 실리콘 단결정 기판이 될 수 있는 기판(12)을 포함한다. 그러나, 다른 실리콘 기초/변형된 재료 예를 들면, 절연체상의 실리콘, 에피택시얼 성장 실리콘등이 될 수 있다. 패드 스택(11)은 기판(12)상에 형성된다. 패드 스택은 바람직하게는 열적 산화물층(13)과 패드 질화물층(15)을 포함한다. 깊은 트렌치(14)는 당업자에게 공지된 방법에 의해 기판(12)내에 형성되었다. 매입 플레이트(16)도 통상적인 방법에 의해 형성된다. 이러한 방법들은 트렌치내에 도펀트 소스로서 비소 실리케이트 유리(ASG)를 증착시키는 단계와 도펀트를 기판(12)안으로 확산시키는 단계를 포함한다. 대안적인 기술은 매입 플레이트(16)를 형성하기 위하여 이온 충돌 또는 기체 상태 도핑을 사용하는 단계를 포함한다.
더 많은 처리 전에, 기판(12)의 표면상에 형성되는 자연 산화막을 제거하기 위하여 기판(12)의 노출된 표면 즉, 트렌치 측벽을 미리 세척하는 것이 바람직하다. 블록 2에서, 표준 세척 공정은 상기 트렌치 측벽과 노출된 표면상의 자연 산화막을 제거하기 위하여 실행된다. 상기 세척 공정은 HF 세척과 같은 습식 세척 공정 또는 RCA/B 세척과 같은 다른 공지된 세척 공정을 포함한다. 조합된 세척 공정들이 사용될 수도 있다. 그리고 나서, 웨이퍼 또는 칩들(10)은 다른 처리를 위하여 반응 챔버로 운송된다. 그리고 나서, 만약 운송이 행해지지 않으면, 처리가 일어나는 반응 챔버는 비워져서 진공이 된다.
블록 3에서, 수소(H2) 선세척(preclean)이 반응 챔버의 비움후에 트렌치 측벽의 노출된 실리콘 표면상에서 실행된다. 본 단계는 트렌치(14)의 측벽에서 기판(12)의 실리콘 표면으로부터 자연 산화막을 더 제거한다. 상기 세척 공정의효율은 온도, 시간, 가스 흐름 및 압력에 의존한다. 바람직한 방법에서, 가스 흐름은 약 2초 내지 약 3600초 사이 동안에 약 100 sccm 내지 액 10 SLM의 흐름 비율을 갖는다. 흐름 비율과 시간 지속은 조건과 사용된 장치 세트에 의존하는 수용가능한 값의 넓은 범위상에서 변화될 수 있다. 미리 세척하는 단계는 약 400℃와 약 1300℃ 사이의 온도와 약 10-9토르(Torr)와 약 600토르 사이의 압력에서 수소 가스, 수소 플라즈마 또는 유사하게 감소하는 대기내에서 노출된 표면을 프리베이킹하는 단계를 포함한다.
도 2는 본 발명의 방법의 공정 단계를 도시하기 위하여 도 3, 4 및 5에서 확대되는 관심 영역(8)을 나타낸다.
도 1의 참조에 계속하여 도 3을 참조하면, 블록 4에서, (통상적으로 필수적이지는 않지만) 소정의 H2의 반응 챔버를 비운 후에, 기판(12)의 실리콘 표면은 화합물을 함유하는 질소, 바람직하게는 암모니아(NH3) 또는 N2가스에 노출된다. 편의를 위하여, 공정은 암모니아를 사용하여 예시적으로 상술될 것이다. 질소는 다른 재료 또는 화합물과 함께 유입될 수 있다. 예를 들면, N2가스, 플라즈마 기술에 의해 형성된 질소 원자 또는 유기 또는 비유기 전구체를 함유하는 질소이다. 암모니아는 약 400℃ 내지 약 1300℃ 사이의 온도에서, 바람직하게는 약 900℃ 내지 약 1100℃ 사이의 온도에서 반응 챔버안으로 유입된다. 암모니아의 유입동안에 챔버내에서 유지되는 압력은 약 10-6토르 내지 약 1 대기압 또는 더 크며, 바람직하게는 약 1 토르와 약 600 토르 사이이다. 본 단계 동안에 질화물 층(18)의 두께는 온도에는 크게 의존하며, 압력에는 덜 의존한다. 바람직한 실시예에서, 질화물 층(18)의 두께는 약 3Å 내지 약 40Å 사이다. 질화물 층(18)은 질화 규소 결정층을 형성한다.
이러한 질화물 층(18)의 결정 특성은 실험과 분석에 의해 확인되었다. 예를 들면, 대체로 연속적인 질화 규소 결정층이 반도체 디바이스의 트렌치 측벽을 따라서 관측되었다. 질화물 층(18)은 결정층을 나타내는 특성을 보였으며, 트렌치의 측벽내의 실리콘에 균일하게 평행하게 되었다. 질화물 층의 격자면의 측정은 대략 4Å의 측정된 이격을 나타냈으며, 이는 육방 Si3N4의 (110)면의 경우 이론적 이격인 3.88Å에 근접하게 매칭된다.
질화물 층(18)은 2-6 원자층 사이의 두께를 포함한다. 또한, 2-3Å 측방 분해능을 갖는 주사 전송 전자현미경(STEM)과 0.35eV의 에너지 분해능을 갖는 전자 에너지 손실 분광법(EELS)의 분석은 층이 질화 규소 결정이었으며, 실리콘과 질화 규소 경계에서 산화물이 없음을 확인하였다. 샘플이 본 발명에 따라 인시튜 H2프리-베이크와 NH3질화법에 따르지 않았을 때, 질화 규소 결정층은 관측되지 않았다.
블록 3에서, H2프리-베이크는 더 두꺼운 질화물 층(18)을 가져온다. 성장 조건(즉, 막이 성장될 표면표면의 결정 방향), H2프리-베이크(블록 3)의 압력 및 세척(블록 2)과 H2프리-베이크(블록 3)사이의 시간에 따라서, 3개의 다른 형태의질화막이 생기게 된다. 질화막의 3개의 다른 형태는 종(specifics)과 관련하여 예시적으로 상술된다. 유사한 결과를 얻기 위하여 본 발명에 따라 다른 파라미터가 사용될 수 있을때, 이러한 종들은 제한적으로 구성되지 않는다. 3개의 다른 형태의 질화막은 다음과 같은 결과를 포함한다.
a) 만약 압력이 약 5 토르이고, 세척 공정과 H2프리-베이크 사이의 시간량이 약 30초 와 약 1시간 사이 보다 적다면 연속적인 결정층이 형성되며;
b) 만약 압력이 약 5 토르이고 세척 공정과 H2프리-베이크 사이의 시간이 약 1시간 이상이라면 유동(부분적으로) 결정층이 형성되고; 그리고
c) a)와 b)의 파라미터 밖일 경우에는 비정질 층이 형성된다.
유리하게도, 이는 공정 조건을 변화함으로써 질화 규소층(18)을 조절할 수 있는 능력을 제공한다. 다른 공정 파라미터와 장치 세팅도 사용될 수 있다.
도 1의 참조에 계속하여, 도 4를 참조하면, 블록 5에서 전체 유전체 층의 요구 두께를 획득하기 위하여, 부가적인 질화 규소층(20)이 화학 기상 증착(CVD) 공정 또는 물리 기상 증착 공정에 의해 증착될 수도 있다. 상기 전체 유전체층 두께는 질화물 층(18)과 질화물 층(20)으로 이루어진다.
도 1의 참조에 계속하여, 도 5를 참조하면, 나중의 공정과 양립할 수 있는 전체 유전체층을 만들기 위하여 실행될 수 있다. 질화물 층(18 및 20)은 질화물층(20)의 산화된 부분을 형성하기 위하여 적절한 온도에서 산화 대기에 노출되어 N-O 스택을 형성하게 된다. 그리고 나서, 처리는 공지된 기술과 같이 계속된다. 저장 노드는 폴리실리콘을 갖는 트렌치를 충전함으로써 트렌치내에 형성된다. 상기 저장 노드(미도시)와 매입 플레이트(16)는 N-O 스택이 커패시터 또는 노드 유전체인 커패시터 전극으로 작용한다.
깊은 트렌치 커패시터에 관하여 상술되었지만, 본 발명은 다른 반도체 구조 및 디바이스에 적용될 수 있다. 예를 들면, 질화 규소 결정층은 수직 트랜지스터의 게이터 산화물 대신에 사용될 수 있다. 다른 응용예들도 고려된다. 국소 질화물 결정(local nitride crystallization)도 본 발명에 따른 상기 방법을 사용함으로써 형성될 수 있다. 예를 들면, 국소 질화 결정은 다결정 실리콘 표면상에 형성되어 그 위에 유전체층을 제공할 수 있다. 이런 실시예는 플래시 메모리내의 디바이스 예를 들면, 폴리실리콘을 사용하는 다른 디바이스를 형성하는데 사용될 수 있다.
(예시적이며, 제한하는 것은 아닌) 질화 규소 결정을 형성하기 위한 방법의 바람직한 실시예를 상술했으며, 상기 내용은 당해분야의 당업자에 의해 수정과 변경이 행해질 수 있다. 그러므로, 첨부된 청구항에 의해 강조되는 본 발명의 범주와 사상내에서 본 발명의 특정 실시예에서 변화가 행해질 수 있다. 특허법에 의해 요구되는 세부사항과 특이성을 구비한 본 발명을 상술했으며, 청구하는 것과 특허에 의해 보호될 사항은 첨부되는 청구항에서 설명된다.

Claims (20)

  1. 질화 규소 결정층 형성 방법으로서,
    실리콘 결정 기판을 노출된 표면에 제공하는 단계;
    수소 프리베이크를 사용하여 상기 노출된 표면을 미리 세척하는 단계; 및
    질화 규소 결정층을 형성하기 위하여 상기 노출된 표면을 질소에 노출시키는 단계를 포함하는 것을 특징으로 하는 질화 규소 결정층 형성 방법.
  2. 제 1항에 있어서,
    상기 미리 세척하는 단계는 상기 노출된 표면으로부터 자연 산화막을 제거하기 위하여 플루오르화 수소 습식 세척 공정을 사용하는 단계를 포함하는 것을 특징으로 하는 질화 규소 결정층 형성 방법.
  3. 제 2항에 있어서,
    상기 수소 프리베이크를 사용하여 노출된 표면을 미리 세척하는 단계가 노출된 표면으로부터 자연 산화막을 제거하기 위하여 플루오르화 수소 습식 세척 공정을 사용하는 단계로부터 약 30초와 약 3600초 사이의 간격까지 지연되는 것을 특징으로 하는 질화 규소 결정층 형성 방법.
  4. 제 1항에 있어서,
    상기 미리 세척하는 단계는 약 400℃와 약 1300℃ 사이의 온도에서 수소 가스의 앞에서 상기 노출된 표면을 프리베이킹하는 단계를 포함하는 것을 특징으로 하는 질화 규소 결정층 형성 방법.
  5. 제 1항에 있어서,
    상기 미리 세척하는 단계는 약 10-9토르(Torr)와 약 600 토르 사이의 압력에서 수소 가스의 앞에서 노출된 표면을 프리베이킹하는 단계를 포함하는 것을 특징으로 하는 질화 규소 결정층 형성 방법.
  6. 제 1항에 있어서,
    상기 질소는 질소 가스, 암모니아, 원자 질소 플라즈마, 유기 질소 전구체 및 비유기 질소 전구체중 적어도 하나를 포함하는 것을 특징으로 하는 질화 규소 결정층 형성 방법.
  7. 제 1항에 있어서,
    질화 규소 결정층을 형성하기 위하여 노출된 표면을 질소에 노출시키는 단계는 약 400℃와 약 1300℃ 사이의 온도에서 암모니아를 유입하는 단계를 포함하는 것을 특징으로 하는 질화 규소 결정층 형성 방법.
  8. 제 1항에 있어서,
    질화 규소 결정층을 형성하기 위하여 노출된 표면을 질소에 노출시키는 단계는 약 10-6토르와 약 1 대기압 사이의 압력에서 암모니아를 유지시키는 단계를 포함하는 것을 특징으로 하는 질화 규소 결정층 형성 방법.
  9. 제 1항의 방법에 따라 제조되는 것을 특징으로 하는 반도체 디바이스.
  10. 깊은 트렌치내에 노드 유전체층을 형성하기 위한 방법으로서,
    실리콘 결정 기판에 트렌치를 제공하는 단계로서, 상기 트렌치는 노출된 실리콘 표면을 포함하는 단계;
    수소 프리베이크를 사용하여 상기 노출된 표면을 미리 세척하는 단계;
    질화 규소 결정층을 형성하기 위하여 상기 노출된 표면을 암모니아에 노출시키는 단계;
    상기 질화 규소 결정층 상에 비정질 질화 규소층을 증착시키는 단계; 및
    노드 유전체층을 형성하기 위하여 상기 비정질 질화 규소층을 산화시키는 단계를 포함하는 것을 특징으로 하는 깊은 트렌치내에 노드 유전체층 형성 방법.
  11. 제 10항에 있어서,
    상기 노출된 표면으로부터 자연 산화막을 제거하기 위하여 플루오르화 수소세척 공정을 사용하는 단계를 더 포함하는 것을 특징으로 하는 깊은 트렌치내에 노드 유전체층 형성 방법.
  12. 제 11항에 있어서,
    수소 프리베이크를 사용하여 상기 노출된 표면을 미리 세척하는 단계는 상기 노출된 표면으로부터 자연 산화막을 제거하기 위하여 플루오르화 수소 세척 공정을 사용하는 단계로부터 약 30초와 약 3600초 사이의 간격까지 지연되는 것을 특징으로 하는 깊은 트렌치내에 노드 유전체층 형성 방법.
  13. 제 10항에 있어서,
    상기 미리 세척하는 단계는 약 400℃와 약 1300℃ 사이의 온도에서 수소 가스의 앞에서 상기 노출된 표면을 프리베이킹하는 단계를 포함하는 것을 특징으로 하는 깊은 트렌치내에 노드 유전체층 형성 방법.
  14. 제 10항에 있어서,
    상기 미리 세척하는 단계는 약 10-9토르와 약 600 토르사이의 압력에서 수소 가스의 앞에서 노출된 표면을 프리베이킹하는 단계를 포함하는 것을 특징으로 하는 깊은 트렌치내에 노드 유전체층 형성 방법.
  15. 제 10항에 있어서,
    질화 규소 결정층을 형성하기 위하여 상기 노출된 표면을 암모니아에 노출시키는 단계는 약 400℃와 약 1300℃ 사이의 온도에서 암모니아를 유입시키는 단계를 포함하는 것을 특징으로 하는 깊은 트렌치내에 노드 유전체층 형성 방법.
  16. 제 10항에 있어서,
    질화 규소 결정층을 형성하기 위하여 상기 노출된 표면을 암모니아에 노출시키는 단계는 약 10-6토르와 약 1 대기압의 압력에서 암모니아를 유지하는 단계를 포함하는 것을 특징으로 하는 깊은 트렌치내에 노드 유전체층 형성 방법.
  17. 제 10항의 방법에 따라 제조되는 것을 특징으로 하는 반도체 디바이스.
  18. 기판내에서 자연 산화막이 실질적으로 없는 표면을 갖는 깊은 트렌치를 포함하는 실리콘 결정 기판; 및
    질화 규소 결정층을 포함하면서 상기 트렌치의 표면상에 형성된 유전체 스택을 포함하는 트렌치 커패시터로서, 상기 유전체 스택은 트렌치 커패시터의 전극들 사이의 노드 유전체를 형성하기 위한 것임을 특징으로 하는 트렌치 커패시터.
  19. 제 18항에 있어서,
    상기 질화 규소 결정층은 약 3Å과 약 40Å 사이의 두께를 포함하는 것을 특징으로 하는 트렌치 커패시터.
  20. 제 18항에 있어서,
    상기 유전체 스택은 산화된 비정질 질화물층을 포함하는 것을 특징으로 하는 트렌치 커패시터.
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KR100576850B1 (ko) * 2003-10-28 2006-05-10 삼성전기주식회사 질화물 반도체 발광소자 제조방법

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