KR20040087343A - 높은 ｋ 유전막 및 그 형성 방법 - Google Patents

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쥬홍-웨이
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Abstract

유전층(32, 38)은 란탄, 알루미늄, 질소 및 산소를 포함하며, 이는 두개의 도전체들(30, 34) 또는 도전체와 기판 사이에서 형성된다. 한 실시예에서, 유전층(32)은 란탄, 질소, 또는 알루미늄으로 등급이 매겨진다. 부가적인 절연층(36, 40)은 도전체 또는 기판(30) 및 유전층(32, 38) 사이에 형성될 수 있다. 유전층(32, 38)은 원자층 화학적 기상 증착, 물리적 기상 증착, 유기금속 화학적 기상 증착 또는 펄스 레이저 침착에 의해 형성될 수 있다.

Description

높은 Ｋ 유전막 및 그 형성 방법{High K dielectric film and method for making}
실리콘 이산화물은 집적 회로들을 만드는데 사용된 가장 일반적이고 효율적인 절연체이다. 이는 무결성의 매우 높은 레벨을 가지며, 특히 매우 낮은 결함 밀도로 생성될 수 있다. 결과는 실리콘 이산화물이 낮은 누설로 매우 효율적으로 동작한다는 것이다. 게이트 유전체들에 대하여, 유전체의 바람직한 특징들 중 하나는 아래의 채널로 위의 게이트를 결합시켜 채널이 게이트로 인가된 자극에 반응하게 한다는 것이다. 이러한 점에서 유전체가 일반적으로 K로 공지된 높은 유전율을 갖는 것이 바람직하다.
현재 실리콘 산화물의 유전율보다 높은 유전율을 갖는 높은 K 유전체들을 개발하는데 많은 노력이 가해지고 있다. 많은 실리콘 산화물의 장점들 중 하나는 매우 효율적인 절연체가 되게 하는 그의 높은 대역 갭이다. 따라서, 높은 K의 목적들을 위해 개발되고 있는 많은 재료들은 그들이 충분히 높은 대역 갭을 갖지 않기 때문에 또는 그들이 유전체를 통한 전류 누설을 방지하기에 충분한 무결성을 갖도록 만드는 것이 어렵기 때문에 문제들을 갖는다는 것이 발견되었다.
높은 K 유전체를 위해 바람직한 특성들 중 하나는 비정질이 되는 것이다. 제조 동안 및 이어서 완전한 집적 회로의 부분으로서의 기능적 동작 동안을 포함하는 그의 전체적인 수명에 대하여 그는 비정질로 남아야 한다. 높은 K 유전체들 중 다수가 침착시 충분히 높은 K와 충분한 무결성을 갖지만, 다음 프로세싱 단계들 및 그와 연관된 가열을 거치면서 결과적으로 이러한 막들의 결정화를 가져온다. 이러한 결정화된 막들은 그들의 전체적인 길이 및 폭에 대하여 완전하게 결정화되지 않지만, 형성되는 결정 구조들 사이에 그레인 경계들로 알려진 영역들을 갖는다. 이러한 그레인 경계들은 누설 영역들이며, 전기적 성능에 영향을 미치는 다른 문제들이다.
비정질의 대안은 단결정막들이다. 이론적으로, 이러한 막들은 전형적으로 단결정으로 만들어질 수 있다. 이들은 몇몇 문제들을 갖는다. 하나는 막의 결정 구조가 사실상 완전하게 형성되는 형성 프로세스 동안 뿐만 아니라 밑의 반도체, 전형적으로 실리콘의 구조와 매칭한다는 것이다. 단결정인 층들인 에피텍셜 층들이 분야에 공지되어 있다. 실리콘은 에피텍셜하게 생성될 수 있다. 이러한 에피텍셜 프로세스들은 일반적으로 다른 침착 프로세스들과 비교하여 상대적으로 느리다. 매우 작은 막들이 단결정 형태로 조직되는 것에 의한 기술들 중 하나는 분자 빔 에피텍시이다. 이러한 접근에는 매우 느려서 시간의 주기당 웨이퍼들의 수인 산출량이 CVD와 같은 종래의 침착 프로세스들에 비해 매우 느리다는 문제점들이 있다. 따라서, 분자 빔 에피텍시(MBE)는 일반적으로 제조가능한 기술로 고려되지 않는다. MBE 기술을 사용하더라도 여전히 결점이 없는 막들을 보증하기는 어렵다. 이를 이루기 위하여, 압력들이 극히 낮아야 하며 프로세스는 매우 느리게 된다. 얇기 평균이 10 내지 30 옹스트롱인 매우 얇은 층은 MBE 머신에서 2시간을 쉽게 취할 수 있다.
새로운 높은 K 유전체들의 개발에서 너무 높은 유전율을 갖는 다른 잠재적인 문제가 또한 있다. 유전율이 너무 높으면, 트랜지스터의 효율에 악영향을 끼치는 프린징 필드 효과(fringing field effect)로 불리는 효과가 있다. 이는 게이트 및 소스/드레인 사이에 배타적 결합으로 수행하여야 한다. 따라서, 유전율에 대하여 바람직하게 개발되는 재료들은 전형적으로 20 내지 40 사이의 범위를 갖는다. 이러한 범위는 기술이 더욱 발전함에 따라 일부 변화될 수 있다.
바람직한 높은 K 유전체의 다른 양상은 실리콘 산화물의 임의의 두께와 동일한 그의 커패시턴스에 대한 것이다. 실리콘 산화물은 그가 표준이 되고 업계는 종종 어떤 특성들을 실리콘 산화물과의 관계로 표현하는 것과 같이 매우 일반적이고 효율적으로 사용되었다. 이러한 경우에, 전형적인 바람직한 실리콘 산화물의 동등물은 5 내지 15 옹스트롱 사이이지만 5 내지 15 옹스트롱의 실리콘 산화물은 누설, 신뢰도 및 성장 속도에서 문제들을 갖는다. 따라서, 막이 매우 작을 때 이를 사용한 것 뿐만 아니라 이를 제조하는데 어려움이 있을 수 있다. 바람직한 결합은 실리콘 산화물의 5 내지 15 옹스트롱의 두께의 동등물을 갖지만 실질적인 두께는 더 두꺼운 유전체를 갖는 것이다. 일반적으로 바람직하다고 믿어지는 실질적인 최소의 두께는 약 25 옹스트롱이다.
본 발명은 집적 회로들을 만드는데 사용되는 디바이스들 및 그 방법들에 관한 것이며, 특히 집적 회로들을 만드는데 사용되는 높은 K 유전체들에 관한 것이다.
도 1은 본 발명의 제 1 실시예에 따른 집적 회로의 일부의 단면도.
도 2는 본 발명의 제 2 실시예에 따른 집적 회로의 일부의 단면도.
도 3은 본 발명의 제 3 실시예에 따른 집적 회로의 일부의 단면도.
도 4는 본 발명의 제 4 실시예에 따른 집적 회로의 일부의 단면도.
도 5는 본 발명의 제 5 실시예에 따른 집적 회로의 일부의 단면도.
도 6은 본 발명의 제 6 실시예에 따른 집적 회로의 일부의 단면도.
그러므로, 바람직한 범위, 높은 무결성으로 만들어질 수 있는 능력, 바람직한 범위의 두께, 및 제조 프로세스에서 만들어지는 능력 내의 유전율을 갖는 유전막이 필요하다.
란탄, 알루미늄 및 산화물을 포함하는 높은 K 유전막은 매우 높은 K 재료를 제공한다. 이는 유전율의 바람직한 범위, 높은 온도들에서 비정질을 유지하고 낮은 누설을 제공할 수 있는 능력을 가지는 장점들을 조합한다.
도 1에 도시된 것은 반도체 재료의 기판(12), 도전막(14) 및 도전막(16)을 갖는 집적 회로의 일부(10)이다. 기판(12)은 적어도 그 표면에 반도체 영역을 갖는다. 도시되지 않은 밑부분은 또한 반도체 재료일 수 있으며, 또는 절연체 상 반도체(SOI) 기판들에 대해 전형적인 절연 재료일 수 있다. 반도체 재료의 예들은 단결정 실리콘, 갈륨 비소, 실리콘 게르마늄 및 게르마늄을 포함한다. 기판(12) 상에유전층(14)이 있다. 유전층(14) 상에 게이트 전극으로 동작하는 도전막(16)이 있다. 유전층(14)은 게이트 절연체 또는 게이트 유전체로 동작한다. 여기서 유전막(14)과의 인터페이스에서 표면 근처의 영역에 도시된 바와 같은 기판(12)은 트랜지스터의 채널이다.
게이트 유전체(14)는 란탄, 알루미늄 및 산화물을 포함하는 합성물인 란탄 알루민산염을 포함한다. 이는 알루미늄 및 란탄의 비율이 동일할 때 LaAIO3으로 기록된다. 게이트 유전체(14)는 바람직하게 원자층 화학적 기상 증착(ALCVD)을 사용하여 형성된다. 사용될 수 있는 다른 방법들은 물리적 기상 증착, 유기금속 화학적 기상 증착, 및 펄스 레이저 침착을 포함한다. ALCVD 접근은 두께를 포함하는 층의 형성의 정확한 제어를 허용하며, 이러한 경우 약 25 옹스트롱보다 작지 않고 바람직하게 30 내지 90 옹스트롱의 범위에 있다. 현재 집적 회로 기술의 게이트 도전체(16)는 전형적으로 폴리실리콘이지만 텅스텐, Ti-질화물, 탄탈륨 질화물 또는 게이트 도전체로서 유용한 임의의 도전체와 같은 다른 도전체들일 수 있다.
ALCVD에 의해 침착되는 게이트 전극(14)은 또한 막이 비정질 상태로 침착되는 것을 확실히하는데 유용하다. 현재의 ALCVD 기술을 사용하면, 대표적인 온도 범위가 200-400도이며, 압력들은 1.0 토르가 ALVCD들에 대한 일반적인 선택일 때 0.1 내지 10 토르 사이이다. 온도 및 압력은 게이트 유전체(14)에 대하여 비정질 상태를 보증하도록 선택된다. ALCVD 프로세스에서 알루미늄 및 란탄 및 산소 소스들은 사이클의 상이한 부분들로 도입된다. 각 재료는 그가 도입되고 침착되는 사이클에서 그 자신의 포인트를 가지며, 존재층으로 반응하는 결과에 의해 발생하고, 이후비워지거나 세척된다. 다음으로, 다른 재료가 주입되며, 존재하는 층과 반응하고 세척에 의해 제거된다. 이후 제 3 재료가 도입되고 반응되며 세척된다. 완전한 사이클은 이후 모든 3개의 재료들이 되지만 사이클에서 상이한 포인트들 및 시간이다. 알루미늄 이후 산소, 란탄 이후 산소, 알루미늄 이후 산소 등이 될 것이라는 것이 또한 보여질 수 있다. 따라서, 모든 다른 단계가 산소 소스의 주입이 될 것이다. 따라서 한 접근에서 재료의 각 주입은 침착층이 된다. 이러한 경우, 각각의 완전한 사이클이 침착의 4개의 층들을 구성하고, 하나의 란탄, 하나의 알루미늄 및 두개의 산소는 침착에서 층에 의해 층이 되지만 4개의 층들이 두개의 금속 산화물층, 알루미늄/산소의 하나 및 란탄/산소와 같은 다른 것으로 관측될 것이다. 이러한 두개의 층들은 따라서 란탄 알루민산염의 단일층을 포함한다.
이러한 란탄 알루민산염은 유전 계수 및 낮은 누설의 최적화의 영역에서 많은 이득을 제공한다. 일부 다른 재료들이 식별가능한 결핍을 갖는다. 예를 들어 란탄 산화물은 알맞은 범위로 그러나 물을 흡수하는 유전율을 갖는다. 물의 흡수는 집적 회로들의 바람직한 제조에 매우 해롭다. 예를 들어, 란탄 산화물에 의한 물의 흡수는 구조적 무결성 문제들을 유발한다. 이는 집적 회로 구조를 형성하는데 유익하지 않게 부드럽게 만들 수 있다. 예를 들어, 알루미늄 산화물은 유전율의 너무 낮은 문제를 갖는다. 알루미늄 산화물의 유전율은 실리콘 산화물보다 다소 높지만, 지속적인 스케일링을 위해 유용하지 않게 만들만큼 충분하지는 않다. 따라서 알루미늄 산화물이 유용할 수 있으나 후속의 생성들에 대해 일부 단일 프로세스 지리일 수 있고, 크기들은 작을 수 있으며, 동작가능하지 않다.
란탄 알루민산염의 다른 유익은 유전율이 란탄 콘텐트의 확장에 따라 변화할 수 있다는 것이다. 따라서 최적화된 유전율이 10 내지 25 사이에서 이루어질 수 있다. 조금 높은 계수들이 란탄 콘텐트가 알루미늄 콘텐트보다 높아도 얻어질 수 있으나, 이는 수분 흡수와 연관된 문제들을 유발할 수 있다.
란탄 알루민산염은 유익하게 1,025 이상의 온도 및 아마도 그 이상에서도 비정질로 남는다. 섭씨 1,025 도는 현재 프로세스들에 대한 전형적인 최고 온도이다. 따라서, 란탄 알루민산염은 가장 진보된 지리들에 대한 많은 전형적인 프로세스들에 의해 만들어지는 집적 회로의 프로세싱동안 수신될 가장 높은 온도를 겪고 비정질로 남는 것으로 발견되었다. 최대 프로세싱 온도들에 대해 바람직한 것은 일부를 드롭하는 것이지만, 최대 온도들은 소스/드레인들의 도펀트들의 활성화가 높은 온도를 요구하고 이러한 활성화가 앞선 형상에 대한 요구로 예상되므로 높게 남을 것이다. 최대 온도는 일부가 섭씨 1,025도 이하로 떨어질 것이지만 적어도 조용한 일부 시간에 대해 섭씨 900 도 이상으로 예측될 것이다. 그러나 여기에는 온도들의 심각한 저하가 일어날 것이라는 확률이 없으며 섭씨 1,025도는 일부 조용한 시간에 대한 요구를 유효화하도록 지속할 것이다. 따라서, 비정질 란탄 알루민산염은 바람직한 높은 K 특성들과 예기된 온도 범위들을 통한 높은 무결성을 제공한다.
비정질 란탄 알루민산염의 효율적인 높은 K 유전막을 침착시키는 다른 유익은 매우 효율적일 수 있으나, 단지 실리콘 상에서만이 아니라 갈륨 비소 상에서도 가능하다는 것이다. 효율적으로 갈륨 비소를 구현함과 보다 높은 이동도의 장점의 문제들 중 하나는 갈륨 비소에서 사용된 게이트 유전체들이 실리콘의 무결성을 매칭하는게 매우 어렵고, 높은 온도에서 실리콘 산화물을 성장시키는 것에 의해 이루어진다. 따라서, 대부분의 어플리케이션들에서 실리콘은 갈륨 비소 전에 제공된다. 이제 ALCVD를 사용하여 침착된 높은 K 유전체로 게이트 유전체가 실리콘, 갈륨 비소 또는 다른 반도체 재료 상에 침착되는 것에 따라 높은 무결성일 수 있다. 결과는 갈륨 비소가 대부분의 집적 회로들에 대해 바람직한 선택이 될 것이며 지금의 반도체 시장의 시장 뿐은 아니라는 것이다.
도 2를 참조하면, 기판(20), 배리어 유전체(22), 높은 K 유전체(24), 및 도전체(26)를 포함하는 집적 회로의 일부(18)가 도시된다. 이러한 경우에, 높은 K 유전체(24)는 란탄 알루민산염인 도 1의 막(14)과 유사하거나 동일하다. 도전체(26)는 도전체(16)와 동일하며 기판(20)은 도 1의 기판(12)과 동일하다. 중간층으로 또한 불릴 수 있는 배리어 유전체(22)는 절연체와 같은 그의 바람직한 특성들에 대해 선택된다. 이는 예를 들어, 알루미늄 산화물, 실리콘 산화물 또는 실리콘 산화질화물일 수 있다. 뛰어난 절연 특성들을 갖고 실리콘 산화물보다 다소 높은 유전율을 갖기 때문에 알루미늄 산화물은 이러한 경우에 대하여 특히 양호한 선택이다. 배리어 유전체(22)는 원치않는 전류 흐름을 방지하기 위해 높은 K 유전체(24)와 배리어 유전체(22)의 조합이 충분한 절연 특성들을 갖는다는 것을 보증하도록 보호된다. 예를 들어, 조합은 높은 대역 갭을 가질 것이며 충분하게 높은 유전율을 가질 것이다. 특히, 이는 기판(20)으로 직접 접촉에 높은 대역 갭 재료를 위치시키며, 이는 전자 주입의 잠재적 소스이다. 배리어 유전체(22)에 대한 다른 잠재적 사용은 기판(20)에 대해 선택된 재료가 란탄 알루민산염으로 문제되면 확산 장벽이 된다.
도 3에 도시된 것은 기판(30), 유전막(32), 및 도전체(34)를 포함하는 집적 회로의 일부(28)이다. 이러한 경우 기판(30)은 기판(20)은 기판들(20 및 12)과 동일하며 도전체(34)는 도전체들(26 및 16)과 동일하다. 유전막(32)은 유전체(14) 및 유전체들(22 및 24)의 조합을 대신한다. 이러한 경우에 유전막(32)은 란탄의 높아진 농도를 갖는다. 기판(30)과 인터페이스하는 근처의 유전막(32)에서, 재료는 필수적으로 순수한 알루미늄 산화물이다. 도전체(34)를 향한 란탄의 농도의 이동은 인터페이스 근처 및 도전체(34)와의 인터페이스에서 유전막(32)의 알루미늄 및 란탄 사이의 1 대 1 비율이 될 때까지 지속적으로 증가한다. 이러한 접근의 장점은 기판(30)의 바로 다음에서 바람직한 높은 대역 갭을 제공하며 알루미늄 산화물과 란탄 알루민산염 사이의 임의의 흡수 인터페이스들을 회피한다는 것이다. 결과적인 유전율은 농도가 증가되는 비율을 제어하는 것에 의해 잘 조절될 수 있으며, 알루미늄과 란탄 사이의 1 대 1 비율이며 이는 도전체(34)와의 인터페이스 전에 잘 이루어질 수 있다. 대안으로 1 대 1 비율로 지속적으로 지나가도록 순서를 나누어 란탄의 농도가 알루미늄의 농도를 초과하도록 한다.
ALCVD를 사용하는 경우에서, 침착의 초기 위상들은 란탄을 포함하지 않을 것이다. 제 1 층은 단순하게 알루미늄 및 산화물이며 이는 바람직한 수의 층들에 대해 지속적이고 란탄은 란탄과 알루미늄 사이의 1 대 1 비율에 도달할 때까지 증가하여 알루미늄으로 대체될 수 있을 것이다. 사실, 알루미늄보다 높은 란탄의 농도를 얻는 것이 바람직할 수 있다. 손해는 란탄이 보다 높은 유전율의 제공에 있어서 란탄의 보다 높은 농도의 이득들이 위치를 위해 알루미늄보다 많은 란탄을 갖는 것이 바람직하다고 제공할 수 있다는 막의 품질이 열화되는 것이다. 이러한 경우, 도전체(34)로의 인터페이스에 가장 가까운 란탄은 농도에서의 알루미늄보다 클 것이다.
도 4에 도시된 것은 기판(34), 배리어 유전체(36), 높은 K 유전체(38), 배리어 유전체(40) 및 도전체(42)를 포함하는 집적 회로의 일부(32)이다. 이러한 경우에, 기판은 기판들(12, 20 및 30)과 동일하다. 배리어 유전체(36)는 배리어(22)와 동일하다. 높은 K 유전체(38)는 높은 K 유전체들(14 및 24)와 동일하다. 도전체(42)는 도전체들(16, 26 및 34)과 동일하다. 배리어층(40)은 높은 K 유전체(38)와 도전체(42) 사이에서 배리어를 제공한다. 배리어(40)는 도전체(42)가 높은 K 유전체(38)를 갖는 양립성 문제를 갖는 경우를 위한 것이다. 배리어(40)는 알루미늄 산화물, 실리콘 산화물 및 실리콘 산화질화물 중에서 가장 가까이 선택될 수 있다. 배리어 유전체(40)의 목적은 도전체(42)와 높은 K 유전체(38) 사이에 확산 배리어를 제공하는 것이다. 물론, 높은 유전율을 갖기 위해 배리어층(40)에 대해 바람직하지만 그의 목적은 도전체(42)와 높은 K 유전체(38) 사이에 문제들을 방지하는 것이다. 바람직한 선택은 실리콘 산화물보다 높은 유전체 상수를 갖기 때문에 알루미늄 산화물에 가깝다.
도 5에 도시된 것은 도전체(46), 높은 K 유전체(48) 및 도전체(50)를 포함하는 집적 회로의 일부(44)이다. 이러한 경우에, 높은 K 유전체의 유용성은 두개의 도전체들 사이에 있다. 이는 도전체(46)가 전하를 저장하기 위한 플로팅 게이트인 경우 우선적으로 발생한다. 46 및 50이 전하를 저장하기 위해 사용되는 커패시터평판들을 포함하는 상황들에서 또한 발생할 수 있다. 한가지 이러한 예는 동적 랜덤 액세스 메모리의 메모리 셀이다. 이러한 경우 낮은 누설의 바람직한 특성들을 갖는 것 뿐만 아니라 높은 유전율을 갖는 것이 높은 K 유전체(48)에 대해 또한 바람직하다.
도 5에 도시된 높은 K 유전체(48)는 높아진 농도를 갖는 란탄 알루민산염이다. 란탄의 농도는 순수 또는 거의 순수한 알루미늄 산화물이 도전체(46)와 인터페이스하는 및 도전체(50)와 인터페이스하는 중간에서 최대화된다. 이는 상대적으로 높은 유전율 및 높은 대역 갭에 대해 도전체(46)와의 인터페이스 및 도전체(50)와의 인터페이스 모두에서 높은 K 유전체 및 높은 절연체 모두가 되도록 제공한다. 높아진 높은 K 유전체(48)를 갖는 것에 의해서, 절연체 타입들 사이의 날카로운 인터페이스들이 회피된다. 재료 타입들 사이의 날카로운 변환들은 변화가 트랩되도록 위치되는 경향이 있다. 높아진 농도로 날카로운 인터페이스들이 회피된다. 트랜지스터의 경우에, 전하가 잠재적으로 도전체(50) 또는 도전체(46)로부터 주입될 수 있는 부분(44)의 경우에 주입되는 기판의 바로 다음에 높은 대역 갭을 갖는 것이 가장 중요하다. 따라서, 도전체(50) 및 도전체(46) 모두와의 인터페이스에서 높은 대역 갭을 갖는 것이 바람직하다.
도 6에 도시된 것은 도전체(54), 배리어 유전체(56), 높은 K 유전체(58), 배리어 유전체(60) 및 도전체(62)를 포함하는 집적 회로의 일부(52)이다. 이는 도 5의 구조와 동일하다. 도전체(54)는 도전체(46)와 동일하고 도전체(62)는 도전체(50)와 동일하며 층들(56, 58 및 60)의 조합은 도 5의 높은 K 유전체(48)와 동일하다. 도 6의 경우에, 유전층들(56 및 60)은 높은 대역 갭을 제공하고 도전체들(62 및 54)과 높은 K 유전체(58) 사이의 확산 대역을 제공하기 위해 동작한다. 따라서, 부가적인 배리어층들(56 및 60)은 높은 K 유전체(58)로의 확산 대역을 제공하는 것 뿐만 아니라 효율적인 절연 품질 모두를 위해 필요할 것이다. 도전체들(54 및 62)은 상이한 특성들을 가질 것이다. 하나는 폴리실리콘이다. 다른 것은 배리어 유전체의 타입이 바람직하게 상이한 경우의 금속이다. 높은 K 유전체(58)는 도들 1 내지 5의 구조들에 대한 막을 위한 란탄 알루민산염에 대해 설명된 이득들을 갖는 란탄 알루민산염을 포함한다.
유사하게 사실, 일부 환경들에서 도전체들(2 및 54) 사이에서 주입이 일어나기 때문에 배리어들은 트랜지스터의 형성으로부터 별개인 두개의 도전체들의 경우에 증가되도록 요청될 것이다. 따라서, 배리어들(56 및 60)의 필요 또는 도 5에서와 같은 등급의 필요는 일어나야할 것에 대하여 거의 실질적으로 발생하는 상황이 되는 바람직하지 않을 때 이러한 주입이 일어나지 않도록 한다. 따라서, 배리어들(56 및 60)의 필요 또는 도 5에 도시된 등급은 주입에 의해 전하의 저장인 경우에 보다 크다. 또한, 커패시터로서 순수하게 동작하는 경우에, 배리어층들(56 및 60)이 필요할 것이다. 커패시터의 제 1 의 목적은 전하를 저장하여 도전체로의 인터페이스에서 높은 대역 갭을 갖는 중요성이 트랜지스터에 대한 것보다 중요할 수 있다는 것이다.
이러한 높은 K 유전체에 대한 어플리케이션들에 대한 대안으로서, 란탄 알루미늄에 질화물을 포함하는 장점들이 있다. 란탄 알루민산염으로서 유사하게, 상이한 원소들의 농도들이 변화할 수 있으며 LaWAlxOyNz로서 기록될 수 있고 질화된 란탄 알루민산염(NLA)으로 고려될 수 있으며, NLA는 비정질이다. 따라서, 도 1을 참조하면 유전체(14)는 NLA를 포함할 수 있다.
NLA의 장점은 보론 침투에 대해 매우 저항성이 있다는 것이다. 보론은 일반적으로 P 채널 트랜지스터들에 대해 최소 게이트 폴리실리콘에서 제공된다. 따라서 높은 K 유전체들에 대한 제 1 의 어플리케이션인 유전체(14)가 게이트 유전체인 경우에 대하여, 보론이 도전체(16)로부터 기판(12)으로 침투하지 않는다는 것은 중요하다. 게이트 전극이 되는 도전체(16)로, 도전체(16) 이하의 기판(12)의 영역이 트랜지스터에 대한 채널이 될 것이다. 채널로의 보론 침투는 트랜지스터의 전기적인 특성들에 영향을 미친다. 이러한 효과들은 바람직하지 않을 것이며 모든 트랜지스터들에 대해 일정하여야 하고 따라서 트랜지스터들에 대해 성능 변화들을 생성한다. 란탄 알루민산염과 함께 존재하는 질화물은 또한 유전율을 약간 증가시켜 NLA는 게이트 전극 및 채널 사이의 보론 배리어로서 이득이 있으나, 높은 K인 이득들을 유지한다. 질화물의 농도는 유익한 보론 침투 저항을 이루기 위한 적어도 1퍼센트 원자 웨이트이지만, 원하는 특성을 이루기 위해 10퍼센트 원자 웨이트를 넘길 필요는 없다. NLA의 다른 유익은 종래의 CMOS 어플리케이션들에 대한 높은 열적 및 화학적 안정성이다.
NLA의 잠재적인 단점은 질화물이 전하를 트랩하여 트랜지스터의 소스와 드레인 사이의 일반적인 전류가 게이트 유전체로의 채널의 인터페이스에서 게이트 유전체로 변환하는데 효율적으로 에너지화되도록 전자들에 대해 효율적일 수 있도록 하는 경향이 있다는 것이다. 따라서, 이를 회피하기 위해 란탄 농도에 대해 도 3에 도시된 것과 동일한 방법으로 질소 콘텐트를 높이는데 이득이 될 수 있다. 이러한 예 및 도 3을 참조하는 것에 의해, 질소 농도는 게이트 전극(34)과 게이트 유전체(32) 사이에서 가장 커질 것이다. 이러한 가장큰 농도 위치에서, 농도는 최소 1퍼센트 원자 웨이트일 수 있다. 최소 농도 위치에서, 농도는 원자 웨이트에 의해 0.5퍼센트 질소보다 크지 않아야 한다. 농도에서의 변화 각도는 기판(30)과 게이트 유전체(32) 사이의 인터페이스로부터 질화물을 멀리 유지하는 동안 바람직한 보론 관통 저항을 이루도록 변화될 수 있다.
NLA는 또한 배리어(40)가 필요하지 않는 경우에 도 4에 도시된 것과 같은 게이트 유전체(38) 또는 도 2에 도시된 겡티트 유전체(24)에 대해 대체될 수 있다. NLA가 되는 게이트 유전체(38)에 대하여, 배리어(36)는 게이트 유전체(38)의 NLA에서 존재하는 질화물로부터 기판(34)을 분리시킨다. 게이트 유전체(38)의 NLA는 도전체(42)로부터의 보론 관통으로부터 기판(34)을 지킨다. 이러한 경우에, NLA 포함층(38)은 바람직하게 배리어(36)보다 두꺼울 수 있다. 도 1과 같은 구조에서 NLA를 사용하기 위한 다른 대안은 배리어(40)가 보론 침투 방지를 제공하기 위한 NLA일 수 있다는 것이며, 유전체(38)가 높은 K 유전체이고, 배리어(36)가 유지될 수 있다는 것이다. 실리콘 산화물인 배리어(36)의 이득은 인터페이스 트랩 밀도가 낮아서 이동 열화를 방지하는 것이다. 후자의 경우에, NLA 포함층은 바람직하게 높은 K 유전체층(38)보다 두꺼울 것이라는 것이다. NLA 포함 층에 대한 전형적인 범위는 10-90옹스트롬(1-9나노미터)이다. 다른 층에 대한 전형적인 범위는 5-20 옹스트롱(0.5-2나노미터)이다.
NLA는 또한 도들 5 및 6의 란탄 알루민산염에 대해 예를 들면, 유전체가 제어 게이트와 플로팅 게이트 사이에서 사용될 수 있는 상황들에 대해서 대체될 수 있다. 도 5의 경우에 대하여, 유전체(48)의 NLA의 질산화 농도는 중간보다 클 것이다. 도 6에 대해 유전체(58)는 NLA를 포함할 것이다. NLA는 누설 방지를 위한 바람직한 두께 및 그들 사이의 바람직한 용량형 결합을 이루기 위해 배리어(56 및/또는 60)와 같은 다른 층들과의 조합에서 사용될 수 있다.
NLA는 란탄 알루민산염에 대해 설명된 기술들을 사용하여 형성될 수 있다. 란탄 알루민산염을 침착시키기 위해 분야에서 공지된 기술들 중 하나는 알루미늄을 포함하는 Al(acac)3[아세틸 아세토네이트 알루미늄]과, 란탄을 포함하는 La(thd)3[2,2,6,6 테트라메틸-3,5 헵타네디오네 란탄], 및 유기금속 화학적 기상 증착 프로세스(MOCVD)에서 산소를 사용하는 것이다. 이는 효율적이지만, 원소들의 존재가 산화물, 란탄 및 알루미늄과 다르므로 란탄 알루민산염의 높은 순도들을 이루기엔 어려움이 있다. ALD 기술은 막 두께, 균일성 및 구성을 제어하는데는 유익하나, 순도의 원하는 레벨을 얻기는 힘들다.
순도의 보다 높은 레벨을 제공하는 기술은 아르곤을 갖는 란탄 알루민산염 타겟을 사용하기 위한 것이며 또는 활성화 질화물 및 산화물 소스들로의 조합에 레이저 스퍼터링이다. 란탄 알루민산염 타겟은 매우 높은 순도를 가지며 활성화 질소는 N2 가스를 사용하여 매우 순수할 수 있다. 질소는 바람직하게 그가 플라즈마로부터 떨어진 활성화로 만들어지며 이는 NLA가 침착되는 반도체 웨이퍼 상에 직접형성되는 원격 질소 플라즈마이다. 재료가 떨어지는 높은 순도 타겟은 NLA를 형성하도록 활성화 질소로 조합된다. 암모니아는 또한 그가 수소를 가져도 질소 소스로 유용할 수 있다. 수소는 용해될 수 있지만, 수소 콘텐트가 상대적으로 낮으면 문제가 되지 않는다. 다른 바람직한 질소 가스들은 질산화물(NO) 및 이질산화물(N2O)이다.
다른 기술이 산소와 질소만을 포함하는 란탄 및 알루미늄을 배달하기 위한 프리커서들로서 ALD를 사용한다. 이러한 목적을 위해 유용한 화학들은 La(NO)3)3및 Al(NO3)3이 있다. 프로세스를 시작하기 위해, 세척 후에 ALD의 침착에 대한 시작점을 형성하기 위해 H2O가 도입될 것이다. 세척 후에, 란탄 또는 알루미늄 질화물들의 하나가 세척 후의 이후 H2O에 다시 도입된다. 알루미늄은 그것이 란탄보다 실리콘에 잘 접합하기 때문에 실리콘에 가장 가까운 제 1 층에 대해 바람직하다. 이는 원하는 질소 농도를 이루기 위해 암모니아와 같은 질소 포함 가스를 도입하는 것에 따른다. 이는 H2O 이후의 세척에 뒤따르며, 이후 란탄 및 알루미늄 질화물에 의해 뒤따른다. 이는 NLA의 완전층을 완성한다. 이후, 바람직한 접근은 부가적인 단층들에 따른 알루미늄 및 산소를 갖는 단층이며; 하나는 란탄 및 산소를, 다른 하나는 질소를 갖는다. 이러한 프로세스는 원하는대로 유지된다. 질소 함유 가스를 주입하는 단계는 삭제되거나 란탄 및 알루미늄 질화물의 각 단계들 후에 질소 농도를 더 높거나 낮게 조절하기 위해 원하는 대로 포함될 수 있다.
NLA의 이득들은 또한 제어 게이트와 플로팅 게이트 사이의 게이트 유전체 또는 유전층으로서 사용하기 위해 유전층보다 부가적인 유전체 특성들로 부가될 수 있다. 예를 들어, 에칭 정치 층들과 같은 유전 피처들, 측벽 스페이서들에 대한 라이너들 및 트렌치 라이너들이다. NLA와 같은 질소, 란탄, 질소 및 산소를 포함하는 유전체의 함수가 이러한 나열된 유전체 특성들에 대한 다양한 어플리케이션들에서의 확산 배리어의 이득을 제공할 수 있다. 다른 란탄 알루민산염이 이러한 동일한 어플리케이션들에 사용될 수 있다.
본 발명이 다양한 실시예들에서 설명되었으나, 본 발명과 연관된 이득들의 일부 또는 이득을 제공할 조합에서 사용될 수 있는 다른 실시예들 및 다른 재료들이 있을 수 있다. 이들 언급된 것과 다른 재료들이 사용될 수 있다. 부가적으로 설명되는 조합들 및 다양한 비율들의 란탄 알루민산염에 의해 제공된 것에 더하여 이득들을 제공할 수 있는 란탄 알루민산염에 부가될 수 있는 재료들이 있을 수 있다. 또한, 제트 기상 증착, 원격 플라즈마 침착, 원격 플라즈마 ALD와 같은 침착의 다른 방법들이 있을 수 있다. 따라서, 본 발명의 범위를 정의하는 청구항들이 있다.

Claims (45)

  1. 반도체 구조에 있어서:
    반도체 기판과;
    상기 반도체 기판 상의 란탄, 알루미늄, 산소 및 질소를 포함하는 유전층과;
    상기 유전층 상의 전극층을 포함하는, 반도체 구조.
  2. 제 1 항에 있어서, 상기 반도체 기판과 상기 유전층 사이에 계면층(interfacial layer)을 더 포함하는, 반도체 구조.
  3. 제 2 항에 있어서, 상기 계면층은 실리콘, 질소 및 산소를 포함하는, 반도체 구조.
  4. 제 2 항에 있어서, 상기 계면층은 알루미늄, 질소 및 산소를 포함하는, 반도체 구조.
  5. 제 1 항에 있어서, 상기 유전층(41)의 질소의 농도는 상기 반도체 기판의 인접 부분과 비교하여 상기 전극층의 인접 부분이 더 높은, 반도체 구조.
  6. 제 1 항에 있어서, 상기 유전층은 비정질인, 반도체 구조.
  7. 제 1 항에 있어서, 상기 반도체 기판은 단결정 실리콘, 갈륨 비소, 절연층 상의 반도체, 실리콘 게르마늄 및 게르마늄으로 이루어진 그룹으로부터 선택되는, 반도체 구조.
  8. 제 1 항에 있어서, 상기 전극층은 게이트 전극인, 반도체 구조.
  9. 제 1 항에 있어서, 상기 유전층의 적어도 하나의 원소는 0 내지 0보다 큰 미리 정해진 양으로 등급이 매겨지는, 반도체 구조.
  10. 반도체 구조에 있어서:
    제 1 도전층과;
    상기 제 1 도전층 상의 란탄, 알루미늄, 산소 및 질소를 포함하는 유전층과;
    상기 유전층 상의 제 2 도전층을 포함하는, 반도체 구조.
  11. 제 10 항에 있어서, 상기 제 1 도전층은 플로팅 게이트인, 반도체 구조.
  12. 제 10 항에 있어서, 상기 제 1 도전층 및 제 2 도전층 중 적어도 하나는 커패시터 평판(capacitor plate)인, 반도체 구조.
  13. 제 10 항에 있어서, 상기 유전층은 상기 제 1 도전층과 제 2 도전층 모두의 인접 부분들과 비교하여 상기 유전층의 중심 부분에서 더 높은 질소 농도를 갖는, 반도체 구조.
  14. 반도체 구조에 있어서:
    반도체 기판과;
    상기 반도체 기판 상에 형성된 제 1 유전층과;
    상기 제 1 유전층 상에 형성된 란탄, 알루미늄, 산소 및 질소를 포함하는 제 2 유전층과;
    상기 유전층 상의 전극층을 포함하는, 반도체 구조.
  15. 제 14 항에 있어서, 상기 제 1 유전층은 약 10 옹스트롱(1 나노미터) 두께보다 작고, 상기 제 2 유전층은 약 20-90 옹스트롱(2-9 나노미터) 두께 사이에 있는, 반도체 구조.
  16. 제 15 항에 있어서, 상기 제 1 유전층은 실리콘 산화물, 산화질화물 및 알루미늄 산화물 중 하나를 포함하는, 반도체 구조.
  17. 제 14 항에 있어서, 상기 제 1 유전층은 약 10-90 옹스트롱(1-9 나노미터) 두께 사이에 있고, 상기 제 2 유전층은 약 5-20 옹스트롱(0.5 내지 2 나노미터) 두께 사이에 있는, 반도체 구조.
  18. 제 17 항에 있어서, 상기 제 1 유전층은 5를 초과하는 유전율(Κε)를 갖는, 반도체 구조.
  19. 반도체 구조를 형성하기 위한 방법에 있어서:
    반도체 표면 및 도전층을 갖는 기판으로부터 선택된 제 1 재료를 제공하는 단계와;
    상기 제 1 재료 상에 란탄, 알루미늄, 산소 및 질소를 포함하는 유전층을 형성하는 단계와;
    상기 유전층 상에 도전 전극층을 형성하는 단계를 포함하는, 방법.
  20. 제 19 항에 있어서, 유전층을 형성하는 단계는:
    실질적으로 질소가 없는, 란탄, 알루미늄 및 산소를 포함하는 유전층을 형성하는 단계와;
    질소를 상기 유전층에 포함시키는 단계를 포함하는, 방법.
  21. 제 20 항에 있어서, 질소를 포함시키는 단계는 상기 반도체 구조를 암모니아 가스(NH3)에 노출시키는 단계를 포함하는, 방법.
  22. 제 20 항에 있어서, 질소를 포함시키는 단계는 상기 유전층의 침착동안 원격 질소(N2) 플라즈마(remote nitrogen plasma)를 도입하는 단계를 포함하는, 방법.
  23. 제 19 항에 있어서, 상기 유전층 내의 위치에서의 질소 농도는 1.0 내지 10 원자 퍼센트 사이에 있는, 방법.
  24. 제 19 항에 있어서, 상기 유전층을 형성하는 단계는 원자층 화학적 기상 증착(ALCVD)에 의해 상기 유전층을 형성하는 단계를 포함하는, 방법.
  25. 제 24 항에 있어서, 상기 유전층을 형성하는 단계는:
    알루미늄 및 산소를 포함하는 제 1 모노층을 형성하는 단계와;
    란탄 및 산소를 포함하는 제 2 모노층을 형성하는 단계와;
    상기 제 1 모노층 및 제 2 모노층 중 적어도 하나 위에 질소의 모노층을 형성하는 단계를 포함하는, 방법.
  26. 제 25 항에 있어서, 질소의 모노층을 형성하는 단계는 암모니아(NH3) 가스를 사용하여 이루어지는, 방법.
  27. 제 25 항에 있어서, 질소의 모노층을 형성하는 단계는 질소 산화물(NO) 가스를 사용하여 이루어지는, 방법.
  28. 제 25 항에 있어서, 질소의 모노층을 형성하는 단계는 원격 질소(N2) 플라즈마를 사용하여 이루어지는, 방법.
  29. 제 19 항에 있어서, 유전층을 형성하는 단계는 유기금속 화학적 기상 증착을 사용하여 상기 유전층을 형성하는 단계를 포함하는, 방법.
  30. 제 29 항에 있어서, 질소는 암모니아 가스(NH3), 질소 산화물 가스(NO), 및 이질소 산화물 가스(N2O)로 이루어진 그룹으로부터 선택된 질소 함유 가스의 사용에 의해 상기 유전층에 포함되는, 방법.
  31. 제 29 항에 있어서, 질소는 원격 질소(N2) 플라즈마를 사용하는 것에 의해 상기 유전층에 포함되는, 방법.
  32. 제 19 항에 있어서, 유전층을 형성하는 상기 단계는 유전층 내의 질소의 농도가 상기 제 1 재료의 인접 부분과 비교하여 상기 도전 전극층의 인접 부분이 더 높은 유전층을 형성하는 단계를 포함하는, 방법.
  33. 제 32 항에 있어서, 상기 제 1 재료의 인접 부분의 질소의 농도는 0.5% 원자 퍼센트보다 작은, 방법.
  34. 제 32 항에 있어서, 상기 도전 전극층의 인접 부분의 질소의 농도는 1.0% 원자 퍼센트보다 큰, 방법.
  35. 제 19 항에 있어서, 유전층을 형성하는 상기 단계는 유전층 내의 질소의 농도가 상기 도전 전극층의 인접 부분과 상기 제 1 재료의 인접 부분 모두와 비교하여 상기 유전층의 중심 부분에서 더 높은 유전층을 형성하는 단계를 포함하는, 방법.
  36. 제 19 항에 있어서, 유전층을 형성하는 상기 단계는 물리적 기상 증착을 수행하는 단계를 포함하는, 방법.
  37. 제 36 항에 있어서, 물리적 기상 증착을 수행하는 상기 단계는 활성 질소 분위기에서 란탄 알루민산염 타겟에 레이저 빔을 펄싱하는 펄스 레이저 침착(pulsed laser deposition)을 포함하는, 방법.
  38. 제 19 항에 있어서, 상기 제 1 재료와 상기 유전층 사이에 절연층을 침착시키는 단계를 더 포함하는, 방법.
  39. 제 38 항에 있어서, 상기 절연층은 실리콘 산화물, 옥시 질화물(oxynitride) 및 알루미늄 산화물 중 하나를 포함하는, 방법.
  40. 제 38 항에 있어서, 상기 절연층은 5보다 큰 유전율을 갖는, 방법.
  41. 반도체 구조에 있어서:
    반도체 기판과;
    상기 반도체 기판 상에 란탄, 알루미늄 및 산소를 포함하는 유전 피처(dielectric feature)를 포함하는, 반도체 구조.
  42. 제 41 항에 있어서, 상기 유전 피처는 질소를 더 포함하는, 반도체 구조.
  43. 제 42 항에 있어서, 상기 유전 피처는 질화 란탄 알루민산염으로 이루어지는, 반도체 구조.
  44. 제 42 항에 있어서, 상기 유전 피처는 게이트 유전체, 에칭 정지층, 트렌치 라이너 및 측벽 스페이서 라이너 중 하나를 포함하는, 반도체 구조.
  45. 제 42 항에 있어서, 상기 유전 피처는 확산 장벽으로서 기능하는, 반도체 구조.
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