KR100668736B1 - 반도체 소자의 커패시터 형성 방법 - Google Patents

반도체 소자의 커패시터 형성 방법 Download PDF

Info

Publication number
KR100668736B1
KR100668736B1 KR1020040117283A KR20040117283A KR100668736B1 KR 100668736 B1 KR100668736 B1 KR 100668736B1 KR 1020040117283 A KR1020040117283 A KR 1020040117283A KR 20040117283 A KR20040117283 A KR 20040117283A KR 100668736 B1 KR100668736 B1 KR 100668736B1
Authority
KR
South Korea
Prior art keywords
precursor
lower electrode
capacitor
forming
dielectric layer
Prior art date
Application number
KR1020040117283A
Other languages
English (en)
Other versions
KR20060077751A (ko
Inventor
김해원
조호진
이금범
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040117283A priority Critical patent/KR100668736B1/ko
Publication of KR20060077751A publication Critical patent/KR20060077751A/ko
Application granted granted Critical
Publication of KR100668736B1 publication Critical patent/KR100668736B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02148—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing hafnium, e.g. HfSiOx or HfSiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 소자의 커패시터 형성 방법에 관한 것으로, 본 발명은 소정의 하부구조를 가지는 반도체 기판 상에 하부 전극을 형성하는 단계와, 상기 하부 전극에 도펀트를 도핑하는 단계와, 상기 도펀트가 도핑된 상기 하부 전극 표면을 질화하는 단계와, 상기 질화된 하부 전극 상에 비정질의 Hf1-xSixO2 유전층을 증착하는 단계와, 상기 Hf1-xSixO2 유전층 상에 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법을 제공한다.
커패시터, 고유전막, 누설전류, 버퍼막

Description

반도체 소자의 커패시터 형성 방법{Method for forming capacitor of semiconductor}
도 1a 내지 1e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 커패시터 형성 방법을 순차적으로 보여주는 단면도이다.
도 2a 및 도 2b는 전구체(Precursor)를 첨가하여 비정질 상태의 Hf1-xSixO2 를 형성하는 것을 보여주는 사진이다.
***** 도면의 주요부분에 대한 부호의 설명 *****
102: 하부전극 104: 도핑층
106: 질화막 108: Hf1-xSixO2 유전층
110: 상부전극 실리콘
본 발명은 반도체 소자의 커패시터 형성 방법에 관한 것으로서, 보다 상세하 게는, 비정질로 증착된 유전막을 이용하여 누설전류 감소시킬 수 있는 반도체 소자의 커패시터 형성방법에 관한 것이다.
반도체장치의 고집적화에 따라 메모리 장치를 구성하는 메모리 셀의 크기도 작아지고 있다. 이에 따라 메모리 셀의 기본 구성요소인 트랜지스터뿐만 아니라 커패시터의 형성영역도 작아지고 있다. 특히, 커패시터의 경우 데이터 저장수단으로써 적정한 데이터 수용능력을 갖고 있어야 한다. 하지만, 고집적화에 따라 저장할 수 있는 한계용량이 점점 작아지고 있다.
이와 같은 난점을 극복하기 위한 방법으로서 커패시터의 형태의 전환이 요구되었고, 이러한 요구에 부응하는 새로운 형태가 제시되었다. 즉, 커패시터의 형태가 기존에는 주로 평면형이었다. 그러나 고집적화에 따라 제한된 영역에서 충분한 커패시턴스를 확보하기 위해 핀(pin), 실린더(cylinder) 또는 트랜치(trench)와 같은 입체적인 형태로 바뀌었다. 그러나 이러한 커패시터의 외형적인 변화는 반도체기술의 발전에도 불구하고 어느 정도의 한계가 있다.
따라서, 작은 부피의 커패시터에서도 메모리 셀의 동작을 충분히 지원할 수 있을 정도의 커패시턴스를 확보하기 위한 다른 방법으로 커패시터를 구성하는 재료적인 측면으로의 접근방법이 연구되었고 유전막의 개선에 관심을 갖기 시작하였다.
물리학적으로 커패시터의 커패시턴스를 증가시킬 수 있는 방법으로는 커패시터의 전극의 면적을 증가시키거나 전극의 거리를 가깝게 하거나 유전막의 유전율을 높이는 방법이 있다. 그런데 전극 면적의 증가는 집적화에 따라 수용하기가 어려워지고 있다. 따라서 반도체장치의 고집적화에 영향을 가장 적게 받을 수 있는 방법 이 바로 유전막의 유전율을 높이는 것이다. 유전율은 높이기 위해서는 커패시터를 제조할 때 고 유전율을 갖는 유전막을 사용해야 한다.
최근 관심을 모으고 있는 고유전막으로는 HfO2가 있다. HfO2의 경우 소자에서 요구되는 정전용량과 누설전류를 확보하기 위해 필요한 물리적 두께(예를 들면, 80~100Å) 만큼 증착하게 될 경우 유전막의 거칠기(roughness)가 불량해져 특정부위에 전계가 집중되어 누설전류가 증가하는 문제점을 유발시킨다. 이는 HfO2의 증착 두께가 일정 두께, 예를 들어 50Å 이상이 되면 모노클리닉(monoclinic)이라는 결정(crystallite)으로 증착되기 때문이다.
이와 같은 문제점을 해결하기 위해 HfO2를 증착할 때 결정화가 시작되기 직전 두께까지 증착한 후, Al2O3를 버퍼막으로로 5~6Å 만큼 증착한 후 다시 HfO2 를 필요한 두께만큼 증착하여 HfO2+Al2O3+HfO2 구조를 갖는 유전막을 이용하고 있다.
그러나, 상기 HfO2+Al2O3+HfO2 구조의 유전막 형성 방법에서는 버퍼막인 Al2O3를 추가적으로 증착해야 하기 때문에 다른 증착 모듈의 사용에 따른 처리량(Trough-put)의 증가 문제와 증착 부산물의 발생 문제가 야기된다. 상기 증착 부산물은 같은 증착 모듈에서 HfO2와 Al2O3를 증착하는 경우, HfO2와 Al2O3의 증착에 사용되는 소스 가스 간에 야기되는 화학기상증착(CVD, Chemical Vapor Deposition) 반응에 의해 발생한다.
따라서, Al2O3 와 같이 다른 물질을 버퍼막으로 사용할 필요가 없는 비정질의 유전막의 개발이 절실히 요청되고 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 비정질의 Hf1-xSixO2의 증착을 통해 커패시터의 유전막을 형성하여 유전막의 결정질화에 따른 누설 전류의 증가를 버퍼막의 사용 없이 차단할 수 있는 반도체 소자의 커패시터 형성 방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위하여, 본 발명은 소정의 하부구조를 가지는 반도체 기판 상에 하부 전극을 형성하는 단계와, 상기 하부 전극에 도펀트를 도핑하는 단계와, 상기 도펀트가 도핑된 상기 하부 전극 표면을 질화하는 단계와, 상기 질화된 하부 전극 상에 비정질의 Hf1-xSixO2 유전층을 증착하는 단계와, 상기 Hf1-xSixO2 유전층 상에 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법을 제공한다.
여기서, 상기 Hf1-xSixO2 유전층은 Hf 전구체와 Si 전구체를 첨가하고, O2 또는 O3을 산화제로 주입하여 형성되는 비정질의 유전층인 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법을 제공한다.
여기서, 상기 하부 전극은 도프드 실리콘 또는 도프드 실리콘 및 언도프드 실리콘으로 이루어지는 것을 특징으로 한다.
또한, 상기 Hf1-xSixO2 유전층의 증착은 250~550℃의 증착온도와 0.8~1.2 Torr의 증착압력에서 이루어지는 것을 특징으로 한다.
그리고, 상기 Hf1-xSixO2 유전층은 50~100Å의 두께로 증착되는 것을 특징으로 한다.
또한, 상기 Hf 전구체는 TEMAH(Hf[N(CH3)(C2H5)]4), TDEAH(Hf[N(C 2H5)2]4) 및 TEMAH(Hf[N(CH3)(C2H5)]4) 중 어느 하나로 이루어지고, Si 전구체는 TriDEAS(HSi[N(C2H5)2]3) 또는 TriDMAS(HSi[N(CH3) 2]3)로 이루어지는 것을 특징으로 한다.
그리고, 상기 Si 전구체의 캔니스터 온도를 1~30℃로 유지하고, Hf 전구체의 캔니스터의 온도를 60~120℃로 유지하는 것을 특징으로 한다.
또한, 상기 Hf 전구체와 상기 Si 전구체의 첨가에 10~30sccm의 질소 또는 아르곤 가스를 사용하는 것을 특징으로 한다.
이하, 본 발명의 목적들을 첨부된 도면을 참고로 하여 설명하면 다음과 같다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부된 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 이 실시예들을 벗어나 다양 한 형태로 구현 가능하다. 한편, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1a 내지 1e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 커패시터 형성 방법을 순차적으로 보여주는 단면도이다.
우선, 도 1a에 도시한 바와 같이, 소정의 하부 구조를 가지는 반도체 기판(미도시) 상에 하부 전극(102)을 형성한다. 이때, 하부 전극(102)은 도프드 실리콘으로 구성하거나 도프드 실리콘과 언도프드 실리콘이 순차적으로 적층된 구조이다.
그리고 나서, 도 2b에 도시한 바와 같이, 하부전극(102)에 도핑 처리를 하여 하부전극(102)의 상부에 도핑층(104)을 형성한다. 이때, 하부전극(102)의 도핑 공정은 하부전극(102)의 구성 물질에 따라 달라지는데, 먼저 하부전극(102)이 도프드 실리콘으로 구성된 경우 PH3 분위기에서 도펀트(dopant)로 P 또는 As를 사용하여 도핑 공정을 실시한다. 이에 따라 도프드 실리콘으로 구성된 하부전극(102)의 상부에 1E20~5E21 cm-3 의 도핑 농도로 형성된 도핑층(104)이 형성된다.
한편, 하부전극(102)이 도프드 실리콘과 언도프드 실리콘이 순차적으로 적층된 구조로 이루어지는 경우에는 AsH3 또는 PH3의 분위기에서 플라즈마나 열공정을 통해 상기 하부전극(102)에 도핑층(104)을 형성하게 된다. 이때, 상기 언도프드 실리콘은 울퉁불퉁하게 표면이 가공할 수 있는 물질로 형성하는 것이 바람직하다.
또한, 언도프드 실리콘이 대기에 노출되면 표면에 자연 산화막이 형성되는데, 습식 식각으로 제거할 수도 있으나 그대로 잔류시켜 언도프드 실리콘 상에 산화막을 형성시킬 수도 있다.
이때, 상기 산화막이 형성된 하부전극(102)은 AsH3 또는 PH3를 단독으로 또는 소정 비율로 혼합하여 포함한 기체 분위기에서 열처리하는 것이 가능한데, 상기 열처리는 400~800℃의 온도와 0.05~760 Torr의 압력 하에서 3~180 분 동안 진행되는 것이 바람직하고, 이때 필요에 따라 플라즈마를 적용하는 것도 가능하다.
다음으로, 도 1c에 도시한 바와 같이, 도핑층(104)이 형성된 하부전극(102)을 질화시켜, 그 위에 얇은 질화막(106)을 형성한다. 상기 질화 공정은 NH3 분위기에서 급속열처리(RTP; Rapid Thermal Process)를 이용한다. 이때, 상기 RTP는 600~750℃의 온도와 약 760Torr의 상압에서 진행되며, NH3 가 주입되는 상황에서 질화 공정이 진행된다.
이때, 상기 질화 공정은 앞서 설명한, 도핑 공정과 동시에 실시될 수도 있고, 순차적으로 실시될 수도 있다. 동시에 진행되는 경우 질화 공정과 도핑 공정이 인 챔버(In Chamber)나 인 시츄(In Situ) 상태로 진행된다.
이어서, 도 1d에 도시한 바와 같이, 질화막(106) 상에 Hf1-xSixO2 유전층(108)을 증착한다. 단, 여기서 0<x<1 이다. 이때, Hf1-xSixO2 유전층(108)은 Hf 전구체와 Si 전구체를 첨가하고, O2 또는 O3을 산화제로 주입하여 형성되는 비정질의 유전층으로, 50~100Å의 두께로 증착되는 것이 바람직하다.
또한, Hf1-xSixO2 유전층(108)의 증착에는 화학적 기상증착(CVD; Chemical Vapor Deposition) 또는 원자층 증착(ALD; Atomic Layer Deposition) 방식이 이용될 수 있으며, 250~550℃의 증착온도와 0.8~1.2 Torr의 증착압력 하에서 이루어진다.
그리고, 상기 Hf 전구체는 TEMAH(Hf[N(CH3)(C2H5)]4), TDEAH(Hf[N(C 2H5)2]4) 및 TEMAH(Hf[N(CH3)(C2H5)]4) 중 어느 하나로 이루어지고, Si 전구체는 TriDEAS(HSi[N(C2H5)2]3) 또는 TriDMAS(HSi[N(CH3) 2]3)로 이루어지는 것을 특징으로 한다.
또한, 상기 Si 전구체의 캔니스터(canister) 온도를 30℃ 이하로 유지하고, Hf 전구체의 캔니스터의 온도를 60~120℃로 유지하는 것을 특징으로 하며, 상기 Hf 전구체와 상기 Si 전구체의 첨가에 10~30sccm의 질소 또는 아르곤 가스를 사용하는 것이 바람직하다.
상기 공정을 통해 형성된 Hf1-xSixO2 유전층(108)은 비정질로 증착되므로 Al2O3 와 같은 버퍼막을 증착하지 않고도 결정질화 된 유전막 표면을 통한 누설 전류의 증가를 막을 수 있다.
마지막으로, 도 1e에 도시한 바와 같이, Hf1-xSixO2 유전층(108) 상에 상부전 극 실리콘(110)을 형성하여 본 발명의 일 실시예에 의한 반도체 소자의 커패시터 형성 방법을 완료한다.
한편, 도 2a 및 도 2b를 참고하면, 본 발명의 바람직한 실시예에 의해 전구체(Precursor)를 첨가하여 비정질 상태로 형성된 Hf1-xSixO2 유전층을 확인할 수 있다.
본 발명에 의하면, 비정질의 Hf1-xSixO2의 증착을 통해 커패시터의 유전막을 형성함에 따라, 유전막의 결정질화에 따른 누설 전류의 증가를 버퍼막의 사용 없이 방지할 수 있는 효과가 있다.
또한, 유전막의 결정질화를 막는 버퍼막을 사용하지 않고 커패시터의 유전막을 형성하므로 유전막 증착에 필요한 처리량의 증가와 증착 부산물 발생을 방지할 수 있는 효과도 있다.

Claims (9)

  1. 소정의 하부구조를 가지는 반도체 기판 상에 하부 전극을 형성하는 단계와,
    상기 하부 전극에 도펀트를 도핑하는 단계와,
    상기 도펀트가 도핑된 상기 하부 전극 표면을 질화하는 단계와,
    상기 질화된 하부 전극 상에 비정질의 Hf1-xSixO2 유전층을 증착하는 단계와,
    상기 Hf1-xSixO2 유전층 상에 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법.(단 0<x<1)
  2. 제 1 항에 있어서, 상기 Hf1-xSixO2 유전층은 Hf 전구체와 Si 전구체를 첨가하고, O2 또는 O3을 산화제로 주입하여 형성되는 비정질 유전막인 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 Hf1-xSixO2 유전층의 증착은 250~550℃의 증착온도와 0.8~1.2 Torr의 증착압력에서 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 Hf1-xSixO2 유전층은 50~100Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  5. 제2항에 있어서, 상기 Hf 전구체는 TEMAH(Hf[N(CH3)(C2H5)]4), TDEAH(Hf[N(C2H5)2]4) 및 TEMAH(Hf[N(CH3)(C2H5)]4) 중 어느 하나로 이루어지고, Si 전구체는 TriDEAS(HSi[N(C2H5)2]3) 또는 TriDMAS(HSi[N(CH3)2]3)로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  6. 제2항에 있어서, 상기 Si 전구체의 캔니스터 온도를 1~30℃로 유지하고, Hf 전구체의 캔니스터의 온도를 60~120℃로 유지하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  7. 제2항에 있어서, 상기 Hf 전구체와 상기 Si 전구체의 첨가에 10~30sccm의 질소 또는 아르곤 가스를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  8. 제 1 항에 있어서, 상기 하부 전극은 도프드 실리콘 또는 도프드 실리콘 및 언도프드 실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  9. 제 1 항에 있어서, 상기 하부 전극 표면을 질화하는 단계는 상기 하부 전극에 도펀트를 도핑하는 단계와 인시츄(In-situ) 또는 인챔버(In-chamber)로 진행되는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
KR1020040117283A 2004-12-30 2004-12-30 반도체 소자의 커패시터 형성 방법 KR100668736B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040117283A KR100668736B1 (ko) 2004-12-30 2004-12-30 반도체 소자의 커패시터 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117283A KR100668736B1 (ko) 2004-12-30 2004-12-30 반도체 소자의 커패시터 형성 방법

Publications (2)

Publication Number Publication Date
KR20060077751A KR20060077751A (ko) 2006-07-05
KR100668736B1 true KR100668736B1 (ko) 2007-01-26

Family

ID=37169761

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117283A KR100668736B1 (ko) 2004-12-30 2004-12-30 반도체 소자의 커패시터 형성 방법

Country Status (1)

Country Link
KR (1) KR100668736B1 (ko)

Also Published As

Publication number Publication date
KR20060077751A (ko) 2006-07-05

Similar Documents

Publication Publication Date Title
KR100652427B1 (ko) Ａｌｄ에 의한 도전성 폴리실리콘 박막 형성 방법 및 이를이용한 반도체 소자의 제조 방법
US7560349B2 (en) Semiconductor device and gate structure having a composite dielectric layer and methods of manufacturing the same
US7153786B2 (en) Method of fabricating lanthanum oxide layer and method of fabricating MOSFET and capacitor using the same
CN1808699A (zh) 形成氮化钛层的方法及形成电容器的下电极的方法
US20070063266A1 (en) Semiconductor device and method for manufacturing the same
US20110104907A1 (en) Methods of forming a metal silicate layer and methods of fabricating a semiconductor device including the metal silicate layer
US7402491B2 (en) Methods of manufacturing a semiconductor device including a dielectric layer including zirconium
KR100655140B1 (ko) 캐패시터 및 그 제조 방법
US7566608B2 (en) Methods of forming thin layers including zirconium hafnium oxide and methods of forming gate structures, capacitors, and flash memory devices using the same
US20080054400A1 (en) Capacitor and method of manufacturing the same
KR101116166B1 (ko) 반도체 소자의 커패시터 및 그 제조 방법
KR100945935B1 (ko) 불휘발성 메모리소자의 제조방법
KR20020037337A (ko) 결정질 질화 실리콘 형성 방법
US20060189055A1 (en) Method of forming a composite layer, method of manufacturing a gate structure by using the method of forming the composite layer and method of manufacturing a capacitor by using the method of forming the composite layer
KR100668736B1 (ko) 반도체 소자의 커패시터 형성 방법
JP5177660B2 (ja) 絶縁膜の形成方法
US7605067B2 (en) Method of manufacturing non-volatile memory device
US20110306171A1 (en) Methods of fabricating semiconductor devices with differentially nitrided gate insulators
KR20080011788A (ko) 유전막을 갖는 반도체 소자 및 그 형성방법
KR100818652B1 (ko) 산소포획막을 구비한 캐패시터 및 그의 제조 방법
KR20070106286A (ko) 루틸구조로 결정화된 티타늄산화막의 형성 방법 및 그를이용한 캐패시터의 제조 방법
KR100780631B1 (ko) 티타늄산화막의 증착 방법 및 그를 이용한 캐패시터의제조 방법
CN1661802A (zh) 半导体元件及其制造方法
KR100414868B1 (ko) 캐패시터의 제조 방법
KR20010008502A (ko) 반도체장치의 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee