CN1661802A - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明揭露一半导体元件以及建构此半导体元件的制造方法。在本发明的一个实施例之中，半导体元件包括基材、至少一个形成于基材上的逻辑元件、至少一个形成于基材上的存储元件。逻辑元件包括一个高介电常数的闸介电层，同时存储元件包括一个非高介电常数的介电层。

Description

半导体元件及其制造方法
技术领域
本发明是有关于一种半导体元件的制造，特别适用以形成逻辑嵌入式存储集成电路的系统以及制造方法。
背景技术
集成电路是由一个以上的元件(例如，电路元件)经由建构制程在半导体基材的上建构而成。虽然半导体元件技术，早在数十年前就已被运用，随着建构制程以及材料的进步，半导体元件的尺寸仍持续在缩小。例如目前的建构制程可以制造出尺寸(使用此一制程所制造出的最小组成或线宽)小于0.09μm的元件。然而，在半导体制造过程中，元件的尺寸缩小常会引发其它新的制程问题与挑战。
在一个实施例之中，当半导体元件的尺寸小于0.09μm时，用来形成元件的某部分的超薄二氧化硅闸氧化介电层会出现没有预期的漏电现象。对于一个逻辑嵌入式存储元件而言，逻辑元件区特别容易产生漏电现象。
因此有需要提供一种可以减缓漏电现象的改进式集成电路，以符合逻辑或存储元件的工作电压的需求。
发明内容
本发明是有关于一种半导体元件的制造，特别适用以形成逻辑嵌入式存储集成电路的系统以及制造方法。
本发明的目的是这样实现的：本发明提供一种半导体元件，至少包括：一基材；至少一逻辑元件形成于该基材之上，该至少一逻辑元件至少包括一高介电常数的闸介电层；以及至少一存储元件形成于该基材之上，该至少一存储元件至少包括一非高介电常数的闸介电层。
另外本发明提供一种半导体元件的制造方法，至少包括：提供一基材；形成一第一闸介电层，具有一高介电常数的材质，其中该第一闸介电层用来作为一逻辑元件；以及形成一第二闸介电层，具有一非高介电常数的材质，其中该第二闸介电层用来作为一存储元件。
为了说明起见，本发明提供了多个实施例，用以实施本发明的不同方式。个别实施例的编排与内容详述如下以简述本发明。当然，此一实施例仅作为说明之用，并不用以限定本发明。加上，本发明在不同实施例之中，可能会重复参照相同的号码或字母。这些字母与数字的重复，只是为了简化以及清楚描述之需，并不代表所讨论的不同实施例与/或结构之间彼此有相互关系。再者，再下述实施例之中，有关形成第一部份位于或盖过第二部分之上的描述，包括下述几种可能的实施例，其中第一部份与第二部分可能相互接触，或在第一与第二部分之间有另一第三部份介入其中，使第一部份与第二部分并未直接接触。
当维持在高电压状态时，为了降低漏电现象，可以使用具有更高介电常数的薄膜以达到合适的等效栅极氧化层厚度(Equivalent Oxide Thickness，EOT)。等效栅极氧化层厚度为一厚度值，设计用来比较非二氧化硅栅极介电层与二氧化硅栅极介电层的效果。例如，等效栅极氧化层厚度可以代表，当不同介电常数的替代介电层的厚度达到相同栅极电容量时，所需要的二氧化硅的厚度。因此降低漏电现象的方法之一就是采用高介电材质的介电层(例如，具有比氮化硅的介电常数更高的介电层)作为逻辑元件的闸介电层。
附图说明
图1是根据本发明的一实施例所绘示的一部份的集成电路的剖面图，此一部份的集成电路包括存储元件以及逻辑元件。
图2是根据本发明的一实施例所绘示的一部份的集成电路的剖面图，此一部份的集成电路包括具有不同栅极材质的存储元件以及逻辑元件。
图3是根据本发明的一建构方法实施例，以建构如图2所绘示的电路。
符号说明
100、200：半导体元件             102：基材
104：井区                        106：绝缘层
120：逻辑区                      110：存储区
204、206：闸介电层
具体实施方式
请参照图1，图1为绘示一部份的半导体元件100的剖面图，此部份的半导体元件100包括存储元件以及逻辑元件。在此实施例之中，半导体元件100包括多个逻辑区120以及存储区110。存储区110，以字母M表示之，可以为动态随机存取存储(Dynamic Random Access Memory，DRAM)(包括但不限定为堆栈式动态随机存取存储，以及沟渠式动态随机存取存储)、静态随机存取存储(Static Random Access Memory，SRAM)、非挥发性存储(non-volatile memory)、闪存(flash memory)以及/或其它存储元件。逻辑区120，以字母L表示之，可以为金属氧化物半导体场效应晶体管(MetalOxide Field Effect Transistor。MOSFET)以及/或其它逻辑元件。在本发明的一个实施例之中，金属氧化物半导体场效应晶体管具有一通道，位于金属氧化物半导体场效应晶体管的结晶方向<100>上，以增进元件与电路的效率。在本发明的其它实施例之中，至少有一个逻辑元件具有可导电的闸电极，此闸电极包括金属、金属氮化硅、金属合金、金属化合物、上述物质的混合物、以及/或其它材质。
半导体元件100的形成可以由一基材102开始。基材102可以包括硅、绝缘层中有硅(Sillicon-on-Insulator，SOI)、有外延(磊晶)缺陷的硅、以及/或钻石或其它合适的材质。基材102可以是经过n型掺杂或p型掺杂而成，为了描述方便起见，在本实施例之中，基材102为n型掺杂。基材102可以被区分成多个隔离的部分(未绘示)。隔离部分包括形成于基材102之上，用来与元件区作电性隔离的硅的局部氧化(Local Oxidation of Silicon，LOCOS)结构、以及/或浅沟隔离(Sallow Trench Isolation，STI)结构。
在此一实施例之中，可以由离子植入的方式于基材102之内形成井区104(虽然，使用p型掺杂可能就不需要形成井区)。例如，每一个井区104的形成，由在基材102之上生成氧化硅牺牲层(sacrificial layer)，并在每一个标示井的位置的图案上开口，接着使用链接式的植入程序(chainedimplantation procedure)来形成。必须注意的是，基材102可以具有n型掺杂井、p型掺杂井、以及/或同时具有两者。在本发明的一个实施例之中，当没有限定任何一种特定形式或组合时，井区104可以使用硼当作p型掺质，使用硼-氘(deuterium-boron)复合物当作n型掺质。硼-氘复合可以由金刚石层掺杂的硼等离子处理与氘等离子反应而形成。
在本发明的一个实施例之中，井区104可以由一个碳/氘比例范围介于大约0.1％到5％的高密度等离子(电浆)源，在一个真空环境中形成。硼的掺质则可以由混合碳/氢气体的含硼气体加以提供。含硼气体包括乙硼烷(B2H6)、(B2D6)以及/或其它含硼气体。硼的掺质的浓度取决于渗入或加入制程之中的含硼气体使用量。反应环境的压力范围大约在0.1m Toor到500Torr之间。基材102的温度维持在大约150℃到1100℃之间。高密度等离子是由微波电子回旋共振(Electron Cyclotron Resonance，ECR)等离子、螺旋波等离子(Helicon Plasma)、电感耦合等离子(Inductively CoupledPlasma)以及/或其它高密度等离子源所产生。例如，电子回旋共振等离子所使用的微波电力，范围大约在800W到2500W之间。
如上述所述，井区104也可能包括由以上所述的处理方法，使用氘等离子于硼掺杂区所形成，位于基材102上的n型硼-氘复合物区。例如，在基材102上的选定区域，覆盖光阻层或其它罩幕，使暴露出来的硼掺杂区与含氘等离子反应。氘离子会提供悬键(dangling bond)端点，因此可以将p型硼掺杂区转变成n型硼-氘复合物区。另外，氘可以用氚、氢、以及/或其它含氢气体替代。n型区的掺杂浓度，一般以基材102的直流电或射频偏压来加以控制。以上所述的制程也可以用来在基材102之上形成轻掺杂的源极/漏极区。当然其它传统与/或更限近的制程也可以取代此一方法用来形成源极/漏极区。
进一步探讨本实施例，在基材102之上沉积或形成绝缘层106。绝缘层106可以至少包括不同种类的材质，包含但不限定为二氧化硅、氮化硅、氮氧化硅、碳化硅、氮化碳、以及碳氧化硅。绝缘层106可以作为一部分的金属氧化物半导体的闸介电层。绝缘层106的形成包括热氧化硅基材102以形成热氧化硅，之后在含氮环境中氮化热氧化硅以形成氮氧化硅。
请参照图2，图2绘示一部份的半导体元件200的剖面图，此一部份的半导体元件200包括包含不同栅极材料的存储元件以及逻辑元件。在本实施例之中，闸介电层206可以沉基在逻辑区L之上，或覆盖于绝缘层106以及/或基材102之上。闸介电层206可以包括一高介电常数的介电材料，例如硅化鋡、氧化鋡、氧化硅鋡、氮氧化硅鋡、氮化硅鋡、氧化铝鋡、氧化铝、氧化钛、氧化钛锶、氧化钽、氧化锆、氧化硅锆、锶钛酸钡、镧锆钛酸铅、以及/或其它适合的材质。闸介电层206可以使用原子层沉积、溅镀、低压化学气相沉积、等离子增强式化学气相沉积、以及/或其它适合的方法形成。一般而言，闸介电层206的介电常数至少为20。而且，闸介电层206的厚度小于50。然而其它介电常数以及厚度也可以考虑用于闸介电层206。在本发明的一个实施例之中，闸介电材质例如氧化鋡，可以毯覆式沉积或覆盖于绝缘层106之上，以形成闸介电层206。在本发明的另一实施例之中，闸介电材质则是选择性地沉积。在本发明的再一实施例之中，在建构制程之中使用毯覆式沉积某些材质，例如氧化鋡，在另外一些制程中则采用选择性沉积同样的材质。
进一步探讨本实施例，闸介电层206由原子层沉积所形成，原子层沉积提供了相当良好的阶梯覆盖(即使在大面积之区域上)，以及一个高密度且没有针孔的结构。尤其在对于薄层的薄度要求相当高的高密装度以及/或高深度比例的运用中，原子层沉积对金属以及金属氧化物的沉积特别有用。在原子层沉积之中，薄层在固定速率下成长，且理想状况下，每一个沉积循环只在基材上形成沉积材料的单一分子层。然而，实际上，由于被吸附的来源化学分子会受到阻碍，以及基材温度会影响基材表面活化端点(例如-OH基)的数量，因此每一沉积循环的成长速率低于一单一分子层。原子层沉积所形成的金属氧化物薄层一般而言相当平均，且具有良好的附着例可使薄层稳固地附着在基材表面之上。
在本实施例之中，高介电常数材质，例如氧化鋡的原子层沉积，可以由下述步骤完成：使参与气体的前驱物产生交互作用，之后再使用同样的气体清除前驱物。氧化含的原子层沉积可以使用鋡的前驱物，例如氯化鋡，或其它含有不同配体(ligand)结合于鋡原子的鋡的有机金属衍生物来源。例如，较佳的前驱物包括氯化鋡、或Hf(OR)4，其中R为一烷基例如，CH(CH3)2；Hf(tmdh)4，其中tmdh＝2，2，6.6-tetramethyl-3，5heptanedionato；Hf(tfac)4，其中tfac＝trifluoroacetylacetonate；或硝酸鋡。相似之前驱物可以用于其它高介电常数材质的原子层沉积，例如氧化锆。由于含有碳的鋡的前驱物会造成多于碳与氟沉基于金属薄层之中，因此氯化鋡是一个较佳的选择，虽然使用氯化鋡也会造成氟的沉积。由于氯化鋡可以被升华汽化注入制程反应器之中，因此同时也是较佳的金属氧化物的前驱物。
本实施例更选择水蒸气当作氧化鋡的氧源。在此一较佳实施例之中，氧化鋡的沉积制程可以在200℃到400℃之间，或大约在300℃的温度范围内完成。薄膜的沉积厚度大约为3到75之间，或大约35。原子层沉积制程进行一连串的沉积循环，在每一个沉积循环中，都会形成单一薄层的氧化鋡，直到达成闸介电层206的预定厚度。其它温度以及厚度条件也可以适用于本发明。
请再参照图2，图中左侧为一部份的存储元件区110的剖面图。在此一实施例之中，闸介电层204沉积或覆盖在绝缘层106以及/或基材102之上。闸介电层204包括氧化硅、氮化硅、氮氧化硅或其它介电常数较低，配合特定用途提供适当电子元件性能的合适材质。闸介电层204可以使用基材102的热氧化、原子层沉积、溅镀、化学气相沉积、快速高温制程、或其它方法形成。在本发明的一个实施例之中，闸介电层204是非高介电常数(介电常数大约小于8)的材料，其厚度大约小于15。不过其它介电常数以及厚度范围也适用于本发明。由于形成闸介电层204的技术已为现有，在此不再进一步描述。
由于在逻辑区120以及存储区110分别形成逻辑元件以及存储元件的制程已为现有的，在此不再进一步描述。在本发明的一个实施例之中，逻辑元件或存储元件的闸电极(未绘示)可以包括金属硅化物、多晶硅、金属、金属氮化物、金属合金、金属化合物、或其它合适的材质。在其它实施例之中，逻辑元件或存储元件的闸电极宽度小于大约2500。其中逻辑元件的导电闸电极的宽度小于900。其中存储元件的闸电极的宽度小于1300。但其它宽度范围也可以考虑适用。由于形成完整的逻辑嵌入式存储元件的后续步骤已为现有的，在此不再进一步描述。
以上所述的实施例的任何可预见的各种变动，皆在于本发明的考虑范围之内。在本发明的一个实施例之中，高介电常数材质可用来作为选择性逻辑元件的闸介电层，同时非高介电常数的材质可以用来作为选择性存储元件的闸介电材质。
请参照图3，图3是根据本发明之一方法实施例，用来建构如图2的一部份半导体元件200所绘示的流程图。在步骤302之中，选择一高介电常数的介电层，以及一非高介电常数的介电层。在步骤304之中，将此一高介电常数的介电层沉积于半导体元件200的逻辑区上，例如图2所示的逻辑区120。在步骤304之中，将此一非高介电常数的介电层沉基于半导体元件200的存储区上，例如图2所示的存储区110。因此，可以将具有不同介电常数的材质，运用在半导体元件200的不同区域。必须注意的是，方法300仅代表本发明的一实施例，方法300可以加以润饰与更动。例如，本方法300的不同步骤的顺序可以加以更动；高介电常数的介电层可以运用于存储区，同时非高介电常数的介电层可以运用于逻辑区；以及/或包括其它可能的变更。

Claims (10)

1.一种半导体元件，其特征在于，至少包括：
一基材；
至少一逻辑元件形成于该基材之上，该至少一逻辑元件至少包括一高介电常数的闸介电层；以及
至少一存储元件形成于该基材之上，该至少一存储元件至少包括一非高介电常数的闸介电层。
2.如权利要求1所述的半导体元件，其特征在于，该基材至少包括外延缺陷以提供该逻辑元件具有张力的通道。
3.如权利要求l所述的半导体元件，其特征在于，该高介电常数的闸介电层该介电常数至少为20。
4.如权利要求1所述的半导体元件，其特征在于，该非高介电常数的闸介电层的该介电常数小于8。
5.如权利要求1所述的半导体元件，其特征在于，该逻辑元件至少包括一金属氧化物场效应晶体管。
6.如权利要求1所述的半导体元件，其特征在于，该高介电常数闸介电层的厚度小于50。
7.如权利要求1所述的半导体元件，其特征在于，该非高介电常数的闸介电层的厚度小于15。
8.如权利要求1所述的半导体元件，其特征在于，该高介电常数闸介电层的材质选自于由氧化钛、锶钛酸钡、氧化锆、氮化硅 氧化硅锆、氧化铝 氧化铝锆、五氧化钽、氧化
Figure A2005100085260002C3
氧化铝、氧化钛锶以及以上所述的混合物所组成之一群。
9.如权利要求1所述的半导体元件，其特征在于，该非高介电常数的闸介电层的材质至少包括氧化硅、氮化硅、或氮氧化硅。
10.一种半导体元件的制造方法，其特征在于，至少包括：
提供一基材；
形成一第一闸介电层，具有一高介电常数的材质，其中
该第一闸介电层用来作为一逻辑元件；以及
形成一第二闸介电层，具有一非高介电常数的材质，其中该第二闸介电层用来作为一存储元件。
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