JPH0463471A

JPH0463471A - 半導体装置の製造方法

Info

Publication number: JPH0463471A
Application number: JP2177117A
Authority: JP
Inventors: Koji Otake; 浩二大竹
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-07-03
Filing date: 1990-07-03
Publication date: 1992-02-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要ＩＤＲＡＭなどのメモリセルのキャパシタの形成方法に関
し、更にキャパシタの容量を増大させ、且つ、段差を少なく
して平坦化させることを目的とし、半導体基板に選択的
に設けた絶縁膜上から該半導体基板上に延在してキャパ
シタの蓄積電極とすべき第１の導電膜を被着する工程と
、該第１の導電膜に等方性と異方性との両エツチング法
を通用して凹凸を増やすごとくパターンニングする工程
と、該第１の導電膜上に第２の導電膜を被着し、該第２の多
結晶シリコン膜を全面的に異方性エツチングして表面積
が増えるごとく蓄積電極をパターンニングする工程と、残存した該第２の導電膜および前記第１の導電膜からな
る蓄積電極を覆うようにキャパシタの誘電体膜を被着形
成し、更に、該誘電体膜表面にキャパシタの対向電極と
すべき第３の導電膜を被着する工程が含まれていること
を特徴とする。

［産業上の利用分野］本発明は半導体装置の製造方法に係り、特にＤＲＡＭな
どのメモリセルのキャパシタの形成方法に関する。

ＤＲＡＭ　（ダイナミックランダムアクセスメモリ）で
は１セルに１つずつのキャパシタが設けられているが、
高集積化のためにセルが微細化する一方、キャパシタは
できるだけ大きな容量をもたせることが要望されている
。

［従来の技術］第５図（ａ）、　（ｂ）にＤＲＡＭデバイスにおけるメ
モリセルの回路図（同図（ａ））と平面図（同図（ｂ）
）を示しており、記号Ｗはワード線、Ｂはビット線。

Ｃｓはキャパシタ、Ｃ−はコンタクト窓（キャパシタと
のコンタクト窓）、ＣＢはビット線コンタクト窓である
。第５図（ｂ）の平面図に示すように、メモリセルは交
互に１８０°逆向きに構成されて、隣接する２本のワー
ド線に交互に接続し、ゲート電極がそのままワード線に
なっている構造で、この構成は高密度化・高集積化のた
めである。

第６図はその従来のメモリセルの断面図を示しており、
同図は第５図（ｂ）のＡＡ断面である。記号１はｐ型シ
リコン基板、２はフィールド絶縁膜。

３はゲート絶縁膜、４はゲート電極（ワード線Ｗとなる
）、５は絶縁膜、６はソース領域（ビットｉＢと接続）
、７はドレイン領域で、このセルに付設してキャパシタ
Ｃｓが設けられており、キャパシタＣｓは蓄積電極８．
誘電体膜９．対向電極１０からなり、Ｃ＋＋はトランジ
スタとキャパシタとのコンタクト窓である。なお、メモ
リセルは交互にワード線に接続しているから、フィール
ド絶縁膜２上に延在している電極配線１４は他のセルの
ゲート電極と接続するワード線Ｗである。

図示のように、ＤＲＡＭのメモリセルはキャパシタの容
量を増加するためにハイシーセル（旧−ＣＣａｌ　ｌ　
）に構成して、この構造は３層に多結晶シリコンを順次
に積層するスタックドキャパシタセル（ｓｔａｃｋｅｄ
　ｃａｐａｃｉｔｏｒ　ｃｅｌｌ）の構造と呼ばれてい
る。

第７図（ａ）〜（ｄ）はその従来の形成方法の工程順断
面図を示し、同図により順を追って説明すると、第７図
（ａ）参照；まず、ｐ型シリコン基板１上にＬＯＣＯ５
法によって選択的にフィールド絶縁膜２を形成し、次い
で、ゲート絶縁膜３を介して化学気相成長（ＣＶＤ）法
によって導電性多結晶シリコン膜からなるゲート電極４
と電極配線１４およびＳｉＯ□　（酸化シリコン）膜か
らなる絶縁膜５゜を被着し、これらを同時にパターンニ
ングする。

この多結晶シリコン膜が第１層の多結晶シリコンである
。

第７図（ｂ）参照；次いで、イオン注入してｎ型のソー
ス領域６およびドレイン領域７を画定した後、ゲート電
極の周囲を含む全面に絶縁膜５を被着し、その絶縁膜５
を窓開けしてドレイン領域面を露出させる。なお、ソー
ス領域面も露出させるが、本図には表われていない。且
つ、絶縁膜５は上記の絶縁膜５“をも含むものとし、膜
厚は３０００人程度薄層る。以上の形成工程はＭＯＳ）
ランジスタの通常の形成方法として知られているもので
ある。

第７図（Ｃ）参照；次いで、絶縁膜５を含む表面に多結
晶シリコン膜８（第２層の多結晶シリコン）を被着し、
パターンニングして、キャパシタの蓄積電極を形成する
。なお、図示していないが、この第２層の多結晶シリコ
ン膜は配線層とシリコン基板の間に介在させるバリアメ
タル膜にも構成して、同時にソース領域上のビット線コ
ンタクト窓にも被着してパターンニングされる。

第７図（ｄ）；次いで、上面に窒化シリコン膜９（膜厚
１００〜１５０人；誘電体膜）を被着し、その上に多結
晶シリコン膜１０　（第３層の多結晶シリコン；キャパ
シタの対向電極）を被着し、パターンニングして、キャ
パシタを形成する。

しかる後、図示していないが、燐シリケートガラス（Ｐ
ＳＧ）膜からなる眉間絶縁膜を被着し、それに窓開けし
て、アルミニウム配線を接続する。

上記が従来のスタンクトキャパシタセルの形成方法で、
このようにして３層の多結晶シリコンを積層してキャパ
シタ容量を増加させている。

［発明が解決しようとする課題］しかし、ＤＲＡＭセルが１メガ、４メガと益々高集積化
されるに伴って、セル自体が益々小さくなり、それに比
例して、キャパシタも小さくなって容量が不足するとい
った問題を生じてくる。キャパシタの容量が不足すると
、メモリ動作の信転性が低下し、且つ、ソフトエラー（
α線照射によるエラー）も発生し易くなる。

従来より、このキャパシタ容量を増加させるために、キ
ャパシタの面積を増やすハイシーセル構造にした上で、
更に蓄積電極の膜厚を厚くして誘電体膜の面積を増やし
、且つ、誘電体膜の膜厚を薄くする対策を採ってきた。

しかし、蓄積電極の膜厚を厚くすると段差が大きくなる
欠点があり、また、誘電体膜を薄くするにも限度があっ
て、現在、その限界に近くなっている。

本発明はこのような問題点に着目して、更にキャパシタ
の容量を増大させ、且つ、段差を少なくして平坦化させ
ることを目的とした製造方法を提案するものである。

［課題を解決するための手段コ第１図（ａ）〜（ｄ）に問題点を解決するための原理図
を示している。同図（ａ）に示すように、半導体基板１
１に選択的に設けた絶縁膜１５上から該半導体基板上に
延在してキャパシタの蓄積電極とずべき第１の導電膜１
８を被着する。

次いで、同図（ｂ）に示すように、該第１の導電膜１８
に等方性と異方性との両エツチング法を適用して凹凸を
増やすごとくパターンニングする。

次いで、同図（Ｃ）に示すように、該第１の導電膜１８
上に第２の導電膜１８′を被着し、次いで、該第２の多
結晶シリコン膜を全面的に異方性エツチングして表面積
が増えるごとく蓄積電極１８をパターンニングする。

次いで、同図（ｄ）に示すように、残存した該第２の導
電膜および前記第１の導電膜からなる蓄積電極１８を覆
うようにキャパシタの誘電体膜１９を被着形成し、更に
、該誘電体膜表面にキャパシタの対向電極とすべき第３
の導電膜２０を被着する。

［作用コ即ち、本発明はキャパシタの蓄積電極とすべき導電膜（
第２層の多結晶シリコン）を２回に分けて被着する。そ
して、そのうちの第１の導電膜１８を等方性と異方性と
の両エツチング法を適用して凹凸が増えるようにパター
ンニングした後、更に、第２の導電膜１８”を被着して
、これを全面的に異方性エツチングする。

そうすると、この蓄積電極の上に被着する誘電体膜の面
積が拡大して、特に蓄積電極の周縁部分をなだらかに拡
げることができ、しかも、キャパシタの周囲では段差が
減少して平坦化される。

［実施例］以下、図面を参照して実施例によって詳細に説明する。

第２図（ａ）〜（ｇ）は本発明にかかる形成方法の工程
順断面図を示しており、本図はキャパシタの周囲端部を
重点的に図示した工程図である。

第２図（ａ）参照；まず、シリコン基板１１に形成した
絶縁膜１５上に延在して第１の多結晶シリコン膜２８（
膜厚２０００〜３０００人程度；第１の導薄層）をＣＶ
Ｄ法によって被着する。

第２図［有］）参照；次いで、キャパシタの蓄積電極と
すべき部分にレジスト膜３０を被覆し、これをマスクに
して等方性のエツチングをおこなう。それには、例えば
、反応ガスとしてＣＦ、（フレオン）ガスを用い、ダウ
ンフロー型プラズマエツチング装置を使用すれば等方性
エツチングをおこなうことができて、レジスト膜の周囲
でサイドエツチングが進行する。

第２図（Ｃ）参照；続いて、そのレジスト膜３０のマス
クを残存させたまま、異方性エツチングをおこなう。例
えば、反応ガスとしてＨＢｒ（臭化水素）ガスを用い、
平行平板型プラズマエツチング装置を使用すれば、精度
良く異方性のエツチングをおこなうことができ、そうす
れば、上記の等方性エツチングで残っていたマスクの隅
部分の第１の多結晶シリコン膜２８が除去される。

第２図（ｄ）参照：次いで、レジスト膜３０のマスクを
除去する。そうすると、等方性と異方性との両エツチン
グのために、第１の多結晶シリコン膜２８の周囲端部で
凹凸が増加した形状になる。なお、この凹凸を増加させ
て精度良（パターンニングするためには前記の等方性エ
ツチングの制御性が非常に大切である。

第２図（ｅ）参照：次いで、その上に第２の多結晶シリ
コン膜２８′（膜厚２０００人程度２第２の導電膜）を
ＣＶＤ法によって被着する。このＣＶＤ法による被着は
凹部が十分に埋められて表面が平坦になるように被覆す
る。それには例えば、回転式の全方向性被着法を適用し
たＣＶＤ装置を使用する。

第２図（ｆ）参照；次いで、その上から再び異方性エツ
チングをおこなう。そうすると、異方性エツチングは真
上から垂直に多結晶シリコン膜をエツチングするために
、隅部分に厚く被着した第２の多結晶シリコン膜２８°
は残存する。即ち、これはサイドウオールの形成と同様
であり、全面に亙って垂直に一定膜厚のみエツチングさ
れて、隅部分に厚く被着した第２の多結晶シリコン膜２
８°は残存し、従って、蓄積電極のパターン周囲端部に
段差がなくなって、なだらかに拡がった形状に形成され
る。

第２図図参照；次いで、その第１．第２の多結晶シリコ
ン膜（２Ｂ＋２８　’　）の上面に窒化シリコン膜１９
（膜厚１００〜１５０人；誘電体膜）を被着し、更に、
その上に多結晶シリコン膜２０（膜厚２０００〜３００
０人；キャパシタの対向電極とすべき第３の導電膜）を
被着してパターンニングする。そうすると、段差が少な
くなって平坦化したキャパシタが得られる。

次に、第３図（ａ）〜（６）は本発明にかかる他の形成
方法の工程順断面図を示している。

第３図（ａ）参照；第２図で説明したと同様に、シリコ
ン基板１１に選択的に形成した絶縁膜１５上に延在して
第１の多結晶シリコン膜３８（膜厚２０００〜３０００
人）をＣＶＤ法によって被着する。

第３図（ロ）参照；次いで、キャパシタの蓄積電極とす
べき部分にレジスト膜３０を被覆し、これをマスクにし
て異方性のエツチングをおこなう。この時、反応ガスと
してＨＢｒ（臭化水素）ガスを用い、平行平板型フラズ
マエッチング装置を使用してエツチングする。

第３図（Ｃ）参照；次いで、レジスト膜３０のマスクを
除去する。そうすると、異方性エツチングのためにマス
クに忠実に精度良くパターンニングされた第１の多結晶
シリコンＭ３８が表われる。

第３図（ｄ）参照；次いで、全面をアルゴン（Ａｒ）ガ
スを用いてイオンエツチングをおこなう。エツチング装
置は異方性ではなく、全方向性のものを用いる。そうす
れば、凸部が特に激しくエツチングされて角部分が円く
なり、パターン全体が円味を帯びた形状になる。

第３図（ｅ）参照；次いで、その上に第２の多結晶シリ
コン膜３８°　（膜厚２０００人）をＣＶＤ法によって
被着する。このＣＶＤ法による被着には凹部が埋められ
て全面が平坦化するように、全方向性のＣＶＤ装置を用
いる。

第３図（ｆ）参照；次いで、その上から異方性エツチン
グをおこなう。そうすると、真上から垂直に多結晶シリ
コン膜がエツチングされるために、隅部分に厚く被着し
た第２の多結晶シリコン膜３８゜がサイドウオールとし
て残存する。従って、キャパシタの蓄積電極とすべき第
１の多結晶シリコン膜３８の周囲端部はなだらかに拡が
った状態になる。

第３図（６）参照；次いで、その多結晶シリコン膜（３
８＋３８　”　）の上に窒化シリコン膜１９（膜厚１０
０〜１５０人；誘電体膜）を被着し、更に、その上に多
結晶シリコン膜２０　（膜厚２０００〜３０００人：第
３の導電膜）を被着してパターンニングする。そうする
と、周囲端部に段差が小さくなって平坦化したキャパシ
タが得られる。

以降はＰＳＧ膜を被覆して、アルミニウム配線を形成し
て完成する。

上記の第２図または第３図のようにして作成した本発明
にかかるメモリセルの断面図を第４図に示している。同
図において、記号２はフィールド絶縁膜、３はゲート絶
縁膜、４はゲート電極（ワード線Ｗとなる）、６はソー
ス領域、７はドレイン領域、１１はＰ型シリコン基板、
１４は電極配線。

１５は絶縁膜、１８は蓄積電極、１９は誘電体膜、２０
は対向電極＋　　Ｃｓはキャパシタである。図のように
、キャパシタの周囲でなだらかに拡がった誘電体膜工９
が形成されるために、それだけキャパシタの容量が増加
する。そして、同時に、キャパシタの周縁部分で段差が
小さくなって平坦化され、メモリセルを一層高信軌化さ
せることができる。

［発明の効果］以上の説明から明らかなように、本発明によればＤＲＡ
Ｍなどのメモリセルのキャパシタ容量を増加でき、しか
も、キャパシタの周囲端部で段差が小さくなって平坦化
され、そのため、配線などの断線が少なくなって高倍転
化に役立ち、その結果、半導体デバイスの性能、信較性
の向上に顕著に寄与するものである。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は原理図、第２図（ａ）〜（（至）は本発明にかかる形成方法の工
程順断面図、第３図（ａ）〜（２）は本発明にかかる他の形成方法の
工程順断面図、第４図は本発明にかかるメモリセルの断面図、第５図（
ａ）、（ロ）はメモリセルの回路図と平面図、第６図は
従来のメモリセルの断面図、第７図（ａ）〜（（至）は従来の形成方法の工程順断面
図である。図において、１はＰ型シリコン基板、２はフィールド絶縁膜、３はゲ
ート絶縁膜、４はゲート電極、　　　　５，１５は絶縁膜、６はｎ型
ソース領域、　　７はｎ型ドレイン領域、８は多結晶シ
リコン膜（蓄積電極）、９は窒化シリコン膜（誘電体膜）、１０は多結晶シリコン膜（対向電極；第３の導電膜）、１４は電極配線、Ｃｓはキャパシタ、　　Ｃ−はコンタクト窓１８は第１
の導電膜（蓄積電極）、１日“は第２の導電膜、１９は窒化シリコン膜（誘電体膜）、２０は第３の導電膜、または、多結晶シリコン膜（対向
電極）、２８、３８は第１の多結晶シリコン膜（第１の導電膜）、２８“、３８°は第２の多結晶シリコン膜（第２の導電
膜）、３０はレジスト膜を示している。紐Ｑ］ＩＳ？ＮρＸうイ髪＝ζつ升今老くソラはの工１
シｔ＋’＋１ｍヴＹσｂ乎道第３図偕の２）第６図第す図従来の４ｆ′／氏乃伝の工程順向を図第７図

Claims

【特許請求の範囲】半導体基板に選択的に設けた絶縁膜上から該半導体基板
上に延在してキャパシタの蓄積電極とすべき第１の導電
膜を被着する工程と、該第１の導電膜に等方性と異方性との両エッチング法を
適用して凹凸を増やすごとくパターンニングする工程と
、該第１の導電膜上に第２の導電膜を被着し、該第２の多
結晶シリコン膜を全面的に異方性エッチングして表面積
が増えるごとく蓄積電極をパターンニングする工程と、残存した該第２の導電膜および前記第１の導電膜からな
る蓄積電極を覆うようにキャパシタの誘電体膜を被着形
成し、更に、該誘電体膜表面にキャパシタの対向電極と
すべき第３の導電膜を被着する工程が含まれてなること
を特徴とする半導体装置の製造方法。