JP2008078675A - 高誘電率絶縁膜を有する半導体装置 - Google Patents

高誘電率絶縁膜を有する半導体装置 Download PDF

Info

Publication number
JP2008078675A
JP2008078675A JP2007271175A JP2007271175A JP2008078675A JP 2008078675 A JP2008078675 A JP 2008078675A JP 2007271175 A JP2007271175 A JP 2007271175A JP 2007271175 A JP2007271175 A JP 2007271175A JP 2008078675 A JP2008078675 A JP 2008078675A
Authority
JP
Japan
Prior art keywords
film
insulating film
oxide
eot
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007271175A
Other languages
English (en)
Inventor
Yoshihisa Harada
佳尚 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of JP2008078675A publication Critical patent/JP2008078675A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】高誘電率絶縁膜(High−K)を有する半導体装置において、薄い換算酸化膜厚(EOT)と平滑な表面のゲート絶縁膜を可能にする事を目的とする。
【解決手段】High−K膜の上界面と下界面どちらにも拡散防止膜がある場合には、物理膜厚を2.4nm以上5.0nm以下の範囲にする必要がある。上界面もしくは下界面どちらか一方に拡散防止膜がある場合には、物理膜厚を2.8nm以上5.0nm以下の範囲にする必要がある。上界面にも下界面どちらにも拡散防止膜がない場合には、物理膜厚を3.2nm以上5.0nm以下の範囲にする必要がある。また、High−K膜とSi基板界面には拡散防止膜としてのSi窒化膜が存在し、かつ、High−K膜と電極界面には窒素を含む拡散防止膜が存在する場合には、EOTが0.7nm以上で使用することにより、理想的な安定したEOTと低いリーク電流特性を実現できる。
【選択図】図4

Description

本発明は、高誘電体(高誘電率材料)からなるゲート絶縁膜を有する半導体装置に関する。
近年の半導体装置における高集積化及び高速化に対する技術進展に伴い、MOSFETの微細化が進められている。微細化に伴いゲート絶縁膜の薄膜化を進めると、トンネル電流によるゲートリーク電流の増大といった問題が顕在化してくる。この問題を抑制するために、HfO2、ZrO2、La23、TiO2またはTa25等の高誘電率材料を用いたゲート絶縁膜(以下、High−K膜)により、薄いSiO2膜と等価な換算酸化膜厚(以下、EOT:Equivalent Oxide Thickness)を実現しながら物理的な膜厚を厚くするという手法が研究されている。
また、昨今のシステムLSIにおいては、演算処理を行う内部回路、入出力を受け持つ周辺回路、DRAMなど、複数の機能を持つ回路を一つのチップに集積することが一般的となっている。このようなシステムLSIを構成するMOSFETには、駆動力を維持しつつリーク電流が小さいことが求められる。
従来のHigh−K膜の形成方法は特許文献1及び特許文献2に記載されたものが知られている。図1は、従来例の高誘電体オキシ窒化ジルコニウムまたは高誘電体オキシ窒化ハフニウムを有する電界効果型半導体装置の構造を示す模式図である。図1において、Si基板11の上にエピタキシャルSi層12を形成し、デバイスは半導体チャネル領域13の上に形成される。これらの構造の基板に対し、1.33×10-1Paの酸素雰囲気内で、600〜700℃で約30秒間加熱することによって、好ましくは1nm未満の酸化物を形成する。この酸化膜は、厳密にはシリコン酸化膜でないオキシ窒化シリコン膜の超薄膜を用いることもできる。その後、この酸化膜はそのまま残されるか、希釈HFにより取り除かれて水素終端されるか、または超高真空(1.33×10-6Pa)のクラスターツール中で780℃程度のアニールで昇華されて原子的平滑なSi表面を形成するか、これらのいずれかの方法により処理される。
基板がクリーンなSi表面、酸化物層または保護障壁層のいずれかを持つように処理された後、この上にスパッタ、化学気相成長(CVD)またはプラズマCVD等により、ジルコニウム金属またはハフニウム金属を形成する。さらに、NOまたはN2Oのような酸素と窒素を含むガスでの酸窒化処理、低温遠隔N2/O2プラズマ処理、またはNH3遠隔プラズマ窒化とその後の酸化処理等により、オキシ窒化ジルコニウムまたはオキシ窒化ハフニウムからなるゲート誘電体層14に変換する。その後、Ar等の不活性雰囲気中または還元性雰囲気中で、750℃、20秒のアニールにより緻密化する。
以上のようにして、オキシ窒化ジルコニウムまたはオキシ窒化ハフニウムの多結晶もしくは非晶質のゲート誘電体層14が形成される。その後、ゲート電極15が蒸着される。このようなオキシ窒化ジルコニウムまたはオキシ窒化ハフニウムからなるゲート誘電体層14は、SiO2の比誘電率よりも著しく高い比誘電率を有する。
また、オキシ窒化ジルコニウムまたはオキシ窒化ハフニウムからなるゲート誘電体層14には、半導体チャネル領域13の近傍にSiO2の組成に近いジルコニウムシリケート層またはハフニウムシリケート層が自然に形成されている。高誘電率材料とシリコンとの3元系化合物からなるシリケート材料は、一般的に元になる高誘電率材料(非シリケート層)より誘電率が低い。
特開2000−58832号公報 米国特許第6013553号明細書
しかしながら、前述した従来例には、致命的な課題があることを我々は実験を通して見出した。この課題とは臨界物理膜厚以下の膜厚において、突き抜け酸素の影響により最も重要視すべきパラメーターであるEOTが急激に増加し、安定したEOTを形成できなくなることである。
さらにこの課題について分かりやすく説明する。小さいEOTを得るための主な方法として、ゲート絶縁膜の膜厚を薄くする手法が挙げられる。我々は実験において、物理膜厚を薄くしていくとEOTが直線的に減少していく(一般的に予想される傾向)が、ある臨界物理膜厚を境に逆に急激にEOTが増加していく傾向(一般的でない異常な傾向)を詳細な実験を行うことにより新たに見出した。前述のように絶縁膜自体は、相対的に誘電率の低いシリケート層とHigh−K層との積層構造によりゲート絶縁膜が構成される。High−K層ではアニールにより結晶化が進むため、結晶化した粒界を介した酸素の拡散が起こりやすく、不要なSiO2層をSi基板側の界面に形成してしまう。しかし、突き抜け酸素に起因する不要なSiO2層は、通常Si基板近傍に自然に形成されるシリケート層に、さらに追加して形成されることになる。また、このような突き抜け酸素は膜内で不均一に起こるため、安定なEOTを実現できない。ちなみに、通常Si基板近傍に自然に形成されるシリケート層だけの場合は、その膜厚もほぼ一定しており、EOTも安定している。
さらに、突き抜け酸素に起因する不要なSiO2層に伴い、ゲートのリーク電流(Jg)もバラツキが増加し、ある臨界点を境にして急激に増加するので理想的なEOTとリーク電流を保持できなくなるという問題があることを我々は見出した。
つまり、本発明の第1の実施形態で解決しようとする課題に関しては、前述した従来例である臨界物理膜厚以下の膜厚において突き抜け酸素の影響が顕著に増加し、最も重要視すべきパラメーターであるEOTが急激に増加し、しかもそのEOTおよびリーク電流にバラツキを生み、安定したEOTやリーク電流を保持できなくなるという致命的な問題があった。
また、本発明の第2の実施形態で解決しようとする課題に関しては、ある膜厚以上で急激に高誘電体膜の表面ラフネスが増加するという問題があった。
上記の課題を解決するために、本発明に係る第1の半導体装置は、半導体基板上に形成された拡散防止機能を有する高誘電体Aからなる第1の絶縁膜と、前記第1の絶縁膜上に形成された高誘電体Bからなる第2の絶縁膜と、前記第2の絶縁膜上に形成された拡散防止機能を有する高誘電体Cからなる第3の絶縁膜と、前記第3の絶縁膜上に形成されたゲート電極とを備えた半導体装置において、前記第1の絶縁膜と前記第2の絶縁膜と前記第3の絶縁膜との総和からなる高誘電率絶縁膜の膜厚が2.4nm以上であることを特徴とする。
この構成によって、EOTを理想的な値に制御でき、安定したEOTと良好なリーク電流特性を実現できる。
上記の半導体装置において、前記ゲート電極はシリコン以外の金属で形成されて、前記高誘電率絶縁膜の換算酸化膜厚(EOT)が0.7nm以上であることが好ましい。
また、本発明に係る第2の半導体装置は、半導体基板上に形成された高誘電体Bからなる第1の絶縁膜と、前記第1の絶縁膜上に形成された拡散防止機能を有する高誘電体Cからなる第2の絶縁膜と、前記第2の絶縁膜上に形成されたゲート電極とを備えた半導体装置において、前記第1の絶縁膜と前記第2の絶縁膜との総和からなる高誘電率絶縁膜の膜厚が2.8nm以上であることを特徴とする。
この構成によって、EOTを理想的な値に制御でき、安定したEOTと良好なリーク電流特性を実現できる。
上記の半導体装置において、前記ゲート電極はシリコン以外の金属で形成されて、前記高誘電率絶縁膜の換算酸化膜厚(EOT)が0.8nm以上であることが好ましい。
また、本発明に係る第3の半導体装置は、半導体基板上に形成された拡散防止機能を有する高誘電体Aからなる第1の絶縁膜と、前記第1の絶縁膜上に形成された高誘電体Bからなる第2の絶縁膜と、前記第2の絶縁膜上に形成されたゲート電極とを備えた半導体装置において、前記第1の絶縁膜と前記第2の絶縁膜との総和からなる高誘電率絶縁膜の膜厚が2.8nm以上であることを特徴とする。
この構成によって、EOTを理想的な値に制御でき、安定したEOTと良好なリーク電流特性を実現できる。
上記の半導体装置において、前記ゲート電極はシリコンで形成されて、前記高誘電率絶縁膜の換算酸化膜厚(EOT)が1.1nm以上であることが好ましい。
また、本発明に係る第4の半導体装置は、半導体基板上に形成された高誘電体Bからなる絶縁膜と、前記絶縁膜上に形成されたゲート電極とを備えた半導体装置において、前記絶縁膜だけからなる高誘電率絶縁膜の膜厚が3.2nm以上であることを特徴とする。
この構成によって、EOTを理想的な値に制御でき、安定したEOTと良好なリーク電流特性を実現できる。
上記の半導体装置において、前記ゲート電極はシリコンで形成されて、前記高誘電率絶縁膜の換算酸化膜厚(EOT)が1.6nm以上であることが好ましい。
また、第1,第2,第3または第4の半導体装置において、前記高誘電率絶縁膜の膜厚が5.0nm以下であることを特徴とする。
この構成によって、平滑な表面を有するゲート絶縁膜を実現できる。
さらに、第1,第2,第3または第4の半導体装置において、高誘電体Bがハフニウムまたはジルコニウムの酸化物であることが好ましい。
また、第1または第2の半導体装置において、拡散防止機能を有する高誘電体Cがハフニウムまたはジルコニウムの酸化物に少なくとも窒素またはシリコンを含有することが好ましい。
また、第1または第3の半導体装置において、拡散防止機能を有する高誘電体Aがシリコン窒化物またはシリコン窒化酸化物であることが好ましい。
また、第1または第3の半導体装置において、拡散防止機能を有する高誘電体Aがハフニウムまたはジルコニウムの酸化物に少なくとも窒素またはシリコンを含有することが好ましい。
本発明の半導体装置によれば、Si基板とHigh−K膜の界面に窒化絶縁膜からなる拡散防止膜が存在し、かつHigh−K膜と電極の界面には窒素含有絶縁層からなる拡散防止膜が存在する場合に、物理膜厚が2.4nm以上である高誘電率絶縁膜を用いることにより、EOTを理想的な値に制御でき、安定したEOTと良好なリーク電流特性を実現できる。
また、本発明の第2の実施形態において、物理膜厚が5.0nm以下である高誘電率絶縁膜を用いることにより、平滑な表面を有するゲート絶縁膜を実現できる。
(第1の実施形態の1)
以下、本発明の第1の実施形態について、図2〜図4を参照しながら説明する。
図2は、本発明の第1の実施形態に関わる半導体装置の製造方法の工程断面図を示す。まず、(100)面を有するSi基板21上に素子分離用の絶縁膜22を形成し、デバイス領域23を形成する。この後、標準のRCA洗浄と希釈HF洗浄の後に、Si基板21の表面をNH3ガス中に600〜700℃の温度で10〜30秒ほど曝してSi窒化膜24を形成する。この後、CVDソースを使用してCVD−HfO2膜25を形成する。また、Si基板21上にSi窒化膜24を形成せずに、CVD−HfO2膜25を直接形成する場合も検討した。
ここで、CVD−HfO2膜25はキャリヤガスとしてN2を使用し、液体HfソースのHf t-butoxide(C1626HfO4)を使用し、乾燥O2と共に500℃でRT−CVD(Rapid Thermal CVD)処理を用いて形成する。この原料となる元素としては、Hf,O,C,Hが含有される。また、N2ガスも含むが500℃の温度では非常に不活性であるため、N2の寄与は非常に小さい。組成分析の結果、HfとOが主要な元素であってHfO2という組成を持ち、その内部に数%以下の微量なCとHを含有する。
他方、別のCVDソースを使用した場合について説明する。CVD−HfO2膜25はArをキャリヤガスとし、Hf窒化物からなる固体ソースのHf nitrato(Hf(NO34)を使用し、乾燥O2と共に200℃でコールドウォールタイプのCVD装置を用いて形成する。この原料となる元素としては、Hf,O,Nが挙げられる。また、Arガスも含むが200℃の温度では非常に不活性であるため、Arの寄与は非常に小さい。組成分析の結果、HfとOが主要な元素であってHfO2という組成を持ち、その内部に数%以下の微量なNを含有する。
次に、MOSFET(ここではnMOS)を形成するため、CVD−HfO2膜25の上にゲート電極26としてPoly−Si膜またはPVD−TiN/Al膜を形成する実験を行った。
Poly−Si膜の場合の電極形成について説明する。CVD−HfO2膜25の堆積後、N2中で600〜800℃の温度でアニール(以下、PDA)を行った後、SiH4を用いたCVDによりPoly−Si膜26を540℃の温度で形成した。この後、5×1015cm-2のPイオン注入した後、ゲート電極のパターンニングを行った。活性化のアニールは乾燥N2中で900℃,30秒のRTPにより行われた。
また、メタルゲートの場合の電極形成について説明する。CVD−HfO2膜25の堆積後、N2中で600〜800℃の温度でPDAを行った後、ArスパッタによるPVD法によりバリアメタルと導電体からなるTiN/Al膜26を形成した。バリアメタルの材料としてはTaNを使用してもよい。このメタルゲートの場合、バリアメタルに窒素を含有するため、CVD−HfO2膜25の上層部に窒素が導入されて酸素の拡散防止機能を有した窒素含有層27を同時に形成できる。
なお、このように形成されたCVD−HfO2膜25のEOTは、LCRメーターによりCV測定され、電極の空乏層や基板側の量子化効果を考慮したシミュレーションプログラムにより算出された。
次に、上記の実験により作成されたHigh−K膜を有するゲート構造は3つのタイプがあり、図3を参照しながら説明する。図3において、タイプ31、タイプ32およびタイプ33は以下のように構成されている。
タイプ31は、Si基板21上にSi窒化膜24を形成し、その上にCVD−HfO2膜25を形成し、その上にTiN/Al膜26を形成した場合である。High−K膜25とSi基板21の界面にはSi窒化膜24からなる拡散防止膜が存在し、かつ、High−K膜25とTiN/Al膜26の界面にも窒素を含有するCVD−HfO2層27からなる拡散防止膜が存在する。このタイプ31は、上界面と下界面どちらにも拡散防止膜がある場合である。
タイプ32は、Si基板21上にSi窒化膜24を形成し、その上にCVD−HfO2膜25を形成し、その上にPoly−Si膜26を形成した場合が1つのケースである。またこれとは別に、Si窒化膜24を形成せず、Si基板21上に直接CVD−HfO2膜25を形成し、その上にTiN/Al膜26を形成した場合がもう1つのケースである。つまり、High−K膜25とSi基板21の界面にはSi窒化膜24からなる拡散防止膜が存在するか、もしくは、High−K膜25とTiN/Al膜26の界面には窒素を含有するCVD−HfO2層27からなる拡散防止膜が存在する場合に対応する。このタイプ32は、上界面もしくは下界面のどちらか一方にのみ拡散防止膜がある場合である。なお、図中の波線は、拡散防止膜がない場合にSi基板21またはPoly−Si膜26とHigh−K膜25とが反応した界面を模式的に表示している。
タイプ33は、Si窒化膜24を形成せず、Si基板21上に直接CVD−HfO2膜25を形成し、その上にPoly−Si膜26を形成した場合である。High−K膜25とSi基板21の界面には拡散防止膜が存在せず、かつ、High−K膜25とゲート電極26の界面にも拡散防止膜が存在しない場合に対応する。このタイプ33は上界面と下界面どちらにも拡散防止膜がない場合である。なお、図中の波線はタイプ32と同様に、Si基板21またはPoly−Si膜26とHigh−K膜25とが反応した界面を模式的に表示している。
次に、本発明に至った実験結果について図4を参照しながら説明する。図4の実験データの傾向について、図中の(1)〜(6)の番号順に説明する。縦軸はEOTを示し、横軸は成膜時のエリプソメトリーで測定した物理膜厚を示す。
通常、高誘電率絶縁膜の物理膜厚を薄膜化させることでEOTを下げる事ができる。(1)比較的厚い絶縁膜を形成した場合、EOTも比較的高い値を示す。(2)順次、薄い物理膜厚の絶縁膜を形成していくと、直線的にEOTが減少していく。(3)ある臨界の物理膜厚に到達したとき、最小のEOTを示す。(4)この臨界物理膜厚よりも薄膜化を進めると、急にEOTが増加してしまう。ある臨界膜厚よりも薄い場合、成膜中または成膜後の処理中に残留酸素が高誘電率絶縁膜を拡散して、Si基板との界面に不要なSiO2層を形成してしまう。このため、物理膜厚を薄膜化しても理想的な場合((6)へ向かう点線)から大きく外れてしまう。(5)さらに薄膜化を進めた場合、異常なEOTを示すこととなる。(6)理想的な場合に、点線が通常考えられる傾向である。
しかしながら、いままでSiO2膜またはSiON膜で一般的に考えられてきた傾向とは異なり、我々は詳細な実験を通して、High−K膜特有の臨界物理膜厚が存在する現象を見出した。この現象は、ある臨界膜厚を境にEOTが理想直線から大きく外れることである。
一方、ITRS(International Technology Roadmap for Semiconductors,1999 Edition)の124ページの表34aに記載されているように、2005年の100nmノードCMOSにおいて、要求されるEOTは1.0〜1.5nmであり、また要求されるEOTの均一性は±4%以内である。これらの技術的スペックを踏まえると、安定でかつ薄いEOTを実現するHigh−K膜を形成することがシリコンLSIプロセスに要求されている。この技術動向からも、本発明で提案する臨界物理膜厚は非常に重要な意味を持つ。つまり、図4の(3)で示した臨界物理膜厚以上の高誘電率絶縁膜を形成し、所望のEOTを実現することが必須となる。
次に、本発明に至った実験結果について図5〜図7を参照しながら詳しく順に説明する。図5において、丸のデータは図3で示したタイプ32の結果であり、菱形のデータはタイプ31の結果を示す。物理膜厚を薄くしていくとEOTが直線的に減少していくが、2.4nmの臨界物理膜厚を境に、逆にEOTが急激に増加していく傾向を示す。タイプ31は上下の界面に拡散防止膜を形成しているので、タイプ32と比較して同じ物理膜厚でもその分布は薄いEOT側に位置している。つまり、拡散防止機能の効果が確認できる。
図6において、丸と菱形のデータは図3で例示したタイプ32の傾向を示す。上下の内どちらかの界面に拡散防止膜を形成した場合には、物理膜厚を薄くしていくとEOTが直線的に減少していくが、2.8nmの臨界物理膜厚を境に、逆にEOTが急激に増加していく傾向を示す。
図7において、黒丸のデータは図3で示したタイプ33の結果を示す。上下の界面に拡散防止膜を形成しない場合には、物理膜厚を薄くしていくとEOTが直線的に減少していくが、3.2nmの臨界物理膜厚を境に、逆にEOTが急激に増加していく傾向を示す。
なお、図5〜図7で示した実験結果において、同じ物理膜厚に対するEOTのバラツキは、PDAの温度および活性化の温度等による影響を示している。プロセスが最適化できた場合には、同じ物理膜厚に対するEOTのバラツキは最も小さい値を示し、図5〜図7で示した直線のところに位置する。成膜膜厚を臨界物理膜厚より薄くした場合、酸素が拡散して突き抜けてしまい、急激にEOTが増加するため、同じチップ内やウエハ内においてもEOTのバラツキが大きくなり制御不能となる。このため、成膜膜厚を臨界物理膜厚より厚くすることは必須となる。
次に、CVD−HfO2を成膜した後のプロセスについて説明する。PDA中の残留酸素、Poly−Si成膜時の巻き込み酸素、PVDのメタル蒸着中の残留酸素およびPoly−Si膜を活性化するアニール中の残留酸素等の影響によって、プロセス中の雰囲気からHfO2膜に酸素が拡散することを完全に防ぐことは非常に難しい。純粋なN2を使用してもppmオーダーの残留酸素があり、プロセスの処理時間を考慮すると表面に暴露される酸素の量は無視できない。また、Poly−Siの活性化アニールでは900〜1000℃の高温を用いるので、この温度では酸化自体を促進する。PDAを行った後、エリプソメトリーで測定した物理膜厚がある臨界物理膜厚よりも薄いと、その後のゲート電極形成および活性化のアニール等で表面から微量の酸素が拡散し、Si基板に達した時には結果的に0.数nmのSiO2を形成してしまう。この場合、全体のEOTが1.0nmという極薄の膜に対して、0.数nmの値の増加は、EOTとして数10%程度の増加を意味し、High−K膜としては致命的な問題である。このように微量酸素の影響に関して考えると、酸素自体が表面から拡散する機構が主であるため物理膜厚に非常に影響され、一旦酸素が拡散してしまうと、同じチップ内やウエハ内においてもEOTのバラツキが顕著となる。
したがって、安定してEOTを制御するためには、成膜後の物理膜厚に最小臨界膜厚を設ける必要があることを我々は見出した。この事実は、従来予想されていた延長線上で物理膜厚の薄膜化を進めた場合に、実際には新しい現象が極薄のHigh−K膜で観察され、我々はその実験を通して課題を見出したと共に、その原因を吟味し、解決策を検討した。
以上の結果から、タイプ31は上界面と下界面どちらにも拡散防止膜がある場合であって、物理膜厚は2.4nm以上必要である。また、タイプ32は上界面もしくは下界面どちらか一方に拡散防止膜がある場合であって、物理膜厚は2.8nm以上必要である。また、タイプ33は上界面と下界面どちらにも拡散防止膜がない場合であって、物理膜厚は3.2nm以上必要である。
(第1の実施形態の2)
前述の臨界物理膜厚の説明に加え、その臨界物理膜厚の前後でのEOTとリーク電流特性の相関について、図8〜図12を参照しながらさらに説明する。図8〜図12は、EOTに対するゲート電圧が−1Vでのリーク電流を示し、図3に示すタイプに分けて説明する。
タイプ31は上界面と下界面どちらにも拡散防止膜がある場合であって、そのリーク電流特性を図9に示す。High−K膜の膜厚が非常に薄い場合は、プロセス起因の巻き込み酸素によりSi基板側で酸化が起こり、タイプ31からタイプ32に変化するところがあり、図中の点線で示してある。最小のEOTは約0.7nmである。したがって、EOTが0.7nm以上でかつリーク電流が10-3A/cm2以下の特性を示すゲート絶縁膜を使用することが、良好なリーク電流特性を示すので望ましい。これ以外の範囲では、同じEOTにおいても非常に高いリーク電流を示しゲート絶縁膜としては不適切であり、変曲点を境に同じEOTでみると数桁以上も高いリーク電流を示す。
タイプ32は上界面もしくは下界面どちらか一方に拡散防止膜がある場合であって、ゲート電極にTiN/Al膜を使用した場合のリーク電流特性を図10に示す。最小のEOTは約0.8nmである。したがって、EOTが0.8nm以上でかつリーク電流が10-1A/cm2以下の特性を示すゲート絶縁膜を使用することが、良好なリーク電流特性を示すので望ましい。これ以外の範囲では、同じEOTにおいても非常に高いリーク電流を示しゲート絶縁膜としては不適切であり、変曲点を境に同じEOTでみると数桁以上も高いリーク電流を示す。
また、タイプ32でゲート電極にPoly−Si膜を使用した場合のリーク電流特性を図11に示す。High−K膜の膜厚が非常に薄い場合は、プロセス起因の巻き込み酸素によりSi基板側で酸化が起こり、タイプ32からタイプ33に変化するところがあり、図中の点線で示してある。最小のEOTは約1.1nmである。したがって、EOTが1.1nm以上でかつリーク電流が5×10-4A/cm2以下の特性を示すゲート絶縁膜を使用することが、良好なリーク電流特性を示すので望ましい。これ以外の範囲では、同じEOTにおいても非常に高いリーク電流を示しゲート絶縁膜としては不適切であり、変曲点を境に同じEOTでみると数桁以上も高いリーク電流を示す。
タイプ33は上界面と下界面どちらにも拡散防止膜がない場合であって、そのリーク電流特性を図12に示す。最小のEOTは約1.6nmである。したがって、EOTが1.6nm以上でかつリーク電流が10-2A/cm2以下の特性を示すゲート絶縁膜を使用することが、良好なリーク電流特性を示すので望ましい。これ以外の範囲では、同じEOTにおいても非常に高いリーク電流を示しゲート絶縁膜としては不適切であり、変曲点を境に同じEOTでみると数桁以上も高いリーク電流を示す。
以上の内容をまとめて説明する。図8に示すように、EOTに対するリーク電流の特徴を調べた結果、Si基板側にも電極側にも拡散防止膜に用いない場合のタイプ33では、同じEOTに対してもっともリーク電流が高い。Si基板とHigh−K膜の界面にSi窒化膜を拡散防止膜に用いた場合、またはHigh−K膜とゲート電極の界面に窒素含有層の拡散防止膜を用いた場合のタイプ32では、同じEOTに対してリーク電流を低減できる。さらに、下界面および上界面ともに拡散防止膜を用いた場合のタイプ31では、リーク電流をもっとも低減できる。
つまり、本発明の第1の実施形態において、Si基板とHigh−K膜の界面にSi窒化膜(窒化絶縁膜)からなる拡散防止膜が存在し、かつHigh−K膜とゲート電極(窒素含有バリアメタル)の界面に窒素を含有するCVD−HfO2層(窒素含有絶縁層)からなる拡散防止膜が存在する場合には、EOTは0.7nm以上で、かつ物理膜厚は2.4nm以上であるHigh−K膜を用いることにより、安定したEOTと良好なリーク電流特性を実現できる。
また、Si基板とHigh−K膜の界面にSi窒化膜(窒化絶縁膜)からなる拡散防止膜が存在せず、High−K膜とゲート電極の界面に窒素を含有するCVD−HfO2層(窒素含有絶縁層)からなる拡散防止膜が存在する場合には、EOTが0.8nm以上で、かつ物理膜厚が2.8nm以上であるHigh−K膜を用いることにより、安定したEOTと良好なリーク電流特性を実現できる。
また、High−K膜とゲート電極の界面に窒素を含有するCVD−HfO2層(窒素含有絶縁層)からなる拡散防止膜が存在せず、Si基板とHigh−K膜の界面にSi窒化膜(窒化絶縁膜)からなる拡散防止膜が存在する場合には、EOTが1.1nm以上で、かつ物理膜厚が2.8nm以上であるHigh−K膜を用いることにより、安定したEOTと良好なリーク電流特性を実現できる。
また、Si基板とHigh−K膜の界面にSi窒化膜(窒化絶縁膜)からなる拡散防止膜が存在せず、High−K膜とゲート電極の界面に窒素を含有するCVD−HfO2層(窒素含有絶縁層)からなる拡散防止膜が存在しない場合に、EOTが1.6nm以上で、かつ物理膜厚が3.2nm以上であるHigh−K膜を用いることにより、安定したEOTと良好なリーク電流特性を実現できる。
以上のように本発明の第1の実施形態において、所定の臨界物理膜厚以上で、所定のEOT以上である高誘電率絶縁膜を用いることにより、EOTを理想的な値に制御でき、安定したEOTと良好なリーク電流特性を実現できる。
(第2の実施形態)
以下、本発明の第2の実施形態について、図13と図14を参照しながら説明する。
図13において、成膜後の物理膜厚に対する原子間力顕微鏡(AFM)による表面ラフネス(Surface Roughness)の値(以下、RMS)を示した。堆積前のSi基板のRMSは0.15nm程度である。デポにより物理膜厚を増加させていくと、約3.8nm以上からRMSが急激に増加する。この表面ラフネスの結果は、堆積温度を200〜500℃に変えた範囲、および成膜時の混合酸素分圧比を0〜90%に変えた範囲内でも統一的な傾向を示した。
このような表面ラフネスのある絶縁膜に電界をかけた時、ゲート絶縁膜の薄い部分では電界集中を引き起こすため信頼性を悪くする。また面内でのリーク電流のバラツキも生じる。これらの問題を解決するためには、表面ラフネスを低減する必要がある。
また、ITRS(International Technology Roadmap for Semiconductors,1999 Edition)の119ページの表33aを参照すると、2005年の100nmCMOSレベルでは、ゲート絶縁体をSiO2として考えた場合に、表面ラフネスは0.1nm以下が要求されている(121ページの注釈[L]を参照)。
本発明で説明した高誘電率材料は比誘電率が約13以上を有するため、要求される表面ラフネスをEOTを基準に換算すると、RMSを約0.3nm以下にすることが要求される。このため、RMSを0.3nm以下に抑えるには、図13の結果から物理膜厚は少なくとも約5.0nm以下にすることが必要である。
以上のように、本発明の第2の実施形態において、物理膜厚は5.0nm以下である高誘電率絶縁膜を用いることにより、平滑な表面を有するゲート絶縁膜が形成できる。
なお、本発明の第1と第2の実施形態で示した成膜時の物理膜厚の適応範囲を図14にまとめた。図3で示したタイプ31は上界面と下界面どちらにも拡散防止膜がある場合であって、物理膜厚が2.4nm以上で5.0nm以下の範囲が必要である。また、タイプ32は上界面もしくは下界面どちらか一方に拡散防止膜がある場合であって、物理膜厚が2.8nm以上で5.0nm以下の範囲が必要である。また、タイプ33は上界面と下界面どちらにも拡散防止膜がない場合であって、物理膜厚が3.2nm以上で5.0nm以下の範囲が必要である。
なお、本発明の第1と第2の実施形態において、Si基板とCVD−HfO2膜の界面にSi窒化膜からなる拡散防止膜を形成する方法は、NH3、NOまたはN2O等の窒素を含むガス中での熱窒化またはプラズマ窒化等の窒化処理を用いてもよい。
また、CVD−HfO2膜とゲート電極の界面に窒素含有絶縁層からなる拡散防止膜を形成する方法は、ゲート電極形成前にCVD−HfO2膜自体を窒素を含むガス中での窒素プラズマ処理を用いてもよい。または、窒素を含むガスを添加したArスパッタによりバリアメタル(TiNまたはTaN等)を蒸着形成する初期部分に、自動的にCVD−HfO2膜の上層部が窒素プラズマ処理される方法を用いてもよい。さらに、CVD−HfO2膜を堆積する最終部分に窒素を含むガスを導入して上層部を窒素含有の高誘電率絶縁膜とする方法を用いてもよい。
また、高誘電率絶縁膜になる金属窒化物(HfNまたはZrN等)を堆積した後、酸化処理をして膜中に窒素を含有するゲート絶縁膜を作ることもできる。また、CVD−HfO2膜を堆積形成する初期部分に窒素を含むガスを導入してSi基板側の下層部を窒素含有の高誘電体絶縁膜とする工程を設けてもよい。さらに、下界面の拡散防止機能を有する高誘電率絶縁膜、中間の高誘電率絶縁膜および上界面の拡散防止機能を有する高誘電率絶縁膜のすべてに窒素またはシリコンを含有してもよい。
なお、高誘電率絶縁膜はHfO2を用いて説明したが、ハフニウムをジルコニウムに代えてZrO2を用いても本発明の効果は得られる。
また、HfO2膜の形成には液体のHfソース(C1636HfO4)を用いたが、以下の材料を用いることもできる。CVD法で堆積する場合には、TDEAH(Tetrakis diethylamido hafnium、テトラキスジエチルアミドハフニウム、C16404Hf)、TDMAH(Tetrakis dimethylamino hafnium、テトラキスジメチルアミノハフニウム、C8244Hf)、およびHf(MMP)4(Tetrakis 1-Methoxy-2-methyl-2-propoxy hafnium、テトラキス1メトキシ2メチル2プロポキシハフニウム、Hf[OC(CH32CH2OCH34)を使用することができる。また、固体ソース(例えばHf(NO34)も使用することができる。さらに、PVD法で堆積する場合には、ハフニウム(Hf)ターゲットに酸素およびアルゴンを加えた混合ガスを用いて形成することもできる。
さらに、臨界物理膜厚に関するEOTの挙動は、High−K膜の堆積時の組成または材料に関わらない反応として一般化できるため、本発明はHfO2とZrO2以外の、例えばTiO2、Ta25、La23、CeO2、Al23、BST等またはこれらの3元系酸化膜(例えば、HfxAly2)、さらにこれらにSiを予め含有するシリケイト膜すべてに適応が可能である。
また、本発明の実施形態において、電極材料に他の金属を用いてもよい。TiNに代えて、高誘電率絶縁膜の表面を窒化処理した後、TaN、Al、Ru、RuO2またはこれらの材料にSiまたはGeを混ぜた材料でもよい。
本発明の半導体装置は、高誘電体(高誘電率材料)からなるゲート絶縁膜を使用する際に有用である。
従来例のHigh−K膜を有する半導体装置の構造を示す模式図 本発明の第1の実施形態に関わる半導体装置の製造方法を示す工程断面図 本発明の第1の実施形態に関わるゲート構造の3タイプの説明図 本発明の第1の実施形態に関わる物理膜厚とEOTの説明図 本発明の第1の実施形態において拡散防止膜が上下の界面にある場合での物理膜厚とEOTの相関図 本発明の第1の実施形態において拡散防止膜が片方の界面のみにある場合での物理膜厚とEOTの相関図 本発明の第1の実施形態において拡散防止膜が上下の界面にない場合での物理膜厚とEOTの相関図 本発明の第1の実施形態に関わるEOTに対するリーク電流の特性図 本発明の第1の実施形態に関わるタイプ31のEOTに対するリーク電流の特性図 本発明の第1の実施形態に関わるタイプ32においてメタルゲートの場合のEOTに対するリーク電流の特性図 本発明の第1の実施形態に関わるタイプ32においてPoly−Siゲートの場合のEOTに対するリーク電流の特性図 本発明の第1の実施形態に関わるタイプ33のEOTに対するリーク電流の特性図 本発明の第2の実施形態に関わる物理膜厚と表面ラフネスの相関図 本発明の第1および第2の実施形態に関わる物理膜厚のプロセス範囲の説明図
符号の説明
11 Si基板
12 エピタキシャルSi層
13 半導体チャネル領域
14 オキシ窒化ジルコニウムまたはオキシ窒化ハフニウムからなるゲート誘電体層
15 ゲート電極
21 Si基板
22 素子分離用の絶縁膜
23 デバイス領域
24 Si窒化膜からなる拡散防止膜
25 CVD−HfO2膜からなるHigh−K膜
26 Poly−Si膜またはTiN/Al膜からなるゲート電極
27 窒素を含有するCVD−HfO2層からなる拡散防止膜
31 Si基板/Si窒化膜/High−K膜/(TiN/Al膜)の構造
32 Si基板/Si窒化膜/High−K膜/Poly−Si膜またはSi基板/High−K膜/(TiN/Al膜)の構造
33 Si基板/High−K膜/Poly−Si膜電極の構造

Claims (13)

  1. 半導体基板上に形成された第1の金属酸化物を含む高誘電体Aからなる第1の絶縁膜と、
    前記第1の絶縁膜の上に形成された前記第1の金属酸化物と窒素とを含む拡散防止機能を有する高誘電体Bからなる第2の絶縁膜と、
    前記第1の絶縁膜の下に形成された前記第1の金属酸化物と窒素とを含む拡散防止機能を有する高誘電体Cからなる第3の絶縁膜と、
    前記第2の絶縁膜上に形成された窒素含有バリアメタルを有するゲート電極とを備え、
    前記第1の絶縁膜と前記第2の絶縁膜と前記第3の絶縁膜との総和からなる高誘電率絶縁膜の膜厚は、3.8nm以下でかつ臨界物理膜厚以上であり、
    前記第1の金属酸化物は酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化ランタン、酸化セリウム、酸化アルミニウム、BSTのうちのいずれかであることを特徴とする半導体装置。
  2. 前記第1の金属酸化物は酸化ハフニウムであることを特徴とする請求項1に記載の半導体装置。
  3. 前記第1の金属酸化物は酸化ジルコニウムであることを特徴とする請求項1に記載の半導体装置。
  4. 前記第1の金属酸化物は酸化チタン、酸化タンタル、酸化ランタン、酸化セリウム、酸化アルミニウム、BSTのいずれか1つであることを特徴とする請求項1に記載の半導体装置。
  5. 前記第1の金属酸化物は酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化ランタン、酸化セリウム、酸化アルミニウム、BSTのいずれか2つ以上であることを特徴とする請求項1に記載の半導体装置。
  6. 前記高誘電体Bはさらにシリコンを含むことを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
  7. 前記高誘電体Cはさらにシリコンを含むことを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
  8. 前記高誘電体Aはさらにシリコンを含むことを特徴とする請求項1〜7のいずれか1項に記載の半導体装置。
  9. 前記高誘電体Aはさらに窒素を含むことを特徴とする請求項1〜8のいずれか1項に記載の半導体装置。
  10. 前記ゲート電極は、前記窒素含有バリアメタル上に形成された導電体を有することを特徴とする請求項1〜9のいずれか1項に記載の半導体装置。
  11. 前記導電体は、Al,Ru,RuO2のいずれかであることを特徴とする請求項10に記載の半導体装置。
  12. 前記ゲート電極はAl,Ru,RuO2のいずれかを有することを特徴とする請求項1〜9に記載の半導体装置。
  13. 前記高誘電率絶縁膜の表面ラフネスの値は0.3nm以下であることを特徴とする請求項1〜12のいずれか1項に記載の半導体装置。
JP2007271175A 2001-06-21 2007-10-18 高誘電率絶縁膜を有する半導体装置 Pending JP2008078675A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US29947801P 2001-06-21 2001-06-21

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002015066A Division JP4165076B2 (ja) 2001-06-21 2002-01-24 高誘電率絶縁膜を有する半導体装置

Publications (1)

Publication Number Publication Date
JP2008078675A true JP2008078675A (ja) 2008-04-03

Family

ID=23154975

Family Applications (7)

Application Number Title Priority Date Filing Date
JP2001395734A Expired - Lifetime JP3773448B2 (ja) 2001-06-21 2001-12-27 半導体装置
JP2002015066A Expired - Lifetime JP4165076B2 (ja) 2001-06-21 2002-01-24 高誘電率絶縁膜を有する半導体装置
JP2002163983A Expired - Lifetime JP4047075B2 (ja) 2001-06-21 2002-06-05 半導体装置
JP2006001334A Expired - Lifetime JP4712560B2 (ja) 2001-06-21 2006-01-06 半導体装置の製造方法
JP2007045149A Expired - Fee Related JP4713518B2 (ja) 2001-06-21 2007-02-26 半導体装置
JP2007271175A Pending JP2008078675A (ja) 2001-06-21 2007-10-18 高誘電率絶縁膜を有する半導体装置
JP2010198973A Pending JP2011018926A (ja) 2001-06-21 2010-09-06 半導体装置の製造方法

Family Applications Before (5)

Application Number Title Priority Date Filing Date
JP2001395734A Expired - Lifetime JP3773448B2 (ja) 2001-06-21 2001-12-27 半導体装置
JP2002015066A Expired - Lifetime JP4165076B2 (ja) 2001-06-21 2002-01-24 高誘電率絶縁膜を有する半導体装置
JP2002163983A Expired - Lifetime JP4047075B2 (ja) 2001-06-21 2002-06-05 半導体装置
JP2006001334A Expired - Lifetime JP4712560B2 (ja) 2001-06-21 2006-01-06 半導体装置の製造方法
JP2007045149A Expired - Fee Related JP4713518B2 (ja) 2001-06-21 2007-02-26 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2010198973A Pending JP2011018926A (ja) 2001-06-21 2010-09-06 半導体装置の製造方法

Country Status (1)

Country Link
JP (7) JP3773448B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032948A (ja) * 2004-07-10 2006-02-02 Samsung Electronics Co Ltd 複合誘電膜の形成方法、及びこれを用いる半導体装置の製造方法

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3773448B2 (ja) * 2001-06-21 2006-05-10 松下電器産業株式会社 半導体装置
JP3688631B2 (ja) * 2001-11-22 2005-08-31 株式会社東芝 半導体装置の製造方法
JP4090346B2 (ja) * 2002-02-28 2008-05-28 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
JP4643884B2 (ja) * 2002-06-27 2011-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4239015B2 (ja) 2002-07-16 2009-03-18 日本電気株式会社 半導体装置の製造方法
WO2004073072A1 (ja) * 2003-02-17 2004-08-26 National Institute Of Advanced Industrial Science And Technology Mis型半導体装置およびmis型半導体装置の製造方法
AU2003221382A1 (en) * 2003-03-13 2004-09-30 Fujitsu Limited Semiconductor device and method for manufacturing semiconductor device
JP4005602B2 (ja) * 2003-03-17 2007-11-07 富士通株式会社 半導体装置の製造方法
JP4748927B2 (ja) 2003-03-25 2011-08-17 ローム株式会社 半導体装置
JP2004311782A (ja) * 2003-04-08 2004-11-04 Tokyo Electron Ltd 成膜方法及び成膜装置
TW200506093A (en) * 2003-04-21 2005-02-16 Aviza Tech Inc System and method for forming multi-component films
JP4140768B2 (ja) * 2003-04-24 2008-08-27 株式会社日立国際電気 半導体原料
JP4499374B2 (ja) * 2003-05-14 2010-07-07 富士通株式会社 半導体装置及びその製造方法
JP4742867B2 (ja) * 2003-05-29 2011-08-10 日本電気株式会社 Mis型電界効果トランジスタを備える半導体装置
JP2005079223A (ja) 2003-08-29 2005-03-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
WO2005038929A1 (ja) * 2003-10-15 2005-04-28 Nec Corporation 半導体装置の製造方法
TW200526804A (en) 2003-10-30 2005-08-16 Tokyo Electron Ltd Method of manufacturing semiconductor device, film-forming apparatus, and storage medium
US20050101147A1 (en) * 2003-11-08 2005-05-12 Advanced Micro Devices, Inc. Method for integrating a high-k gate dielectric in a transistor fabrication process
JP2005191482A (ja) 2003-12-26 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP5235260B2 (ja) * 2004-04-12 2013-07-10 三星電子株式会社 窒素を含むシード層を備える金属−絶縁体−金属キャパシタの製造方法
JP4919586B2 (ja) 2004-06-14 2012-04-18 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JPWO2006009025A1 (ja) * 2004-07-20 2008-05-01 日本電気株式会社 半導体装置及び半導体装置の製造方法
JPWO2006022175A1 (ja) * 2004-08-23 2008-05-08 日本電気株式会社 半導体装置及びその製造方法
JP4966490B2 (ja) * 2004-11-15 2012-07-04 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4185057B2 (ja) 2005-01-28 2008-11-19 富士通株式会社 半導体装置の製造方法
KR100702027B1 (ko) * 2005-03-21 2007-03-30 후지쯔 가부시끼가이샤 반도체 장치와 반도체 장치의 제조 방법
JP2006269520A (ja) * 2005-03-22 2006-10-05 Renesas Technology Corp 半導体装置およびその製造方法
JP2006319091A (ja) * 2005-05-12 2006-11-24 Renesas Technology Corp 半導体装置の製造方法
KR100644724B1 (ko) * 2005-07-26 2006-11-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2008010801A (ja) * 2005-08-17 2008-01-17 Kobe Steel Ltd ソース−ドレイン電極、薄膜トランジスタ基板およびその製造方法、並びに表示デバイス
US7655994B2 (en) * 2005-10-26 2010-02-02 International Business Machines Corporation Low threshold voltage semiconductor device with dual threshold voltage control means
US8053849B2 (en) * 2005-11-09 2011-11-08 Advanced Micro Devices, Inc. Replacement metal gate transistors with reduced gate oxide leakage
JP2006140514A (ja) * 2005-12-19 2006-06-01 Fujitsu Ltd 半導体装置及びその製造方法
US7436034B2 (en) * 2005-12-19 2008-10-14 International Business Machines Corporation Metal oxynitride as a pFET material
JP4792132B2 (ja) * 2009-02-27 2011-10-12 キヤノンアネルバ株式会社 誘電体ならびに半導体装置の製造方法、プログラム、および、記録媒体
KR101393265B1 (ko) 2009-12-25 2014-05-08 가부시키가이샤 리코 전계효과 트랜지스터, 반도체 메모리, 표시 소자, 화상 표시 장치, 및 시스템
JP5149936B2 (ja) * 2010-04-28 2013-02-20 パナソニック株式会社 高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法
US9396946B2 (en) * 2011-06-27 2016-07-19 Cree, Inc. Wet chemistry processes for fabricating a semiconductor device with increased channel mobility
JP5816539B2 (ja) 2011-12-05 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102012205977B4 (de) 2012-04-12 2017-08-17 Globalfoundries Inc. Halbleiterbauelement mit ferroelektrischen Elementen und schnellen Transistoren mit Metallgates mit großem ε sowie Herstellungsverfahren
JP2014053571A (ja) 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
JP2014187238A (ja) * 2013-03-25 2014-10-02 Toyoda Gosei Co Ltd Mis型半導体装置の製造方法
JP2015069989A (ja) * 2013-09-26 2015-04-13 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP6341077B2 (ja) 2014-12-09 2018-06-13 豊田合成株式会社 半導体装置の製造方法
JP2017092191A (ja) * 2015-11-06 2017-05-25 株式会社デンソー 炭化珪素半導体装置
KR20220157302A (ko) 2021-05-20 2022-11-29 캐논 가부시끼가이샤 막, 소자, 및 기기

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677402A (ja) * 1992-07-02 1994-03-18 Natl Semiconductor Corp <Ns> 半導体デバイス用誘電体構造及びその製造方法
JPH07211902A (ja) * 1994-01-19 1995-08-11 Sony Corp Mis型トランジスタ及びその作製方法
JPH1174527A (ja) * 1997-06-30 1999-03-16 Toshiba Corp 半導体装置およびその製造方法
JPH11126902A (ja) * 1997-08-04 1999-05-11 Motorola Inc 高誘電率金属酸化物を形成するための方法
JP2000058831A (ja) * 1998-06-04 2000-02-25 Toshiba Corp Mis半導体装置及び不揮発性半導体記憶装置
JP2000106432A (ja) * 1998-09-29 2000-04-11 Nec Corp ゲート絶縁膜の製造方法及びそれを用いた半導体装置
JP2001274393A (ja) * 2000-02-29 2001-10-05 Internatl Business Mach Corp <Ibm> 拡散障壁を有するゲート誘電体を備えた半導体デバイスおよびその形成方法
JP2002134739A (ja) * 2000-10-19 2002-05-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2002314072A (ja) * 2001-04-19 2002-10-25 Nec Corp 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04286356A (ja) * 1991-03-15 1992-10-12 Fujitsu Ltd 半導体装置及びその製造方法
JPH06291041A (ja) * 1993-03-31 1994-10-18 Toshiba Corp 薄膜形成方法および薄膜形成装置
TW466615B (en) * 1996-12-23 2001-12-01 Lucent Technologies Inc A gate structure for integrated circuit fabrication
JP3523093B2 (ja) * 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
JP2000058832A (ja) * 1998-07-15 2000-02-25 Texas Instr Inc <Ti> オキシ窒化ジルコニウム及び/又はハフニウム・ゲ―ト誘電体
JP2000208508A (ja) * 1999-01-13 2000-07-28 Texas Instr Inc <Ti> 珪酸塩高誘電率材料の真空蒸着
CN1220257C (zh) * 1999-07-08 2005-09-21 株式会社日立制作所 半导体器件及其制造方法
US6337289B1 (en) * 1999-09-24 2002-01-08 Applied Materials. Inc Method and apparatus for integrating a metal nitride film in a semiconductor device
US6291319B1 (en) * 1999-12-17 2001-09-18 Motorola, Inc. Method for fabricating a semiconductor structure having a stable crystalline interface with silicon
JP2001185548A (ja) * 1999-12-22 2001-07-06 Fujitsu Ltd 半導体装置およびその製造方法
KR100502557B1 (ko) * 2000-09-18 2005-07-21 동경 엘렉트론 주식회사 게이트 절연체의 성막 방법, 게이트 절연체의 성막 장치및 클러스터 툴
JP3773448B2 (ja) * 2001-06-21 2006-05-10 松下電器産業株式会社 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677402A (ja) * 1992-07-02 1994-03-18 Natl Semiconductor Corp <Ns> 半導体デバイス用誘電体構造及びその製造方法
JPH07211902A (ja) * 1994-01-19 1995-08-11 Sony Corp Mis型トランジスタ及びその作製方法
JPH1174527A (ja) * 1997-06-30 1999-03-16 Toshiba Corp 半導体装置およびその製造方法
JPH11126902A (ja) * 1997-08-04 1999-05-11 Motorola Inc 高誘電率金属酸化物を形成するための方法
JP2000058831A (ja) * 1998-06-04 2000-02-25 Toshiba Corp Mis半導体装置及び不揮発性半導体記憶装置
JP2000106432A (ja) * 1998-09-29 2000-04-11 Nec Corp ゲート絶縁膜の製造方法及びそれを用いた半導体装置
JP2001274393A (ja) * 2000-02-29 2001-10-05 Internatl Business Mach Corp <Ibm> 拡散障壁を有するゲート誘電体を備えた半導体デバイスおよびその形成方法
JP2002134739A (ja) * 2000-10-19 2002-05-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2002314072A (ja) * 2001-04-19 2002-10-25 Nec Corp 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032948A (ja) * 2004-07-10 2006-02-02 Samsung Electronics Co Ltd 複合誘電膜の形成方法、及びこれを用いる半導体装置の製造方法

Also Published As

Publication number Publication date
JP2011018926A (ja) 2011-01-27
JP4713518B2 (ja) 2011-06-29
JP4712560B2 (ja) 2011-06-29
JP4047075B2 (ja) 2008-02-13
JP2003008005A (ja) 2003-01-10
JP2007194652A (ja) 2007-08-02
JP2006165589A (ja) 2006-06-22
JP4165076B2 (ja) 2008-10-15
JP2003059926A (ja) 2003-02-28
JP2003008011A (ja) 2003-01-10
JP3773448B2 (ja) 2006-05-10

Similar Documents

Publication Publication Date Title
JP4165076B2 (ja) 高誘電率絶縁膜を有する半導体装置
US8519466B2 (en) Tantalum silicon oxynitride high-K dielectrics and metal gates
US7432548B2 (en) Silicon lanthanide oxynitride films
US7902582B2 (en) Tantalum lanthanide oxynitride films
US7989362B2 (en) Hafnium lanthanide oxynitride films
US8951880B2 (en) Dielectrics containing at least one of a refractory metal or a non-refractory metal
US7393736B2 (en) Atomic layer deposition of Zrx Hfy Sn1-x-y O2 films as high k gate dielectrics
US7727908B2 (en) Deposition of ZrA1ON films
US7195999B2 (en) Metal-substituted transistor gates
US8168547B2 (en) Manufacturing method of semiconductor device
US20080057659A1 (en) Hafnium aluminium oxynitride high-K dielectric and metal gates
US20110298028A1 (en) Hafnium tantalum titanium oxide films
US20090155976A1 (en) Atomic layer deposition of dy-doped hfo2 films as gate dielectrics
EP1649501B1 (en) High-k dielectric film, method of forming the same and related semiconductor device
JP5127694B2 (ja) 半導体装置及びその製造方法
Caymax et al. Issues, achievements and challenges towards integration of high-k dielectrics
US7439105B2 (en) Metal gate with zirconium
US20080242114A1 (en) Thermal anneal method for a high-k dielectric
JP4220991B2 (ja) 半導体装置の製造方法
LUJAN et al. ISSUES, ACHIEVEMENTS AND CHALLENGES TOWARDS INTEGRATION OF HIGH-K DIELECTRICS M. CAYMAX, S. DE GENDT, W. VANDERVORST, M. HEYNS H. BENDER, R. CARTER, T. CONARD, R. DEGRAEVE, G. GROESENEKEN, S. KUBICEK, G.

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Effective date: 20091127

Free format text: JAPANESE INTERMEDIATE CODE: A7421

A131 Notification of reasons for refusal

Effective date: 20110927

Free format text: JAPANESE INTERMEDIATE CODE: A131

A02 Decision of refusal

Effective date: 20120207

Free format text: JAPANESE INTERMEDIATE CODE: A02