JP4712560B2 - 半導体装置の製造方法 - Google Patents
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0.23≦y/(x+y)≦0.90であることが好ましい。
0.23≦y/(x+y)≦0.30であることが好ましい。
x/(x+y)≧0.10であることが好ましい。
T≦6.69・y/(x+y)+749.4であることが好ましい。
y/(x+y)≦0.30であることが好ましい。
以下、本発明の第1の実施形態に係る半導体装置、具体的にはMISFETについて、図面を参照しながら説明する。
絶縁膜面積1の信頼性寿命
=絶縁膜面積2の信頼性寿命×(絶縁膜面積2/絶縁膜面積1)(1/β)
(但しβはワイブル傾き)を使用した。また、TDDB試験時の温度は室温から100℃までの範囲であり、温度100℃での信頼性寿命を求める場合には、温度変化に対して予め求められた信頼性寿命の活性化エネルギーを使用した。また、不良率100ppmでの信頼性寿命を求める場合には、TDDB試験により得られたワイブルプロットに基づきワイブル傾きβを求めた後、真性絶縁破壊の近似直線を延長した。さらに、TDDB試験では絶対値で1Vよりも大きなVG を用いる一方、VG =ー1Vでの信頼性寿命を求める場合には、(VG (TDDB試験時)−Vfb)/Tph(但しVfbはフラットバンド電圧、Tphは絶縁膜全体の物理膜厚)の式から得られる、本当の電界Eox(real)と対応する信頼性寿命の実験データを直線近似により延長した。
以下、本発明の第2の実施形態に係る半導体装置の製造方法、具体的にはMISFETの製造方法について、図面を参照しながら説明する。
T≦6.69・y/(x+y)+749.4であることが好ましい。このようにすると、シリコン含有HfO2 膜22を有するゲート絶縁膜25の熱的安定性を確実に保つことができる。また、ゲート電極26がシリコンを含む材料よりなる場合には、
T≦6.69・y/(x+y)+749.4且つy/(x+y)≦0.30であることが好ましい。このようにすると、シリコン含有HfO2 膜22を有するゲート絶縁膜25の熱的安定性及び信頼性を確実に保つことができる。
11 ゲート絶縁膜
11a 高誘電率膜
11b 下部バリア膜
11c 上部バリア膜
12 ゲート電極
13 不純物拡散層
20 シリコン基板
21A Si3N4膜
21B SiON膜
21 下部バリア膜
22A HfO2 膜
22 シリコン含有HfO2 膜
23 上部バリア膜
24 ポリシリコン膜
25 ゲート絶縁膜
26 ゲート電極
27 不純物拡散層
Claims (22)
- 基板上に、Hf、Zr、Ti、Ta、La、Ce、Al、Ba及びSrのうちのいずれかの金属の酸化物、及び熱処理により脱離させることができる物質を含む高誘電率膜を形成する工程と、
前記高誘電率膜に対して熱処理を行なうことにより、前記基板側からシリコンを前記高誘電率膜中に拡散させてシリコン含有高誘電率膜を形成する工程と、
前記シリコン含有高誘電率膜の上にメタルゲート電極となる導電膜を形成する工程と、
前記導電膜を形成する工程よりも後に、前記基板に対して熱処理を行なう工程とを備え、
前記高誘電率膜を形成する工程よりも前に、前記基板上に、シリコン及び前記熱処理により脱離させることができる物質を含む絶縁膜を形成する工程を備え、
前記高誘電率膜に対して熱処理を行なう工程において、前記熱処理により脱離させることができる物質が前記高誘電率膜及び前記絶縁膜からそれぞれ脱離し、それによって、前記高誘電率膜中及び前記絶縁膜中に空孔が形成され、
前記高誘電率膜に対して熱処理を行なう工程は、前記絶縁膜に含まれるシリコンを前記空孔を介して前記高誘電率膜中に拡散させる工程と、前記高誘電率膜に含まれる前記金属を前記空孔を介して前記絶縁膜中に拡散させることにより下部バリア膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記熱処理により脱離させることができる物質は水素及びハロゲン族元素のうちのいずれかであることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記絶縁膜は窒素を含むことを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記下部バリア膜はアモルファス状態であることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
- 前記高誘電率膜を形成する工程は、前記金属と前記熱処理により脱離させることができる物質とを含むソースプリカーサを用いたCVD法により前記高誘電率膜を形成する工程を含むことを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
- 前記高誘電率膜を形成する工程は、前記金属を含むソースプリカーサと、前記熱処理により脱離させることができる物質を含むソースガスとを用いたCVD法により前記高誘電率膜を形成する工程を含むことを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
- 前記高誘電率膜を形成する工程は、前記熱処理により脱離させることができる物質を含む雰囲気中で前記金属を含むターゲットを用いたPVD法により前記高誘電率膜を形成する工程を含むことを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
- 前記高誘電率膜の上に、上部バリア膜となる他の高誘電率膜を形成する工程を備えていることを特徴とする請求項1〜7のいずれか1項に記載の半導体装置の製造方法。
- 前記高誘電率膜に対して熱処理を行なう工程と前記導電膜を形成する工程との間に、前記シリコン含有高誘電率膜の表面を窒化することにより上部バリア膜を形成する工程を備えていることを特徴とする請求項1〜7のいずれか1項に記載の半導体装置の製造方法。
- 前記高誘電率膜を形成する工程と前記高誘電率膜に対して熱処理を行なう工程との間に、前記高誘電率膜の表面を窒化することにより上部バリア膜を形成する工程を備えていることを特徴とする請求項1〜7のいずれか1項に記載の半導体装置の製造方法。
- 前記上部バリア膜は前記金属を含むことを特徴とする請求項9又は10に記載の半導体装置の製造方法。
- 前記上部バリア膜はアモルファス状態であることを特徴とする請求項8〜11のいずれか1項に記載の半導体装置の製造方法。
- 前記高誘電率膜に対して熱処理を行なう工程における熱処理温度は600℃以上且つ850℃以下であることを特徴とする請求項1〜12のいずれか1項に記載の半導体装置の製造方法。
- 前記金属、酸素及びシリコンをそれぞれM、O及びSiとして前記シリコン含有高誘電率膜の組成をMx Siy O(但しx>0且つy>0)と表記すると共に製造プロセスでの最高温度をT[℃]と表記したときに、
T≦6.69・y/(x+y)+749.4であることを特徴とする請求項1〜13のいずれか1項に記載の半導体装置の製造方法。 - 前記金属、酸素及びシリコンをそれぞれM、O及びSiとして前記シリコン含有高誘電率膜の組成をMx Siy O(但しx>0且つy>0)と表記したときに、
0.23≦y/(x+y)≦0.90であることを特徴とする請求項1〜14のいずれか1項に記載の半導体装置の製造方法。 - 前記金属、酸素及びシリコンをそれぞれM、O及びSiとして前記シリコン含有高誘電率膜の組成をMx Siy O(但しx>0且つy>0)と表記したときに、
0.23≦y/(x+y)≦0.30であることを特徴とする請求項1〜15のいずれか1項に記載の半導体装置の製造方法。 - 前記メタルゲート電極は、Ta膜、TiN膜、TaN膜、及びTiN膜とAl膜との積層膜のうちのいずれかを有することを特徴とする請求項1〜16のいずれか1項に記載の半導体装置の製造方法。
- 前記導電膜を形成する工程よりも後における前記基板に対して熱処理を行なう工程は、水素を含有するガス中で行われることを特徴とする請求項1〜17のいずれか1項に記載の半導体装置の製造方法。
- 前記シリコン含有高誘電率膜はアモルファス状態であることを特徴とする請求項1〜18のいずれか1項に記載の半導体装置の製造方法。
- 前記シリコン含有高誘電率膜は窒素、塩素、フッ素及び水素のうちのいずれかの元素を含有していることを特徴とする請求項1〜19のいずれか1項に記載の半導体装置の製造方法。
- ダミーゲートを用いることによりソース・ドレイン領域の形成後に前記メタルゲート電極の形成を可能とするリプレースメントゲートプロセスを用いることを特徴とする請求項1〜20のいずれか1項に記載の半導体装置の製造方法。
- 前記金属、酸素及びシリコンをそれぞれM、O及びSiとして前記シリコン含有高誘電率膜の組成をMx Siy O(但しx>0且つy>0)と表記したときに、
y/(x+y)≦0.30であることを特徴とする請求項21に記載の半導体装置の製造方法。
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