JP2001274393A - 拡散障壁を有するゲート誘電体を備えた半導体デバイスおよびその形成方法 - Google Patents
拡散障壁を有するゲート誘電体を備えた半導体デバイスおよびその形成方法Info
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Abstract
(57)【要約】
【課題】 熱に安定で、ドーパント障壁として働くゲー
ト誘電体構造を有するＣＭＯＳデバイスを形成する方法
を提供する。 【解決手段】 この方法は、シリコン基板の一領域に誘
電体層を形成すること、前記誘電体層に窒素原子を注入
すること、前記誘電体層の上に多結晶シリコンの導電層
を形成すること、誘電体層をアニールして、窒素原子を
叩き込み、誘電体層とシリコン基板、および誘電体層と
多結晶シリコン層の間に窒化ケイ素層界面を有する誘電
体層のゲート誘電体を形成すること、前記多結晶シリコ
ン層内にゲート構造を形成し、前記シリコン基板内にソ
ース／ドレイン領域を形成し、前記ソース／ドレイン領
域が前記ゲート構造と位置合せされるようにすることを
含む。
ト誘電体構造を有するＣＭＯＳデバイスを形成する方法
を提供する。 【解決手段】 この方法は、シリコン基板の一領域に誘
電体層を形成すること、前記誘電体層に窒素原子を注入
すること、前記誘電体層の上に多結晶シリコンの導電層
を形成すること、誘電体層をアニールして、窒素原子を
叩き込み、誘電体層とシリコン基板、および誘電体層と
多結晶シリコン層の間に窒化ケイ素層界面を有する誘電
体層のゲート誘電体を形成すること、前記多結晶シリコ
ン層内にゲート構造を形成し、前記シリコン基板内にソ
ース／ドレイン領域を形成し、前記ソース／ドレイン領
域が前記ゲート構造と位置合せされるようにすることを
含む。
Description
【０００１】
【発明の属する技術分野】本発明は、熱に安定で、ドー
パント拡散に対して耐性のあるＣＭＯＳデバイス用ゲー
ト誘電体、ならびにこのゲート誘電体を使用してＣＭＯ
Ｓデバイスを製造する方法に関する。
パント拡散に対して耐性のあるＣＭＯＳデバイス用ゲー
ト誘電体、ならびにこのゲート誘電体を使用してＣＭＯ
Ｓデバイスを製造する方法に関する。
【０００２】
【従来の技術】ＣＭＯＳ（Complementary Metal Oxide
Semiconductor）技術では、ＣＭＯＳ集積回路（ＩＣ）
の速度を高め、密度を増加させる必要から、トランジス
タの小型化が進むと共に、ゲート誘電体酸化物の厚さが
次第に薄くなってきた。ゲート誘電体の厚さが減少する
と、ドライブ電流が増加し、その結果として速度が増大
する。さらに、ゲート誘電体が薄くなると、チャネル電
荷の制御が向上し、それによりショート・チャネル効果
が減少する。しかし、薄いゲート酸化物を製造すると、
ゲート漏洩電流と信頼性の問題が発生する。特に、物理
的に薄いゲート酸化物は、厚さが減少するにつれてゲー
ト漏洩が指数関数的に増加する。
Semiconductor）技術では、ＣＭＯＳ集積回路（ＩＣ）
の速度を高め、密度を増加させる必要から、トランジス
タの小型化が進むと共に、ゲート誘電体酸化物の厚さが
次第に薄くなってきた。ゲート誘電体の厚さが減少する
と、ドライブ電流が増加し、その結果として速度が増大
する。さらに、ゲート誘電体が薄くなると、チャネル電
荷の制御が向上し、それによりショート・チャネル効果
が減少する。しかし、薄いゲート酸化物を製造すると、
ゲート漏洩電流と信頼性の問題が発生する。特に、物理
的に薄いゲート酸化物は、厚さが減少するにつれてゲー
ト漏洩が指数関数的に増加する。
【０００３】ＣＭＯＳデバイス中で最も一般的なゲート
誘電体材料は、酸化シリコン（ＳｉＯ2）またはＳｉＯ2
／窒化ケイ素（Ｓｉ3Ｎ4）または酸窒化物（ＳｉＯ
XＮY）の組合せであった。組合せの場合、Ｓｉ3Ｎ4また
はＳｉＯXＮYが拡散障壁層としてしばしば利用される。
ＳｉＯ2およびＳｉ3Ｎ4膜の厚みが減少して２０Åレジ
ーム（regime）に近づくと、重要な問題が生じ始める。
こうした問題としては、ゲート漏洩および低絶縁破壊を
もたらす不完全な膜の生成、ゲート・チャネル界面およ
びバルク・シリコンにおける電荷トラッピング、製造お
よび厚さ制御の難しさが含まれる。
誘電体材料は、酸化シリコン（ＳｉＯ2）またはＳｉＯ2
／窒化ケイ素（Ｓｉ3Ｎ4）または酸窒化物（ＳｉＯ
XＮY）の組合せであった。組合せの場合、Ｓｉ3Ｎ4また
はＳｉＯXＮYが拡散障壁層としてしばしば利用される。
ＳｉＯ2およびＳｉ3Ｎ4膜の厚みが減少して２０Åレジ
ーム（regime）に近づくと、重要な問題が生じ始める。
こうした問題としては、ゲート漏洩および低絶縁破壊を
もたらす不完全な膜の生成、ゲート・チャネル界面およ
びバルク・シリコンにおける電荷トラッピング、製造お
よび厚さ制御の難しさが含まれる。
【０００４】薄いゲート誘電体の諸問題の１つの解決策
は、高い誘電率（高Ｋ）を有する厚い誘電体膜を使用す
ることである。このようにすると、ゲート誘電体膜の実
際の物理的厚みを大きくすることができ、しかもＳｉＯ
2またはＳｉＯ2／Ｓｉ3Ｎ4膜に対する電気的等価厚みが
変更可能である。例えば、ＳｉＯ2に対する高誘電率材
料の等価厚み（“ｔｅｑ”）は次式で計算できる。 ｔｅｑ＝ｔｐｈｙ（ＳｉＯ2／高Ｋ） 上式は、“ｔｐｈｙ”は代替高誘電率材料膜の実際の厚
み、ＳｉＯ2はＳｉＯ2（Ｋ＝３．８）の誘電率、高Ｋは
代替高誘電率膜の誘電率である。
は、高い誘電率（高Ｋ）を有する厚い誘電体膜を使用す
ることである。このようにすると、ゲート誘電体膜の実
際の物理的厚みを大きくすることができ、しかもＳｉＯ
2またはＳｉＯ2／Ｓｉ3Ｎ4膜に対する電気的等価厚みが
変更可能である。例えば、ＳｉＯ2に対する高誘電率材
料の等価厚み（“ｔｅｑ”）は次式で計算できる。 ｔｅｑ＝ｔｐｈｙ（ＳｉＯ2／高Ｋ） 上式は、“ｔｐｈｙ”は代替高誘電率材料膜の実際の厚
み、ＳｉＯ2はＳｉＯ2（Ｋ＝３．８）の誘電率、高Ｋは
代替高誘電率膜の誘電率である。
【０００５】実用可能なゲート誘電体膜構造は全て少な
くとも２つの極めて重要な基準を満足しなければならな
い。第１に、誘電体はシリコン基板に比べて熱に安定で
なければならない。第２に、誘電体はドーパント障壁と
して働くことができなければならない。ゲート誘電体が
ＣＭＯＳ構造内で有用となるためには、特にホウ素に対
するドーパント障壁機能が不可欠である。ホウ素がＰチ
ャネル電界効果トランジスタ（「ＰＦＥＴ」）の多結晶
シリコン・ゲートをドープするのに使用されるからであ
る。性能が向上したＣＭＯＳデバイスを開発するには、
高誘電率の（すなわち、ＳｉＯ2に比べｔｅｑが小さ
い）誘電体膜構造とその有効な製造方法が必要である。
くとも２つの極めて重要な基準を満足しなければならな
い。第１に、誘電体はシリコン基板に比べて熱に安定で
なければならない。第２に、誘電体はドーパント障壁と
して働くことができなければならない。ゲート誘電体が
ＣＭＯＳ構造内で有用となるためには、特にホウ素に対
するドーパント障壁機能が不可欠である。ホウ素がＰチ
ャネル電界効果トランジスタ（「ＰＦＥＴ」）の多結晶
シリコン・ゲートをドープするのに使用されるからであ
る。性能が向上したＣＭＯＳデバイスを開発するには、
高誘電率の（すなわち、ＳｉＯ2に比べｔｅｑが小さ
い）誘電体膜構造とその有効な製造方法が必要である。
【０００６】
【発明が解決しようとする課題】本発明の目的は、熱に
安定で、ドーパント障壁として働くゲート誘電体を有す
るＣＭＯＳデバイスを提供することである。
安定で、ドーパント障壁として働くゲート誘電体を有す
るＣＭＯＳデバイスを提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、製造中
にドーパント障壁層を形成する高Ｋゲート誘電体材料が
提供される。本発明では、初期の（primary）ゲート誘
電体として高Ｋ誘電体材料を利用する。金属酸化物また
は金属ケイ酸塩材料が高Ｋ誘電体材料として適してい
る。こうした材料はＴａ2Ｏ5、Ａｌ2Ｏ3、ＴｉＯ2、Ｚ
ｒＯ2、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＨｆＯ2またはＴａ、Ａｌ、
Ｔｉ、Ｚｒ、Ｙ、Ｌａ、Ｈｆなどのケイ酸塩からなる群
から選択できる。高Ｋ材料はＺｒまたはＡｌの酸化物ま
たはケイ酸塩を含むことが好ましい。誘電体材料をシリ
コン基板上に付着し、次いで電子デバイスの製造中に窒
素を注入することによって窒化ケイ素ドーパント拡散障
壁層を形成することが好ましい。金属酸化物誘電体層の
上部表面および底部表面に上部ドーパント拡散障壁層お
よび低部ドーパント拡散障壁層を形成することが好まし
い。上部および底部拡散障壁は約５Å〜約１０Å層の酸
窒化物を有することが好ましい。その結果得られたゲー
ト誘電体層が約２０Å未満のＳｉＯ2と等価な酸化物厚
み（ＥＯＴ）を有することが好ましい。Ｔａ2Ｏ5を高誘
電体材料として利用すると、所望の２０ÅＳｉＯ2ＥＯ
Ｔを達成するために約４０Åの層が必要となる。ＴｉＯ
2（Ｋ＝４０）やＡｌ2Ｏ3（Ｋ＝１２）など他の好まし
い熱力学的に安定な高誘電体材料では、それぞれ厚み約
６０Åおよび約１００Åの誘電体層が必要となるはずで
ある。
にドーパント障壁層を形成する高Ｋゲート誘電体材料が
提供される。本発明では、初期の（primary）ゲート誘
電体として高Ｋ誘電体材料を利用する。金属酸化物また
は金属ケイ酸塩材料が高Ｋ誘電体材料として適してい
る。こうした材料はＴａ2Ｏ5、Ａｌ2Ｏ3、ＴｉＯ2、Ｚ
ｒＯ2、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＨｆＯ2またはＴａ、Ａｌ、
Ｔｉ、Ｚｒ、Ｙ、Ｌａ、Ｈｆなどのケイ酸塩からなる群
から選択できる。高Ｋ材料はＺｒまたはＡｌの酸化物ま
たはケイ酸塩を含むことが好ましい。誘電体材料をシリ
コン基板上に付着し、次いで電子デバイスの製造中に窒
素を注入することによって窒化ケイ素ドーパント拡散障
壁層を形成することが好ましい。金属酸化物誘電体層の
上部表面および底部表面に上部ドーパント拡散障壁層お
よび低部ドーパント拡散障壁層を形成することが好まし
い。上部および底部拡散障壁は約５Å〜約１０Å層の酸
窒化物を有することが好ましい。その結果得られたゲー
ト誘電体層が約２０Å未満のＳｉＯ2と等価な酸化物厚
み（ＥＯＴ）を有することが好ましい。Ｔａ2Ｏ5を高誘
電体材料として利用すると、所望の２０ÅＳｉＯ2ＥＯ
Ｔを達成するために約４０Åの層が必要となる。ＴｉＯ
2（Ｋ＝４０）やＡｌ2Ｏ3（Ｋ＝１２）など他の好まし
い熱力学的に安定な高誘電体材料では、それぞれ厚み約
６０Åおよび約１００Åの誘電体層が必要となるはずで
ある。
【０００８】
【発明の実施の形態】図面を参照すると、図１ないし図
８は図８に示すＣＭＯＳデバイスを形成する製造方法の
一実施形態を示す。図１では、高Ｋ誘電体層１２をその
上に付着したシリコン半導体基板１０が示されている。
この高Ｋ誘電体層は原子層ＣＶＤ（ＡＬＣＶＤ）、急速
熱ＣＶＤ（ＲＴＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣ
ＶＤ）、物理蒸着（ＰＶＤ）、反応性スパッタなどの付
着法を使用して形成することができる。誘電体層は、自
然の酸化物の形成を防止するためにｉｎ−ｓｉｔｕクリ
ーニングを使用し、ＳｉＯxの形成を阻止するために低
温化学的気相付着（ＣＶＤ）法を使用して形成すること
が好ましい。以下により詳細に説明するように、誘電体
層１２は後で形成されるデバイスのゲート誘電体として
働くことになる。
８は図８に示すＣＭＯＳデバイスを形成する製造方法の
一実施形態を示す。図１では、高Ｋ誘電体層１２をその
上に付着したシリコン半導体基板１０が示されている。
この高Ｋ誘電体層は原子層ＣＶＤ（ＡＬＣＶＤ）、急速
熱ＣＶＤ（ＲＴＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣ
ＶＤ）、物理蒸着（ＰＶＤ）、反応性スパッタなどの付
着法を使用して形成することができる。誘電体層は、自
然の酸化物の形成を防止するためにｉｎ−ｓｉｔｕクリ
ーニングを使用し、ＳｉＯxの形成を阻止するために低
温化学的気相付着（ＣＶＤ）法を使用して形成すること
が好ましい。以下により詳細に説明するように、誘電体
層１２は後で形成されるデバイスのゲート誘電体として
働くことになる。
【０００９】図２に移ると、図１の構造までの加工ステ
ップが実施され、誘電体層１２に窒素が注入されてい
る。層１４には大量の窒素が高Ｋ誘電体層１２のほぼ真
中まで注入されていることが詳細に示されている。この
窒素注入は様々な注入技術によって実施することができ
る。好ましい実施形態では、窒素イオン注入のピーク窒
素濃度は約１〜２ＫｅＶの注入エネルギーで約１０15〜
１０16原子／ｃｍ2の範囲である。Ｎ注入プロフィルを
制御する他の代替方法には、レジスト、ＳｉＯ2、または
Ｓｉ3Ｎ4の犠牲阻止膜が含まれる。この犠牲阻止膜を利
用すると、Ｎ注入プロフィルが一層広がり、高Ｋ誘電体
層全体にわたって分布がより均一になることがある。窒
素を誘電体層に注入する別の技術には、Ｎ2またはＮＨ3
プラズマ照射がある。
ップが実施され、誘電体層１２に窒素が注入されてい
る。層１４には大量の窒素が高Ｋ誘電体層１２のほぼ真
中まで注入されていることが詳細に示されている。この
窒素注入は様々な注入技術によって実施することができ
る。好ましい実施形態では、窒素イオン注入のピーク窒
素濃度は約１〜２ＫｅＶの注入エネルギーで約１０15〜
１０16原子／ｃｍ2の範囲である。Ｎ注入プロフィルを
制御する他の代替方法には、レジスト、ＳｉＯ2、または
Ｓｉ3Ｎ4の犠牲阻止膜が含まれる。この犠牲阻止膜を利
用すると、Ｎ注入プロフィルが一層広がり、高Ｋ誘電体
層全体にわたって分布がより均一になることがある。窒
素を誘電体層に注入する別の技術には、Ｎ2またはＮＨ3
プラズマ照射がある。
【００１０】図３には、図２に示すように窒素を注入
し、それに続いて誘電体層１２の上部に多結晶シリコン
・ゲート層１６を形成した後の図１の構造が示されてい
る。この多結晶シリコン層は、従来の化学的気相付着技
術により、通常は約２トール未満の圧力および約５００
〜６５０℃に保った温度で形成することができる。
し、それに続いて誘電体層１２の上部に多結晶シリコン
・ゲート層１６を形成した後の図１の構造が示されてい
る。この多結晶シリコン層は、従来の化学的気相付着技
術により、通常は約２トール未満の圧力および約５００
〜６５０℃に保った温度で形成することができる。
【００１１】次いで半導体基板１０の温度を約５秒〜１
分の間、約９００℃〜１１００℃に上げる。このアニー
ル・ステップは、急速熱処理（ＲＴＰ）装置内で行うこ
とが好ましいが、代替装置も使用できる。このアニール
・ステップの目的は、窒素をシリコン基板と誘電体層の
間の下部界面、および誘電体層と多結晶シリコンの間の
上部界面に分離して、厚さ約５Åの窒化ケイ素様材料の
窒素リッチ層１８と２０を形成することである。この上
部および下部窒化ケイ素層１８および２０のシリコンは
それぞれ、層１６の多結晶シリコンと層１０のシリコン
に由来する。図５に詳しく示すように、この窒素リッチ
な窒化ケイ素層１８および２０は、実際にはＳｉＮxま
たはＳｉＮxＯyと高Ｋ誘電体材料および界面層のＳｉの
混合物であると予想される。図の実施形態では、ゲート
誘電体について約２０ÅＳｉＯ2のＥＯＴを達成するた
め、この厚さ５ÅのＳｉＮx（Ｋ＝８）層が割り当てら
れた２０ÅのＥＯＴの約半分を占め、例えばＴａ2Ｏ
5（Ｋ＝２５）など、高Ｋ誘電体材料の４０Åが残りの
半分を占めることになる。
分の間、約９００℃〜１１００℃に上げる。このアニー
ル・ステップは、急速熱処理（ＲＴＰ）装置内で行うこ
とが好ましいが、代替装置も使用できる。このアニール
・ステップの目的は、窒素をシリコン基板と誘電体層の
間の下部界面、および誘電体層と多結晶シリコンの間の
上部界面に分離して、厚さ約５Åの窒化ケイ素様材料の
窒素リッチ層１８と２０を形成することである。この上
部および下部窒化ケイ素層１８および２０のシリコンは
それぞれ、層１６の多結晶シリコンと層１０のシリコン
に由来する。図５に詳しく示すように、この窒素リッチ
な窒化ケイ素層１８および２０は、実際にはＳｉＮxま
たはＳｉＮxＯyと高Ｋ誘電体材料および界面層のＳｉの
混合物であると予想される。図の実施形態では、ゲート
誘電体について約２０ÅＳｉＯ2のＥＯＴを達成するた
め、この厚さ５ÅのＳｉＮx（Ｋ＝８）層が割り当てら
れた２０ÅのＥＯＴの約半分を占め、例えばＴａ2Ｏ
5（Ｋ＝２５）など、高Ｋ誘電体材料の４０Åが残りの
半分を占めることになる。
【００１２】図６を参照すると、多結晶シリコン層１６
をパターン化してゲート構造１７を形成する。導電ゲー
ト構造１７のパターン化は従来のフォトリソグラフィお
よびエッチング技術を使用して行うことが好ましい。図
７に進むと、１対のスペーサ構造２２と２４が導電ゲー
ト構造１７の側壁に形成されている。このスペーサ構造
は、例えば、周知の技術によって形成することができ
る。まず減圧ＣＶＤ法によって基板上に共形の酸化物誘
電体層を付着する。次いで、付着した誘電体層を異方性
ドライ・エッチングによって除去し、エッチング処理の
完了後に、スペーサ構造２２と２４を残す。最後に、図
８に示すように、従来のＣＭＯＳ処理技術を使用して、
第１ソース／ドレイン（Ｓ／Ｄ）不純物分布領域２６と
第２Ｓ／Ｄ不純物分布領域２８をチャネル領域３０の両
側に横に配置する（displace）。
をパターン化してゲート構造１７を形成する。導電ゲー
ト構造１７のパターン化は従来のフォトリソグラフィお
よびエッチング技術を使用して行うことが好ましい。図
７に進むと、１対のスペーサ構造２２と２４が導電ゲー
ト構造１７の側壁に形成されている。このスペーサ構造
は、例えば、周知の技術によって形成することができ
る。まず減圧ＣＶＤ法によって基板上に共形の酸化物誘
電体層を付着する。次いで、付着した誘電体層を異方性
ドライ・エッチングによって除去し、エッチング処理の
完了後に、スペーサ構造２２と２４を残す。最後に、図
８に示すように、従来のＣＭＯＳ処理技術を使用して、
第１ソース／ドレイン（Ｓ／Ｄ）不純物分布領域２６と
第２Ｓ／Ｄ不純物分布領域２８をチャネル領域３０の両
側に横に配置する（displace）。
【００１３】図９ないし図１２は本発明の第２実施形態
を示す。この代替実施形態によれば、高Ｋ誘電体層１２
に注入した窒素を叩き込むアニール・ステップは、上述
の多結晶シリコン層１６の形成直後には行わない。その
代わり、上述のように、まずゲート構造１７を形成し、
次いでアニールを行う。こうすると、得られるストラク
チャは図９に示すようになり、誘電体層と多結晶シリコ
ンゲートの界面、および誘電体層と基板層の界面、なら
びに誘電体層１２の横の側壁縁部にＳｉＮx層３２が形
成される。このＳｉＮx構造３２は、図１０に詳細に示
されている。次いで、この構造を上述のように加工し
て、図１１に示すスペーサを形成し、最終的に図１２の
完成したＣＭＯＳデバイス構造が形成される。この実施
形態は、特にＳｉＮxまたは側壁の横縁部がスペーサの
「代用」として役立つデバイス設計に有利である。側壁
上の薄いＳｉＮx層が非常に狭いスペーサとして有効に
働くからである。
を示す。この代替実施形態によれば、高Ｋ誘電体層１２
に注入した窒素を叩き込むアニール・ステップは、上述
の多結晶シリコン層１６の形成直後には行わない。その
代わり、上述のように、まずゲート構造１７を形成し、
次いでアニールを行う。こうすると、得られるストラク
チャは図９に示すようになり、誘電体層と多結晶シリコ
ンゲートの界面、および誘電体層と基板層の界面、なら
びに誘電体層１２の横の側壁縁部にＳｉＮx層３２が形
成される。このＳｉＮx構造３２は、図１０に詳細に示
されている。次いで、この構造を上述のように加工し
て、図１１に示すスペーサを形成し、最終的に図１２の
完成したＣＭＯＳデバイス構造が形成される。この実施
形態は、特にＳｉＮxまたは側壁の横縁部がスペーサの
「代用」として役立つデバイス設計に有利である。側壁
上の薄いＳｉＮx層が非常に狭いスペーサとして有効に
働くからである。
【００１４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１５】（１）半導体デバイスを形成する方法であ
って、シリコン基板の一領域に誘電体層を形成するステ
ップと、前記誘電体層中に窒素原子を注入するステップ
と、前記誘電体層の上に多結晶シリコンの導電層を形成
するステップと、前記誘電体層をアニールして、前記窒
素原子を駆り、前記誘電体層と前記シリコン基板および
前記多結晶シリコン層との界面に窒化ケイ素層を有する
誘電体層のゲート誘電体を形成するステップと、前記多
結晶シリコン層内にゲート構造を形成し、前記シリコン
基板内にソース／ドレイン領域を形成するステップであ
って、前記ソース／ドレイン領域が前記ゲート構造と位
置合せされるステップとを含む方法。 （２）前記誘電体層が金属の酸化物またはケイ酸塩材料
を含有する高誘電率材料を含む、上記（１）に記載の方
法。 （３）前記誘電体層が、Ｔａ、Ａｌ、Ｔｉ、Ｚｒ、Ｙ、
ＬａおよびＨｆの酸化物またはケイ酸塩、並びにその組
合せからなる群から選ばれた材料を含む、上記（２）に
記載の方法。 （４）前記誘電体層がＡｌまたはＺｒの酸化物またはケ
イ酸塩を含む、上記（２）に記載の方法。 （５）ゲート誘電体が約２０Å未満のＳｉＯ2と等価な
酸化物厚みを有する、上記（１）に記載の方法。 （６）窒化ケイ素層がＳｉＮx、ＳｉＮxＯy、Ｓi、およ
び誘電体の混合体を含み、約５Å〜１０Åの厚みを有す
る、上記（５）に記載の方法。 （７）金属酸化物層をアニールする前にゲート構造を形
成するステップを含む、上記（１）に記載の方法。 （８）半導体デバイスを形成する方法であって、シリコ
ン基板の一領域に誘電体層を形成するステップと、前記
金属酸化物層中に窒素原子を注入するステップと、前記
誘電体層の上に多結晶シリコンの導電層を形成するステ
ップと、前記誘電体層をアニールして、前記窒素原子を
駆り、前記誘電体層と前記シリコン基板および前記多結
晶シリコン層との界面に約５Å〜１０Åの厚みを有する
窒化ケイ素を有する誘電体層のゲート誘電体を形成する
ステップであって、前記ゲート誘電体が約２０Å未満の
ＳｉＯ2と等価な酸化物厚みを有するステップと、前記
多結晶シリコン層内にゲート構造を形成し、前記基板内
にソース／ドレイン領域を形成するステップであって、
前記ソース／ドレイン領域が前記ゲート構造と位置合せ
されるステップとを含む方法。 （９）前記誘電体層が金属酸化物または金属ケイ酸塩材
料を含有する高誘電率材料を含む、上記（８）に記載の
方法。 （１０）前記金属酸化物層が、Ｔａ、Ａｌ、Ｔｉ、Ｚ
ｒ、Ｙ、ＬａおよびＨｆの酸化物またはケイ酸塩、その
組合せなどからなる群から選ばれた材料を含む、上記
（９）に記載の方法。 （１１）前記誘電体層がＡｌまたはＺｒの酸化物または
ケイ酸塩を含む、上記（９）に記載の方法。 （１２）誘電体層をアニールする前にゲート構造を形成
するステップを含む、上記（８）に記載の方法。 （１３）チャネル領域の両側で横に配置したソース／ド
レイン領域を有するシリコン基板と、上部拡散障壁層と
下部拡散障壁層を有する誘電材料を備え、前記チャネル
領域の上にあってそれと位置合せされたゲート誘電体
と、前記ゲート誘電体の上部にあってそれと位置合せさ
れた多結晶シリコン・ゲートとを備える半導体デバイ
ス。 （１４）前記誘電体層が高誘電率材料を含む、上記（１
３）に記載の半導体デバイス。 （１５）前記誘電体層がＴａ2Ｏ5、Ａｌ2Ｏ3、Ｔｉ
Ｏ2、ＺｒＯ2、Ｙ2Ｏ3、ＨｆＯ2、Ｌａ2Ｏ3と、Ｔａ、
Ａｌ、Ｚｒ、Ｙ、Ｌａ、およびＨｆのケイ酸塩、並びに
その組合せからなる群から選ばれた材料を含む、上記
（１４）に記載の半導体デバイス。 （１６）誘電体層がＡｌまたはＺｒの酸化物またはケイ
酸塩を含む、上記（１４）に記載の半導体デバイス。 （１７）ゲート誘電体が約２０ÅＳｉＯ2未満のＥＯＴ
を有する、上記（１３）に記載の半導体デバイス。 （１８）前記上部拡散障壁層および前記下部拡散障壁層
が窒化ケイ素を含む、上記（１３）に記載の半導体デバ
イス。 （１９）窒化ケイ素層が約５Å〜１０Åの厚みを有す
る、上記（１８）に記載の半導体デバイス。
って、シリコン基板の一領域に誘電体層を形成するステ
ップと、前記誘電体層中に窒素原子を注入するステップ
と、前記誘電体層の上に多結晶シリコンの導電層を形成
するステップと、前記誘電体層をアニールして、前記窒
素原子を駆り、前記誘電体層と前記シリコン基板および
前記多結晶シリコン層との界面に窒化ケイ素層を有する
誘電体層のゲート誘電体を形成するステップと、前記多
結晶シリコン層内にゲート構造を形成し、前記シリコン
基板内にソース／ドレイン領域を形成するステップであ
って、前記ソース／ドレイン領域が前記ゲート構造と位
置合せされるステップとを含む方法。 （２）前記誘電体層が金属の酸化物またはケイ酸塩材料
を含有する高誘電率材料を含む、上記（１）に記載の方
法。 （３）前記誘電体層が、Ｔａ、Ａｌ、Ｔｉ、Ｚｒ、Ｙ、
ＬａおよびＨｆの酸化物またはケイ酸塩、並びにその組
合せからなる群から選ばれた材料を含む、上記（２）に
記載の方法。 （４）前記誘電体層がＡｌまたはＺｒの酸化物またはケ
イ酸塩を含む、上記（２）に記載の方法。 （５）ゲート誘電体が約２０Å未満のＳｉＯ2と等価な
酸化物厚みを有する、上記（１）に記載の方法。 （６）窒化ケイ素層がＳｉＮx、ＳｉＮxＯy、Ｓi、およ
び誘電体の混合体を含み、約５Å〜１０Åの厚みを有す
る、上記（５）に記載の方法。 （７）金属酸化物層をアニールする前にゲート構造を形
成するステップを含む、上記（１）に記載の方法。 （８）半導体デバイスを形成する方法であって、シリコ
ン基板の一領域に誘電体層を形成するステップと、前記
金属酸化物層中に窒素原子を注入するステップと、前記
誘電体層の上に多結晶シリコンの導電層を形成するステ
ップと、前記誘電体層をアニールして、前記窒素原子を
駆り、前記誘電体層と前記シリコン基板および前記多結
晶シリコン層との界面に約５Å〜１０Åの厚みを有する
窒化ケイ素を有する誘電体層のゲート誘電体を形成する
ステップであって、前記ゲート誘電体が約２０Å未満の
ＳｉＯ2と等価な酸化物厚みを有するステップと、前記
多結晶シリコン層内にゲート構造を形成し、前記基板内
にソース／ドレイン領域を形成するステップであって、
前記ソース／ドレイン領域が前記ゲート構造と位置合せ
されるステップとを含む方法。 （９）前記誘電体層が金属酸化物または金属ケイ酸塩材
料を含有する高誘電率材料を含む、上記（８）に記載の
方法。 （１０）前記金属酸化物層が、Ｔａ、Ａｌ、Ｔｉ、Ｚ
ｒ、Ｙ、ＬａおよびＨｆの酸化物またはケイ酸塩、その
組合せなどからなる群から選ばれた材料を含む、上記
（９）に記載の方法。 （１１）前記誘電体層がＡｌまたはＺｒの酸化物または
ケイ酸塩を含む、上記（９）に記載の方法。 （１２）誘電体層をアニールする前にゲート構造を形成
するステップを含む、上記（８）に記載の方法。 （１３）チャネル領域の両側で横に配置したソース／ド
レイン領域を有するシリコン基板と、上部拡散障壁層と
下部拡散障壁層を有する誘電材料を備え、前記チャネル
領域の上にあってそれと位置合せされたゲート誘電体
と、前記ゲート誘電体の上部にあってそれと位置合せさ
れた多結晶シリコン・ゲートとを備える半導体デバイ
ス。 （１４）前記誘電体層が高誘電率材料を含む、上記（１
３）に記載の半導体デバイス。 （１５）前記誘電体層がＴａ2Ｏ5、Ａｌ2Ｏ3、Ｔｉ
Ｏ2、ＺｒＯ2、Ｙ2Ｏ3、ＨｆＯ2、Ｌａ2Ｏ3と、Ｔａ、
Ａｌ、Ｚｒ、Ｙ、Ｌａ、およびＨｆのケイ酸塩、並びに
その組合せからなる群から選ばれた材料を含む、上記
（１４）に記載の半導体デバイス。 （１６）誘電体層がＡｌまたはＺｒの酸化物またはケイ
酸塩を含む、上記（１４）に記載の半導体デバイス。 （１７）ゲート誘電体が約２０ÅＳｉＯ2未満のＥＯＴ
を有する、上記（１３）に記載の半導体デバイス。 （１８）前記上部拡散障壁層および前記下部拡散障壁層
が窒化ケイ素を含む、上記（１３）に記載の半導体デバ
イス。 （１９）窒化ケイ素層が約５Å〜１０Åの厚みを有す
る、上記（１８）に記載の半導体デバイス。
【図１】誘電体層を付着した基板の一部分の断面図であ
る。
る。
【図２】窒素注入を施した誘電体層の一部分の断面図で
ある。
ある。
【図３】誘電体層に窒素を注入して多結晶シリコン層を
形成した後の図１の構造を示す図である。
形成した後の図１の構造を示す図である。
【図４】アニール処理後の図３の構造を示す図である。
【図５】アニール処理後の誘電体層の断面図である。
【図６】ゲート形成後の図４の構造を示す図である。
【図７】スペーサ形成後の図６の構造を示す図である。
【図８】ＣＭＯＳ処理によりデバイスを完成した後の図
７の構造を示す図である。
７の構造を示す図である。
【図９】窒素を注入した誘電体層をアニール処理する前
に図３の構造にゲート形成を施す、代替実施形態を示す
図である。
に図３の構造にゲート形成を施す、代替実施形態を示す
図である。
【図１０】アニール処理後の誘電体層の断面図である。
【図１１】スペーサ形成後の図９の構造を示す図であ
る。
る。
【図１２】ＣＭＯＳ処理によりデバイスを完成した後の
図１１の構造を示す図である。
図１１の構造を示す図である。
１０ シリコン半導体基板 １２ 高Ｋ誘電体層 １４ 窒素注入層 １６ 多結晶シリコン／ゲート層 １７ ゲート構造 １８ 上部窒素リッチ層 ２０ 下部窒素リッチ層 ２２ スペーサ構造 ２４ スペーサ構造 ２６ 第１ソース／ドレイン不純物分布領域 ２８ 第２ソース／ドレイン不純物分布領域 ３０ チャネル領域 ３２ ＳｉＮｘ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エヴゲーニー・ゴウセフ アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ シーニック・ビュー 12 (72)発明者 チェン・カイ アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション セカー・レ ーン 55 (72)発明者 アシット・クマル・ラーイ アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ ヒーサー・コート 300
Claims (15)
- 【請求項１】半導体デバイスを形成する方法であって、 シリコン基板の一領域に誘電体層を形成するステップ
と、 前記誘電体層中に窒素原子を注入するステップと、 前記誘電体層の上に多結晶シリコンの導電層を形成する
ステップと、 前記誘電体層をアニールして、前記窒素原子を駆り、前
記誘電体層と前記シリコン基板および前記多結晶シリコ
ン層との界面に窒化ケイ素層を有する誘電体層のゲート
誘電体を形成するステップと、 前記多結晶シリコン層内にゲート構造を形成し、前記シ
リコン基板内にソース／ドレイン領域を形成するステッ
プであって、前記ソース／ドレイン領域が前記ゲート構
造と位置合せされるステップとを含む方法。 - 【請求項２】前記誘電体層が金属の酸化物またはケイ酸
塩材料を含有する高誘電率材料を含む、請求項１に記載
の方法。 - 【請求項３】前記誘電体層が、Ｔａ、Ａｌ、Ｔｉ、Ｚ
ｒ、Ｙ、ＬａおよびＨｆの酸化物またはケイ酸塩、並び
にその組合せからなる群から選ばれた材料を含む、請求
項２に記載の方法。 - 【請求項４】前記誘電体層がＡｌまたはＺｒの酸化物ま
たはケイ酸塩を含む、請求項２に記載の方法。 - 【請求項５】ゲート誘電体が約２０Å未満のＳｉＯ2と
等価な酸化物厚みを有する、請求項１に記載の方法。 - 【請求項６】窒化ケイ素層が、約５Å〜１０Åの厚みを
有する、請求項５に記載の方法。 - 【請求項７】金属酸化物層をアニールする前にゲート構
造を形成するステップを含む、請求項１に記載の方法。 - 【請求項８】半導体デバイスを形成する方法であって、 シリコン基板の一領域に誘電体層を形成するステップ
と、 前記金属酸化物層中に窒素原子を注入するステップと、 前記誘電体層の上に多結晶シリコンの導電層を形成する
ステップと、 前記誘電体層をアニールして、前記窒素原子を駆り、前
記誘電体層と前記シリコン基板および前記多結晶シリコ
ン層との界面に約５Å〜１０Åの厚みを有する窒化ケイ
素層を有する誘電体層のゲート誘電体を形成するステッ
プであって、前記ゲート誘電体が約２０Å未満のＳｉＯ
2と等価な酸化物厚みを有するステップと、 前記多結晶シリコン層内にゲート構造を形成し、前記基
板内にソース／ドレイン領域を形成するステップであっ
て、前記ソース／ドレイン領域が前記ゲート構造と位置
合せされるステップとを含む方法。 - 【請求項９】チャネル領域の両側で横に配置したソース
／ドレイン領域を有するシリコン基板と、 上部拡散障壁層と下部拡散障壁層を有する誘電材料を備
え、前記チャネル領域の上にあってそれと位置合せされ
たゲート誘電体と、 前記ゲート誘電体の上部にあってそれと位置合せされた
多結晶シリコン・ゲートとを備える半導体デバイス。 - 【請求項１０】前記誘電体層が高誘電率材料を含む、請
求項９に記載の半導体デバイス。 - 【請求項１１】前記誘電体層がＴａ2Ｏ5、Ａｌ2Ｏ3、Ｔ
ｉＯ2、ＺｒＯ2、Ｙ2Ｏ3、ＨｆＯ2、Ｌａ2Ｏ3と、Ｔ
ａ、Ａｌ、Ｚｒ、Ｙ、Ｌａ、およびＨｆのケイ酸塩、並
びにその組合せからなる群から選ばれた材料を含む、請
求項１０に記載の半導体デバイス。 - 【請求項１２】誘電体層がＡｌまたはＺｒの酸化物また
はケイ酸塩を含む、請求項１０に記載の半導体デバイ
ス。 - 【請求項１３】ゲート誘電体が約２０Å未満のＳｉＯ2
と等価な酸化物厚みを有する、請求項９に記載の半導体
デバイス。 - 【請求項１４】前記上部拡散障壁層および前記下部拡散
障壁層が窒化ケイ素を含む、請求項９に記載の半導体デ
バイス。 - 【請求項１５】窒化ケイ素層が約５Å〜１０Åの厚みを
有する、請求項１４に記載の半導体デバイス。
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