CN100474592C - 半导体存储器件 - Google Patents

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Abstract

提供一种半导体存储器件。随着微细化的推进，尽管需求代替SRAM的半导体存储器，而课题是使与逻辑晶体管的工艺兼容性和低成本并存的半导体存储器的实现方法。本发明是在一种同一芯片内具有逻辑部和存储部的半导体器件中，存储部的单位存储单元至少具有两个晶体管，上述一个晶体管是进行存储电荷的存取的写入晶体管，上述另一个晶体管是依赖通过上述写入晶体管存取的存储电荷量来改变其源漏之间的导电性的读取晶体管，在上述读取晶体管中使用比逻辑部的晶体管更厚的栅绝缘膜，其特征在于，在上述读取晶体管中使用与逻辑部相同的扩散层结构。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件，特别地涉及一种具有能同时实现与逻辑晶体管的工艺兼容性、低成本的半导体存储器的半导体器件。
背景技术
随着微细化的推进，变得能够将大量的晶体管集成在同一芯片之上，伴随于此，发展成能够在同一芯片上搭载很多的功能。与处理器混装在同一芯片上的片内存储器比将存储器作为其它芯片的结构，在数据传送速度、功耗两方面具有优势。特别是，随着不断提高携带电话、PDA为首的移动设备的功能，更加重视高性能与功耗的并存，因此，片内存储器的作用较大。以往，根据与逻辑晶体管的制造工艺的兼容性，一直使用专用SRAM。作为片内的低电能SRAM的现有技术，可列举非专利文献1。
作为比SRAM更高集成度的存储器，众所周知的是DRAM。但是，DRAM采用在电容器中存储电荷的动作原理、以微小的单元面积确保电容器电容在一定量以上，因此，引入如Ta2O5(五氧化钽)这种高介电常数材料和立体结构是必不可少的，且与逻辑晶体管的工艺兼容性差。作为不必使用特别的电容器结构就能动作的DRAM，提出了称为增益单元的存储元件结构。这是通过写入用的晶体管在存储节点注入电荷，利用存储的电荷使另外设置的读取用的晶体管的阈值电压变化进行存储。为了说明，在图1A、图1B中列举出两个增益单元结构的存储单元的等效电路。图1A是二晶体管结构，图1B是三晶体管结构。下面，按图1所示的对应关系，使用如下术语：读取晶体管、写入晶体管、选择晶体管。作为与本发明相关的现有技术，列举出在写入用的晶体管中使用多晶硅的非专利文献2、及在读取用的晶体管中使用多晶硅的非专利文献3。此外，还列举出在非专利文献4记载的使用多晶硅的增益单元存储器。在该论文中，记载了一种增益单元存储器，该增益单元存储器利用在沟道使用了极薄多晶硅的TFT的漏电流非常小的特征，具有充分的保持时间。
非专利文献1：M.Yamaoka等，IEEE国际固体电路会议(IEEEInternational Solid State-State Circuits Conferences)，2004年，第494-495页。
非专利文献2：H.Shichijo等，固体器件与材料会议(ConferenceOn Solid State Devices and Materials)，1984年，第265-268页。
非专利文献3：S.Shukuri等，IEEE国际电子器件会议(IEEEInternational Electron Devices Meeting)，1992年，第1006-1008页。
非专利文献3：T.Osabe等，IEEE国际电子器件会议(IEEEInternational Electron Devices Meeting)，2000年，第301-304页。
如上所述，迄今为止作为代替用作片内存储器的SRAM的存储器，使用增益单元的DRAM具有优势。特别是T.Osabe等人于2000年IEEE国际电子器件会议的第301-304页中记载的存储器，尽管特别使用漏电流小的晶体管，由此使存储电荷量比现有的一晶体管一电容器结构的DRAM小，仍能够期待足够长的信息保持时间。因此，可以实现能够加长更新周期、并且功耗小的存储器。如上所述，该结构通常不需要特别的电容器结构，因此在与逻辑晶体管的工艺兼容性优良，但是，发明者们为了将此结构应用于逻辑混装存储器，从而进行了独立的详细研讨，并发现了以下课题。当用于读取的晶体管的栅绝缘膜减薄到大约3nm或3nm以下时，由于栅绝缘膜的隧道电流而失去存储电荷，因此，必须使栅绝缘膜为3nm以上。
但是，由于该膜厚比逻辑部的晶体管的栅绝缘膜厚度更薄，在读取用的晶体管中就不能使用逻辑电路用的晶体管。另一方面，用更厚的栅绝缘膜的晶体管被使用在在与外部电源连接用的电路。例如，外部电源为3.3伏和2.5伏的情况下，使用栅绝缘膜厚度为7nm左右或5nm左右的晶体管。但是，这些晶体管的栅极长度长，若用它们形成存储单元，单元面积就会增大。此外，即使是一晶体管一电容器结构的DRAM的存储单元的总线晶体管，也使用5nm左右的膜厚。在该总线晶体管中，为了能够使用比较短的栅极长度，就在扩散层结构的设计上下工夫。但是，在这种情况下，为了形成扩散层需要进行多次特别的离子注入工序，因此，增加了工序数，成本也会上升。此外，在此假设栅绝缘膜材料为SiO2表述，但是，也可以使用不同的材料，例如导入氮的SiO2膜和氮化硅膜、铪氧化物、氧化铝等。在此情况下，假设在栅绝缘膜的漏电流为相同程度的膜厚进行重读(比普通SiO2的情况更厚)，则同样的情况成立。并且，在写入用的晶体管中，为了实现低漏电而使沟道的膜厚非常薄是重要的，但是，发现了对于沟道的结晶化存在课题。
图2是在非晶状态下研究在各种膜厚上淀积的、硅膜的结晶化温度的情况。在各温度下进行30分钟的退火。其结果发现，膜厚为5nm或5nm以下时结晶化温度急剧上升，对于3nm或3nm以下的膜厚结晶化温度超过800℃。将温度实施于退火时，会引起用于逻辑晶体管的扩散层及栅电极低电阻化的钴硅化物的凝聚。已知对于10nm以上的膜厚的膜在700℃或700℃以下进行结晶化，不会引起这种问题。在此，图2中的10nm以上的实验图意味着只有在700℃下结晶化才是充分的，实际上预想为如实线所示的结晶化温度。
发明内容
因此，本发明的目的在于，提供一种方法，实现与逻辑晶体管的工艺兼容性好、低成本的半导体存储器。
上述目的能通过如下的半导体器件实现，该半导体器件在半导体衬底上具有：逻辑部、由多个单位存储单元构成的存储器部、和供给电源的高耐压部，其中单位存储单元至少包括如下的两个晶体管：写入晶体管的源或漏之一方与位线连接、源或漏的另一方与电荷存储节点连接，相对于电荷存储节点进行电荷的存取；和读取晶体管依赖通过写入晶体管相对于电荷存储节点存取的存储电荷量，调制在其源和漏之间设置的沟道区域的导电性(コンダクタンス)；
上述读取晶体管具有比上述逻辑部的晶体管更厚的栅绝缘膜；与形成上述读取晶体管源或漏的一部分的高浓度杂质扩散区相邻而设置的决定上述读取晶体管的栅极长度的扩散层，比决定构成上述高耐压部的晶体管的栅极长度的扩散层的结深度浅、上述读取晶体管的栅极长度的扩散层的杂质浓度更高。
此外，使上述写入晶体管的沟道区为厚度5nm或5nm以下的硅；
此外，使上述写入晶体管的沟道区为非晶硅。
并且，使上述写入晶体的栅电极为金属。
由此，实现本发明的目的。
发明效果
本发明能够提供一种实现半导体器件的方法，该半导体器件具有与逻辑晶体管的工艺兼容性好、低成本的半导体存储器。
附图说明
图1A是用于说明增益单元结构的DRAM存储单元的等效电路图(二晶体管结构的情况)。
图1B是用于说明增益单元结构的DRAM存储单元的等效电路图(三晶体管结构的情况)。
图2是研究极薄非晶硅膜的膜厚与结晶化温度关系的实验结果。
图3是用于说明实施例1的半导体芯片的结构的截面结构图。
图4是用于说明实施例1的半导体芯片的存储单元内的写入晶体管结构的截面结构图。
图5是用于说明实施例1的半导体芯片内的单位存储单元的结构的顶视图。
图6A是用于说明实施例1的半导体芯片的制造方法的截面结构图。
图6B是用于说明实施例1的半导体芯片的制造方法的截面结构图。
图7是用于说明实施例1的半导体芯片内的存储单元阵列结构的等效电路图。
图8是用于说明实施例2的半导体芯片的结构的截面结构图。
图9是用于说明实施例2的半导体芯片内的单位存储单元的结构的顶视图。
图10是用于说明实施例3的半导体芯片内的存储单元的结构的截面结构图。
图11是用于说明实施例5的半导体芯片的结构的截面结构图。
图12是用于说明实施例6的半导体芯片的结构的截面结构图，并表示着逻辑晶体管、存储单元的读取、选择晶体管、2.5伏I/O电路、3.3伏I/O电路的截面图。
图13用于说明实施例6的半导体芯片内的存储单元内的写入晶体管的结构的截面结构图。
具体实施方式
以下，参照附图详细地说明本发明的实施形态。并且，在用于说明实施形态的所有附图中，原则上对相同的部件赋予相同的符号，并省略其重复说明。此外，在下面，将存储器或存储单元这样的术语用于表示本发明的存储器。另外，SRAM和快闪存储器、EEPROM等多数处于同一芯片上的情况较多，在下面，存储器的术语仅用于表示本发明的增益单元存储器。并且，特别地，对于在不同的实施例之间功能与差异对应，即使形状、杂质浓度和结晶性等有差异，也赋予相同的编号。
(实施例1)
首先，下文说明本发明的存储单元的结构。
(结构说明)
图3是并排表示了本实施方式的半导体芯片的逻辑晶体管截面、存储单元截面、高耐压晶体管截面的图。存储单元是相当于图1B的三晶体管的增益单元结构。图5是表示存储单元的平面结构的图。图3的存储单元部分的截面与图5的沿B-B线的截面对应。此外，在图4表示图5的沿A-A面的截面结构。此外，图6是用于说明制造工序的截面图，图7是说明存储单元的阵列结构的等效电路图。在图7中，以虚线包围的部分对应于单位存储单元。在截面图、平面图中，为了说明省略接触图案和布线进行显示。在下面，在图1所示的结构中，用图1B的三晶体管结构的存储单元进行说明，但是，也可使用图1A的二晶体管结构的存储单元。在三晶体管结构中，由于存在选择晶体管，具有能够确保读取充分的读取余量的特点。另一方面，在二晶体管结构中，具有能够实现单元面积小、低面积、即低成本的LSI的特点。
在由p型单晶硅构成的半导体衬底(下面，称为衬底)1上形成有p型阱3、n型阱(未图示)。元件隔离区2是将在衬底中挖出的沟槽用SiO2膜填埋。并且，在此p型阱3与p型衬底1直接连接着，但是，也可以采取在p型衬底1内设置n型区域、在其中形成p型区域的所谓三重阱结构。当采用三重阱结构时，就可以将通过n型区域互相隔离的p型阱彼此设定为不同电压，并能够对衬底施加偏压。此外，栅绝缘膜厚度由氮化处理后的SiO2膜构成，厚度可设定为2nm和7nm的两个水准。逻辑晶体管的栅绝缘膜11为2nm厚度，存储单元的栅绝缘膜14和高耐压晶体管的栅绝缘膜17为7nm厚度。各晶体管的栅电极10、13、22、16由表面通过钴硅化物12被低电阻化的多晶硅构成。在此，逻辑晶体管的栅极长度为70nm、存储单元的读取晶体管的栅极长度为180nm、选择晶体管的栅极长度为120nm、高耐压晶体管的栅极长度为400nm。在此，读取晶体管的栅极长度比选择晶体管的栅极长度还要长，这是由于在读取晶体管中栅电容成为电荷存储部，因此，要确保一定的容量。另一方面，对选择晶体管没有这种制约，在短沟道效应没有成为问题的范围内，最好是使用非常短的栅极长度作为高性能的晶体管。此外，读取晶体管和选择晶体管的栅电极之下31、32杂质浓度不同，且在读取晶体管和选择晶体管中有着不同的阈值。由此产生的效果在后面进行描述。并且，选择晶体管与逻辑晶体管相比，由于栅绝缘膜厚，为了抑制短沟道效应，基本上使用比逻辑晶体管还要长的栅极长度。各晶体管的栅电极具有由SiO2和SiN构成的侧壁结构15。在侧壁结构之下，设有浅n-区域、所谓的外延区域5，7，9。并且，作为侧壁下的扩散层的称呼，有时不称为外延区(extension)而称为LDD，特别是高耐压MOS的情况下多称为LDD，但在本说明书中不加区分地表述为外延区。
此外，在侧壁的外侧设置有作为源、漏区域的n+区域4、6、23、8。逻辑晶体管与高耐压晶体管相比，使用了浅的外延区域。这是通过掺入低能量的杂质或进行从表面开始的杂质扩散来形成的，但是，其用于制备抑制横方向、纵方向的杂质扩散、且栅极长度短时其短沟道效应强的外延区结构。此外，逻辑晶体管与高耐压晶体管相比，外延区域的杂质浓度高。
另一方面，高耐压晶体管以更高的能量进行杂质掺入，准备了在纵方向、横方向上的扩展很宽的外延区域。这是为了确保足够的PN结的耐压。在此，特征点是存储单元部分的外延区域的深度。在存储单元部分与高耐压晶体管相同，使用7nm厚度的栅绝缘膜，并且，外延区结构与逻辑晶体管相同，使用浅的外延区。在实际中，在存储器部分形成为比逻辑晶体管稍浅的外延区。这是由于，在后述的制造工艺中，同时进行逻辑晶体管和存储单元部分的杂质掺入，但这时所穿过的栅绝缘膜的厚度不同。通过使用这种浅的外延区而使短沟道特性优良，因此，就能够使栅极长度比高耐压晶体管短，并能够实现小的存储单元面积。此外，如后所述，在该读取晶体管、选择晶体管上施加的电压小，因此，也不需要特别高的结耐压。读取晶体管的栅绝缘膜厚度比逻辑晶体管厚，是为了在栅极积累电荷而进行存储，并为了防止通过栅绝缘膜的隧道电流引起的泄放电荷。并且，在本实施例中，为了减少加工工序而使用了与高耐压晶体管相同的栅绝缘膜厚度，但是，基于栅绝缘膜漏电的观点，只要是3nm以上即可，因此，例如也可以为了存储单元用而另外准备4nm的栅绝缘膜厚度，成为三水准栅绝缘膜结构。即使在这种情况下，外延区结构也使用与逻辑晶体管相同的结构。由此，能够形成短沟道特性优良的晶体管。由于比高耐压晶体管的栅绝缘膜薄，所以短沟道特性更加优良、并能够使用短的栅极长度，从而能够实现更小的单元面积。此外，读取晶体管、选择晶体管的栅电容增大，读取速度提高。并且，由于增加了存储电荷量，能够实现稳定的动作、长的保持时间。并且，由于减少了亚阈值系数，对于相同的存储电荷具有较大的读取电流变化，读取余量增加。
接着，对写入晶体管进行说明。写入晶体管的源13、漏19区域分别起到发挥各电荷存储节点、写入位线的作用，源13区域的多晶硅仍然成为读取晶体管的栅电极。在此，写入晶体管发挥总线晶体管的作用，随着偏压关系，源、漏的作用相反，在此为了简单，用固定的名称称呼。源13、漏19区域由厚度150nm的n型多晶硅构成，用厚度2.5nm的未掺杂的极薄多晶硅膜连接着。此外，该极薄多晶硅膜能够隔着厚度15nm的SiO2膜20、通过由n型多晶硅膜构成的栅电极18来控制电位。该栅电极18与写入字线连接着。源13、漏19、栅电极20用钴硅化物将表面硅化物化，此外，具有侧壁结构。此FET结构的写入晶体管具有漏电流非常小的特点。发明者们通过独自的研讨，发现在膜厚5nm或5nm以下存在显著的漏电降低的效果。这认为是，与普通晶体管的PN结的面积比较，膜的截面积非常小，还认为是，通过膜厚方向的量子力学的封闭效应，实际上使带隙变宽的效应引起的。
(动作说明)
说明本实施方式的存储器的动作。
首先，说明写入动作。根据希望写入的信息，将写入位线电位设定为高电位(例如1伏)、或低电位(例如：0伏)之后，使写入字线电压从保持电位(例如-0.5伏)上升到写入电位(例如2伏)。由此，写入晶体管导通，并在写入位线上设定的电位被写入存储节点13。此后，通过使写入字线电压再一次返回到保持电位，结束写入。在进行写入期间，最好是固定好选择晶体管的扩散层6的电位。在此设为0伏。此外，将选择晶体管的栅电极的读取字线22设为低电位(例如0伏)，通过预先使晶体管截止，变得写入动作时很难受到读取位线的电位变化的影响。
接着说明读取动作。将写入字线电压仍旧保持在保持电位(例如-0.5伏)，进行读取动作。首先，将读取位线设为规定的预充电电压(例如1伏)，并且，将读取晶体管的源6的电位固定在规定的电位(例如0伏)。通过将选择晶体管的栅电极的读取字线22设为高电位(例如1伏)，使选择晶体管导通时，此时在读取位线23和读取晶体管的源6之间流过电流，读取位线的电位就会变化，但是，读取晶体管的导电性会随着在读取晶体管中存储的信息而不同，因此，读取位线的电位的变化速度会不同。在规定的定时，启动与读取位线连接的读取放大器，并且，通过放大与基准电位的大小能够进行读取。使用在此所述的电位关系的情况下，在写入时，进行高电位写入时读取位线的电位下降快，因此作为低电位被放大。以低电位写入的信息，读取时就会被放大为高电位。因而，写入时的高电位、低电位的关系与读取时变为相反，因此必须注意。并且，基本上该动作是非破坏性读取，与一晶体管对一电容器型的DRAM不同。进行不能忽略读取干扰的设计，在读取之后进行再写入的动作也无妨。
接着，说明更新动作。在本实施例中，更新动作按256ms间隔进行。首先，进行由被选择的读取字线驱动的存储单元的读取。接着，将该行的放大信息的反转信息输入到写入位线，随后，若使用与原来的行对应的写入字线进行写入动作，则进行更新。通过按顺序选择字线并重复该动作，就能够进行存储单元阵列整体的更新动作。
(制造方法)
接着，用图6来说明本实施形态的LSI芯片的制造方法。
首先，氧化p型硅衬底1的表面，淀积SiN膜之后，以抗蚀剂为掩膜蚀刻SiN膜、SiO2膜、Si形成沟槽，用CVD-SiO2膜填埋沟槽之后进行平坦化，在衬底1上形成元件隔离区2和有源区。接着，离子注入杂质而形成n型阱及p型阱3。进行阈值调整用的杂质掺杂后，进行厚度6nm左右的栅氧化，将逻辑晶体管部分开口的抗蚀剂图案26作为掩膜，通过进行氢氟酸处理，去除开口部的栅绝缘膜(图6A)。在此，存储单元部分使用没有开口的图案。去除抗蚀剂之后，进行厚度2nm的栅氧化。在高耐压晶体管部分中，调整好最初的氧化量，以使此时的氧化量和先前的氧化量合计为7nm。接着，淀积厚度150nm的栅电极用的未掺杂的多晶硅膜。以抗蚀剂为掩膜，在希望作为n型栅的区域以及存储单元部分中掺入n型的杂质。接着，以抗蚀剂为掩膜，局部蚀刻多晶硅，形成写入晶体管的沟道定义用的沟槽。此后，淀积厚度2.5nm的非晶硅膜、厚15nm的SiO2膜，以抗蚀剂为掩膜进行加工，由此进行写入晶体管的源、漏、沟道和读取晶体管的栅电极加工。并且，淀积厚度50nm的n型多晶硅膜，进行850℃的退火，使非晶硅膜结晶。接着，以抗蚀剂为掩膜加工n型多晶硅，形成写入晶体管的栅电极。接着，对形成P型晶体管的区域掺入P型杂质，进行对栅电极的杂质注入和阈值调整。接着，以抗蚀剂为掩膜进行蚀刻，形成逻辑部和包含高耐压晶体管的外围电路的栅电极。并且，以抗蚀剂为掩膜进行n型高耐压晶体管的外延区形成的杂质掺入。本实施例中，在40keV下，对nMOS每一平方厘米掺入10的13次方(1×1013/cm2)的As。接着，以抗蚀剂为掩膜，进行p型高耐压晶体管的外延区形成的杂质掺入。在此，在40keV下，掺入1×1013/cm2的BF2。接着，对逻辑部的nMOS形成区和存储单元部分进行外延区形成的n型杂质掺入(图6B)。将覆盖高耐压晶体管部分、p型晶体管部分的抗蚀剂图案27作为掩膜，以4keV掺入1×1014/cm2的As(砷)。此后，在更深的位置以10keV掺入1×1013/cm2的p型杂质B(硼)，并且为了防止击穿提高了外延区下33、34的p型阱浓度。并且，将覆盖高耐压晶体管部分、n型晶体管部分的抗蚀剂图案作为掩膜，对逻辑部的pMOS形成区域进行形成外延区的p型杂质掺入。以3keV掺入1×1014/cm2的BF2。并且，在更深的位置以40keV掺入1×1013/cm2的n型杂质As(砷)，并且为了防止击穿提高了外延区下的n型阱浓度。此后，淀积CVD-SiO2膜、SiN膜、CVD-SiO2膜后，进行回蚀，在栅电极侧面形成侧壁。将该侧壁和抗蚀剂作为掩膜，在nMOS区掺入n型杂质、在pMOS区掺入p型杂质而形成扩散层。该扩散层用杂质掺入在逻辑部和高耐压部、存储单元的读取晶体管和选择晶体管中使用了相同的杂质掺入工序。通过使用如上所述的杂质掺入工序，在用于形成存储单元部分的外延区、扩散层中，就不需要准备特别的掩膜、工序，能够实现制造成本的降低。
包含加热工序的最终的外延区结构是，逻辑晶体管、存储单元的读取、选择晶体管的任意一个从栅绝缘膜和硅衬底界面到5nm的深度的As浓度都是每一立方厘米5×1019左右。此外，外延区正下方的结深从栅绝缘膜和硅衬底界面开始测量，逻辑晶体管为22nm，存储单元的读取、选择晶体管为18nm。另一方面，3.3伏用的高耐压MOS从栅绝缘膜和硅衬底界面到5nm的深度的As浓度为每一立方厘米1×1018左右，在浓度上低一个数量级左右。此外，结外延区正下方的结深从栅绝缘膜和硅衬底界面开始测量为60nm，深两倍以上。
此后，利用溅射淀积Co(钴)，进行退火与硅反应之后，去除Co。此时，在存储单元中的写入晶体管的栅电极上表面和源/漏区域的上表面的一部分、读取晶体管和选择晶体管也被硅化物化。并且，淀积、平坦化绝缘膜之后，进行接触形成工序、导通孔(ビア)形成、布线工序。重复通孔形成、导通孔形成、布线形成，由此制备出所需层数的布线。
在本实施方式中，使用了n型的写入晶体管和n型的读取、选择晶体管的组合，但是，这也可以是不同极性的组合或p型彼此的组合。即使在这些情况下，如上所述地在读取晶体管和选择晶体管的扩散层中，与逻辑晶体管相同，使用外延区、扩散层是同样的。在绝缘膜上形成写入晶体管，不需要形成阱，因此，就不用特别增大面积，就能使用不同的极性。在写入晶体管和读取、选择晶体管中使用不同极性的选择，在不能忽视写入晶体管的栅电极和读取晶体管的栅电极的电容耦合的情况下是有效的。例如，是n型写入、读取晶体管的情况下，写入动作结束时写入晶体管的栅电极的电位就会从高电位下降到保持电位。此时，通过电容耦合电荷存储节点的电位也下降，因此，具有读取晶体管高电阻化的可能性。在本实施例中，通过将读取晶体管的阈值设定得比选择晶体管更低，即使存在电容耦合，也能够确保足够的读取电流。关于选择晶体管，上述的电容耦合是无关的，反而基于非选择存储单元的截止漏电流抑制的观点，阈值不太下降较好。因此，成为读取晶体管的阈值比选择晶体管的阈值还低。另一方面，若写入晶体管和选择晶体管的极性相反，这种电容耦合具有向增加读取电流的方向动作的特点。因此，例如在写入晶体管用n型，读取、选择晶体管用p型晶体管的情况下，与仅以n型构成的情况不同，读取晶体管的阈值相对于选择晶体管，就没有必要是更容易导通(在p型的情况下，、更高的负电压)的值，是相同的阈值或读取晶体管的阈值更难以导通(在p型情况下，更低的负电压)的值较好。其结果是，保持着的信息引起的读取晶体管的电阻比变大，并能够较大地获取读取余量。在这种情况下，电荷存储节点在写入晶体管附近为n型，在读取晶体管附近为p型，并形成有pn结，但是，通过表面的硅化物相互电气连接着。此外，读取晶体管和选择晶体管使用相同的极性较好。p型写入晶体管导通电流小、且截止电流也小，因此保持特性优良。此外，若使用p型的读取晶体管，与n型的读取晶体管比较，即相同栅绝缘膜厚度，也具有栅绝缘膜漏电小的特点。并且，在本实施例中，虽然假设为p型衬底，也可以使用SOI(绝缘体上硅Silicon onInsulator)衬底。若使用SOI衬底，能够提高逻辑晶体管的特性，实现更高速、低功耗的LSI。此外，在本实施例中，栅电极使用了表面硅化物化后的多晶硅、栅绝缘膜使用了SiO2膜，但是，将金属栅电极和铪氧化物、氧化铝等高电介质膜用于栅绝缘膜的情况下，在此所述的扩散层结构和栅绝缘膜的组合也是有效的。在该情况下，栅绝缘膜厚度的大小关系不是以物理膜厚，而是可以重读为电性地换算成SiO2膜厚的膜厚而解释。例如，在高电介质膜和SiO2膜的栅绝缘膜混合存在的情况下，使用高电介质膜介电常数换算为提供同等静电电容的SiO2的膜厚，这个比SiO2膜更薄的情况下，如果将高电介质膜解释为薄膜的栅绝缘膜，在本实施例中所述的关系中仍然是有效的。以上所述的情况在其它实施例中也同样符合。
(实施例2)
图8、9表示本发明的第二实施方式。图8并排表示了本实施方式的半导体芯片的逻辑晶体管截面、存储单元截面、高耐压晶体管截面。图9是存储单元的顶视图，C-C截面对应于图9的存储器部分。本实施例的等效电路与实施例1相同，动作也相同，因此只说明不同点。首先，不同点在于，在写入晶体管中使用着立体结构。通过使用立体结构，写入晶体管在读取晶体管的正上方形成，具有存储单元的面积非常小的特点。此立体结构的写入晶体管，将厚度3nm的未掺杂的极薄非晶硅作为沟道膜21，该极薄非晶硅膜形成在贯穿写入位线用的多晶硅和其下的SiO2膜而到达读取晶体管的栅电极即电荷存储节点13的孔的侧面。并且，将在其内侧形成的SiO2膜作为栅绝缘膜，用于埋入其内侧的孔形成的多晶硅是栅电极18。本结构不仅能缩小单元面积，而且写入晶体管的栅电极18和电荷存储节点13间的寄生电容小，因此，具有读取动作余量大的特点。此外，在该写入晶体管的沟道使用极薄的非晶硅这点上也与实施例1不同。本结构是在衬底表面上形成的晶体管之上形成写入晶体管的结构，因此，在形成逻辑晶体管后形成写入晶体管的制作工艺是自然的。如本发明要解决的课题所述，通过独立研讨发现了厚度5nm以下的极薄的非晶硅膜的结晶化温度会上升。因此，为了进行结晶化，需要在800℃以上的温度进行数分钟以上的退火，但是，这样的温度会引起钴硅化物的凝聚、外延区的扩宽。发明者们研讨了采用不进行结晶化的结构。其结果可知，若在相同的沟道膜厚的情况下使用非晶硅，比使用了多晶硅的情况导通电流更加减小，但同时截止电流也减小。因此，若使用比多晶硅更厚的膜厚，能够获得充分的特性。因此，在本实施例的结构中，采用非晶硅能够减轻对前面形成的晶体管的热阻抗。并且，在本实施例中，为了减少存储单元的面积，较窄地形成了读取晶体管的栅电极和选择晶体管的栅电极的间隔。在此，使间隔为150nm。该间隔比在本实施例中使用的侧壁宽度90nm的两倍小，因此，成为读取晶体管和选择晶体管的两晶体管的侧壁连接的形状25。因此，两个晶体管不是通过n+区域的扩散层、而是以浅形成的外延区24彼此变成连接。在本发明中，不需要在这些晶体管之间形成接点，通过用浅的外延区来进行连接，具有不引起电气问题而能实现小存储单元的特点。该连接的侧壁的其它特点与制造工序一并说明。
说明本实施例的制造工序。大的方面，相对于实施例1在形成逻辑晶体管、高耐压晶体管之前形成了写入晶体管，在本实施例中，不同点在于后形成写入晶体管。
首先，氧化p型硅衬底1的表面，淀积SiN膜之后，以抗蚀剂为掩膜，蚀刻SiN膜、SiO2膜、Si形成沟槽，用CVD-SiO2膜填埋沟槽后，进行平坦化，在衬底1上形成元件隔离区2和有源区。接着，离子注入杂质，形成n型阱及p型阱3。进行调整阈值用的杂质掺杂后，进行厚度6nm左右的栅氧化，将逻辑晶体管部分开口的抗蚀剂图案作为掩膜进行氢氟酸处理，由此去除开口部的栅绝缘膜。在此，存储单元部分使用没有开口的图案。去除抗蚀剂之后，进行厚度2nm的栅氧化。在高耐压晶体管部分中，调整好最初的氧化量，使这时的氧化量和先前的氧化量合计为7nm的目标值。接着，淀积厚度150nm的栅电极用的未掺杂的多晶硅膜、厚度30nm的SiO2膜。以抗蚀剂为掩膜分别在形成N型晶体管的区域掺入N型杂质、在形成P型晶体管的区域中掺入P型杂质，进行对栅电极的杂质注入和阈值调整。接着，以抗蚀剂为掩膜进行蚀刻，形成逻辑部和含有高耐压晶体管的外围电路的栅电极。并且，以抗蚀剂为掩膜进行n型高耐压晶体管的外延区形成的杂质掺入。在本实施例中，在nMOS晶体管中以10keV掺入P(磷)。接着，以抗蚀剂为掩膜进行p型高耐压晶体管的外延区形成的杂质掺入。在此，以5keV掺入BF2。接着，在逻辑部的nMOS形成区和存储单元部分进行外延区形成的n型杂质掺入。在3keV下，掺入了As(砷)。此后，在更深的位置掺入p型杂质，并为了防止击穿提高了外延区下的p型阱浓度。并且，在逻辑部的pMOS形成区域进行外延区形成的p型杂质掺入。以3keV掺入BF2。并且，在更深的位置以40keV掺入n型杂质，并为了防止击穿提高了外延区下的n型阱浓度。此后，淀积CVD-SiO2膜、SiN膜、CVD-SiO2膜之后进行回蚀，在栅电极侧面形成侧壁。以此侧壁和抗蚀剂为掩膜，通过在nMOS区域中掺入n型杂质、在pMOS区域中掺入p型杂质而形成扩散层。该扩散层用杂质掺入，在逻辑部和高耐压部、存储单元的读取晶体管和选择晶体管使用了相同的杂质掺入工序。此后，将覆盖不希望硅化的栅电极用多晶硅部分的抗蚀剂图案作为掩膜，进行SiO2膜的蚀刻，露出希望硅化物化的部分的多晶硅膜。在此，在存储单元中，选择晶体管的栅电极的多晶硅被露出，但是，读取晶体管的栅电极的多晶硅表面没有被露出。另外使用多晶硅图案形成的电阻元件部分的表面也没有被露出。利用溅射淀积Co(钴)，进行退火与硅反应后去除Co。其结果，能做出读取晶体管和电阻元件的部分是没有硅化的图案。此后，淀积厚度120nm的SiO2后，淀积40nm的n型多晶硅、30nm的SiO2膜。以抗蚀剂为掩膜形成贯穿SiO2膜、n型多晶硅、SiO2膜到达读取晶体管的栅电极的、写入晶体管的沟道孔。在此，如果成为电荷存储节点的读取晶体管的表面进行了硅化，依赖于硅化物的削减量，电气特性受到很大的影响，并担心晶片间、晶片内的元件之间的特性差异。在本实施例中，由于没有硅化物化读取晶体管表面，避免了这种担心，实现了特性均匀的存储单元。并且，通过硅化物化读取晶体管表面、以贯穿硅化物形状形成读取晶体管的沟道形成孔，而避免上述担心。对于选择晶体管没有这种限制，特别地，作为本地布线使用选择晶体管的栅电极的情况下，最好是进行硅化物化。如果不硅化物化读取晶体管的栅电极，而只硅化物化选择晶体管，这两个晶体管之间成为问题。如果在两个晶体管之间存在扩散层，在表面露出用的SiO2蚀刻中，依赖于光刻的对准精度，只有部分被硅化物化，因此，成为存储单元间的差异的主要原因。但是，本实施例中，两个晶体管间通过相互连接的侧壁，衬底表面被覆盖，具有避免了这种差异的主要原因的特点。并且，淀积厚度3nm的非晶硅膜、厚度15nm的SiO2膜、n型多晶硅膜。此后，以抗蚀剂为掩膜，进行(连接到写入字线)写入晶体管的栅电极、(连接到写入位线)写入晶体管的漏区的加工。进行绝缘膜淀积、平坦化之后，进行接点形成工序、通路形成、布线工序。通过重复通孔形成、通路形成，布线形成，只准备所需层数的布线。
(实施例3)
图10表示本发明的第三实施方式。本实施例与实施例2不同之处仅在于，晶体管的硅化物化材料、及写入晶体管的构成材料。在下面，仅说明与实施例2的不同。首先，在本实施例中，将(Ni)镍用于硅化物化材料。因此，除特别处之外，在栅表面12、及扩散层表面上存在镍硅化物。镍硅化物与钴硅化物比较电阻低、即使对微细的栅电极图案，也能够制作出相同的硅化物图案这样的特点。另一方面，众所周知，耐热性低、利用600℃左右的退火会由变质引起高阻化。因此，使用镍硅化物来加工出晶体管之后，要形成如实施例2的写入晶体管结构的情况下，通过CVD淀积多晶硅膜成问题。因此，在本发明中，用W(钨)来形成写入晶体管的写入晶体管上部引出区域30。此外，使写入晶体管的栅电极为TiN(钛氮化物)29和W(钨)28的叠层结构。此外，读取晶体管的栅电极13表面使用硅化物化之后的物质，设置为使在内侧侧面上形成沟道用的孔图案的孔底部贯穿被硅化的表面而到达多晶硅。使栅电极为叠层结构是为了通过在与沟道硅对置的侧使用TiN来调整写入晶体管的阈值。根据发明者们的研讨，如实施例1、2那样，用n型多晶硅形成了栅电极的情况下，阈值小以进行0伏保持。因此，当保持的写入字线电压使用负电压时，保持特性优良。但是，在待机时也需要持续地产生负电压，因此在电源部分有电能消耗。此外，了解到用p型的多晶硅来形成栅电极的情况下，如果阈值稍微变高，并且对保持的写入字线电压使用正电压，保持特性就优良。如果使用具有中间的功函数的TiN来形成栅电极，可知用大致0伏的保持电压就能够获得良好的保持特性。因此，就能够进一步减小待机时的电能消耗。这种关系一般在沟道中具有未掺杂的极薄硅膜的晶体管中成立，且不依赖于此晶体管的源、漏、栅的形状而成立。通过使用W的漏区，与半导体的连接部分就成为肖特基势垒，这就会没有PN结也能起到抑制漏电流的作用。这也可以是其它金属。此外，在写入晶体管下部，虽然沟道膜与镍硅化物直接连接，但是，通过贯穿镍硅化物来设置孔而使沟道膜与n+区域相连接着，因此，通过后续的热处理n型杂质在沟道膜之内扩散，能够在比与镍硅化物接触的面更上的位置形成结，因此，特别不会受影响。这在使用钴硅化物的情况下也是同样的。采取如上所述的结构，就能够在低温下形成写入晶体管。
(实施例4)
说明本发明的第四实施形态。在本实施形态中，与实施例1不同之处仅在于，存储单元的读取晶体管的扩散层结构。在本实施例中，对于存储单元的读取晶体管、选择晶体管的扩散层形成，其特点在于，不是与逻辑晶体管同时进行栅侧壁下的浅外延区域的杂质掺入工序，而是通过独立的工序、以比逻辑晶体管更高的能量进行杂质掺入。在实施例1中，经过比逻辑晶体管还厚的绝缘膜掺入杂质，因此，掺入的杂质量减少，并且存储单元的读取晶体管的外延区的电阻变得比逻辑部高，但是，通过以更高的能量独立地进行掺入，就能够在最佳位置处掺入最佳量的杂质。相对于在逻辑部的nMOS的外延区形成中，以3keV每一平方厘米掺入10的14次方(1×1014/cm2)的As，在存储单元部中，将5keV的As掺入1×1014/cm2。其结果是，掺入杂质的浓度分布，不仅峰值位置变深，而且分散会变大。但是，存储单元的读取晶体管、选择晶体管的任意一个都比逻辑晶体管栅极长度更长，将栅绝缘膜厚度厚的情况考虑进来，也没有击穿的忧虑。即使在这种情况下，与I/O用高耐压晶体管比较，在外延区浅、且浓度高这点上与实施例1是同样的。对于逻辑部的外延区杂质掺入用而言，需要另外的光掩模，但是，与I/O用高耐压晶体管比较短沟道特性优良，因此，能够使用短的栅极长度，就能够实现小的单元面积，因此，在能够降低并抑制芯片成本这点上与实施例1具有同样的效果。
(实施例5)
图11表示本发明的第五实施形态。在本实施形态中，与实施例1的不同之处仅在于，存储单元的读取晶体管的栅极下的衬底浓度。在本实施例中，在存储单元的读取晶体管和选择晶体管使用不同的阈值这点上与实施例1是相同的。使用N型的写入晶体管、n型的读取晶体管的情况下，比选择晶体管的阈值更低地设定读取晶体管的阈值。将选择晶体管设为增强型，读取晶体管为耗尽型。在实施例1中叙述了这样构成的效果，但是，在此将更详细地表述。由于在写入晶体管的栅电极和读取晶体管的栅电极兼电荷存储区域间存在电容耦合，当写入动作结束时，随着写入晶体管的栅电极电位的下降，电荷存储区域的电位下降。例如，作为high状态，即使对存储电荷写入0.8伏，通过电容耦合的效应下降到0.4伏。特别地，在本发明中使用了漏电流小且薄沟道膜的晶体管，在写入时，将栅电压上升到比逻辑晶体管的电源电压更高的电位来使用而实现了写入高速化，因此，具有写入晶体管的栅电压的振幅大、电容耦合效应显著的特点。如本实施例所述，通过较低地设定读取晶体管的阈值，即使考虑电容耦合的效果，也能够使保持high状态的读取晶体管的沟道电阻降低，能够较大地取得读取电流，因此，对读取高速化有效。另一方面，由于选择晶体管不存在这种寄生电容的效应，为了将非选择单元的漏电流抑制为较小，最好是设为更高的阈值。读取晶体管是耗尽型，在制造工序中，在沟道中掺入As。不使用P是为了使只有衬底表面附近为n型。此外，掺入P防止在比表面附近更深的区域的击穿，也可使栅下的较深区域39的p型杂质(在此为B)的浓度比选择晶体管更高。即使使用了As的情况下，使栅极之下的较深区域39的p型杂质(在此为B)的浓度比选择晶体管更高的方法也是有效的。与不使用这种方法的情况比较，能够在As的杂质掺入时使用高能量，与掺入时通过的栅绝缘膜厚度的差异对应，晶体管特性受到的影响就会变小，可期待提高合格率。此外，一般地，如果使用低的阈值，短沟道特性就会劣化，但是，在本实施例中，与实施例1相同地读取晶体管的栅极长度比选择晶体管的栅极长度还长，因此，相对于栅极长度的差异，是既能够确保足够的稳定性、又能缩小存储单元面积的结构。
(实施例6)
图12、13表示本发明的第六实施形态。在本结构中，存储芯片的栅绝缘膜厚度由7nm、5nm、2.5nm三个基准的膜厚构成。虽然在3.3伏系列的I/O(输入/输出)电路由厚度7nm的栅绝缘膜17的晶体管构成这点上与实施例1是相同的，但是，作为2.5伏系列的I/O电路用的晶体管的栅绝缘膜36的膜厚，却使用5nm的独立的膜厚。存储单元的读取晶体管的栅绝缘膜40的厚度为5nm，使用与2.5伏系列的膜厚相同的膜厚。由于是比实施例1更薄的栅绝缘膜，能够更加缩短栅极长度，能够更加缩小存储单元面积。在本实施例中，读取晶体管、选择晶体管都使用100nm的栅极长度。2.5伏系列的I/O电路用的晶体管具有与逻辑用、3.3伏用的任意一个都不相同的外延区结构(38)。具体地，比逻辑用更深、比3.3伏用更浅。存储单元的读取、选择晶体管的外延区域7比2.5伏系列的晶体管更浅。在制作时，与实施例1相同地也可以通过与逻辑部分相同的工序来进行外延区形成用的杂质掺入，也可以与实施例4同样地以独立的工序进行，但是，无论哪一种都具有比2.5伏晶体管更浅，浓度也更高的外延区结构这点上是相同的。
此外，准备了1.8伏系列I/O用栅绝缘膜的情况下，也可将此在存储单元的读取晶体管、选择晶体管使用。使用了SiO2的栅绝缘膜的情况下，通常使用4nm的薄的膜厚，但基于栅绝缘膜漏电的观点，实验上已知即使使用该膜厚存储器的保持特性的劣化是较小的。通常，一晶体管一电容结构的DRAM的总线晶体管的栅绝缘膜使用5nm以上的SiO2膜。这不仅是为了将栅绝缘膜的漏电抑制为较小，而且，还为了进行充分的写入，将栅电极升压到2.5伏左右使用，因此，基于可靠性的观点不能比这个厚度更薄。另一方面，在本发明中，写入晶体管和读取晶体管是独立的，关于读取晶体管可以设计为使只有栅绝缘膜的漏电流为一定值以下，因此，能够使用不到5nm的绝缘膜厚，随之能够与1.8伏的I/O进行公用。
此外，在本实施例中不进行写入晶体管的硅化物化，将写入晶体管的栅电极41的多晶硅膜厚设为50nm。在实施例1的栅电极18中，使用了120nm的膜厚。硅化物化写入晶体管部分时，如果写入晶体管的栅极高度低，栅和源漏的硅化物容易连接。在本实施例中，未进行硅化物化，由此能够较低地设定写入晶体管的栅极高度，能够减少在后续加工中的等级差异，具有加工余量增大的特点。为了仅使局部未硅化物化，在硅化物化之前的工序中，可以进行如下的普通硅化工序：整体淀积作为保护的绝缘膜，通过光刻只留下未硅化物化的区域的绝缘膜而蚀刻其它。此后，进行一般的硅化工序，即粘附Co(钴)等的金属加热硅化后去除未反应的金属。

Claims (19)

1、一种半导体存储器件，其在半导体衬底上具有逻辑部、由多个单位存储单元构成的存储部和供给电源的高耐压部，其特征在于，上述单位存储单元至少包括如下两个晶体管：写入晶体管，其源或漏的一方与位线连接、另一方与电荷存储节点连接，对上述电荷存储节点进行电荷的存取；以及读取晶体管，其依存于通过上述写入晶体管对电荷存储节点进行存取的存储电荷量，调制在其源及漏之间设置的沟道区域的导电性；
上述读取晶体管具有比上述逻辑部的晶体管厚的栅绝缘膜；
与形成上述读取晶体管源或漏的一部分的高浓度杂质扩散区域相邻而设置的决定上述读取晶体管的栅极长度的扩散层，结深度比决定构成上述高耐压部的晶体管的栅极长度的扩散层浅，读取晶体管的栅极长度的扩散层的杂质浓度高。
2、如权利要求1所述的半导体存储器件，其特征在于，上述写入晶体管的沟道区域由厚度小于等于5nm的硅构成。
3、如权利要求1所述的半导体存储器件，其特征在于，上述写入晶体管的沟道区域由非晶硅构成。
4、如权利要求1所述的半导体存储器件，其特征在于，上述写入晶体管的栅电极由金属构成。
5、如权利要求1所述的半导体存储器件，其特征在于，上述写入晶体管的源或漏的至少一方由金属构成。
6、一种半导体存储器件，其在半导体衬底上具有逻辑部、由多个单位存储单元构成的存储部和供给电源的高耐压部，其特征在于，
上述单位存储单元至少包括如下三个晶体管：写入晶体管，其源或漏的一方与位线连接、另一方与电荷存储节点连接，对上述电荷存储节点进行电荷的存取；读取晶体管，其依存于通过上述写入晶体管对电荷存储节点进行存取的存储电荷量，调制在其源及漏之间设置的沟道区域的导电性；以及选择晶体管，与上述读取晶体管串联连接，其栅电极与存储单元选择用的字线连接；
上述读取晶体管和选择晶体管同构成上述逻辑部的晶体管相比，具有更厚的栅绝缘膜；
与形成上述读取晶体管源或漏的一部分区域的高浓度杂质扩散区域相邻而设置的决定上述读取晶体管的栅极长度的扩散层，结深度比决定构成上述高耐压部的晶体管的栅极长度的扩散层浅，上述读取晶体管的栅极长度的扩散层的杂质浓度高。
7、如权利要求6所述的半导体存储器件，其特征在于，上述读取晶体管具有比上述选择晶体管更长的栅极长度。
8、如权利要求6所述的半导体存储器件，其特征在于，上述选择晶体管和上述读取晶体管具有不同的阈值电压。
9、如权利要求6所述的半导体存储器件，其特征在于，上述选择晶体管的栅电极表面被硅化物化，上述读取晶体管的栅电极表面没有被硅化物化。
10、如权利要求6所述的半导体存储器件，其特征在于，具有在上述选择晶体管和上述读取晶体管的各栅电极的两侧壁部形成的侧壁；
在位于上述侧壁下方的上述半导体衬底内形成决定栅极长度的扩散层；
在决定上述选择晶体管的栅极长度的扩散层的任一个中，相邻地设有与决定上述选择晶体管栅极长度的扩散层相比、被导入高浓度杂质的扩散层区域。
11、如权利要求6所述的半导体存储器件，其特征在于，上述写入晶体管的沟道区域由厚度小于等于5nm的硅构成。
12、如权利要求7所述的半导体存储器件，其特征在于，上述写入晶体管的沟道区域由厚度小于等于5nm的硅构成。
13、如权利要求8所述的半导体存储器件，其特征在于，上述写入晶体管的沟道区域由厚度小于等于5nm的硅构成。
14、如权利要求9所述的半导体存储器件，其特征在于，上述写入晶体管的沟道区域由厚度小于等于5nm的硅构成。
15、如权利要求10所述的半导体存储器件，其特征在于，上述写入晶体管的沟道区域由厚度小于等于5nm的硅构成。
16、如权利要求6所述的半导体存储器件，其特征在于，上述写入晶体管的沟道区域由非晶硅构成。
17、如权利要求7所述的半导体存储器件，其特征在于，上述写入晶体管的沟道区域由非晶硅构成。
18、如权利要求6所述的半导体存储器件，其特征在于，上述写入晶体管的栅电极由金属构成。
19、如权利要求6所述的半导体存储器件，其特征在于，上述写入晶体管的源或漏的至少一方由金属构成。
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