KR20030002821A - 에스램 소자의 제조방법 - Google Patents

에스램 소자의 제조방법 Download PDF

Info

Publication number
KR20030002821A
KR20030002821A KR1020010038541A KR20010038541A KR20030002821A KR 20030002821 A KR20030002821 A KR 20030002821A KR 1020010038541 A KR1020010038541 A KR 1020010038541A KR 20010038541 A KR20010038541 A KR 20010038541A KR 20030002821 A KR20030002821 A KR 20030002821A
Authority
KR
South Korea
Prior art keywords
gate
pattern
plug
insulating film
insulation layer
Prior art date
Application number
KR1020010038541A
Other languages
English (en)
Inventor
홍윤석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010038541A priority Critical patent/KR20030002821A/ko
Publication of KR20030002821A publication Critical patent/KR20030002821A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Abstract

본 발명은 에스램 소자 제조방법에 관한 것으로, 그 구성은 소자의 제조방법은, 게이트와 비트라인이 형성된 실리콘기판상에 층간절연막을 형성하는 단계; 상기 층간절연막상에 노드콘택 영역을 한정하는 콘택홀을 갖는 절연막패턴을 형성하는 단계; 상기 절연막패턴상에 절연막을 형성하는 단계; 이중 다마신방식을 적용한 트렌치공정을 진행하여 상기 절연막을 선택적으로 패터닝한후 이를 마스크로 상기 콘택홀아래의 상기 층간절연막을 선택적으로 패터닝하여 실리콘기판의 활성영역을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치를 포함한 절연막상에 각각 플러그와 박막트랜지스터 게이트를 형성하는 단계; 및 상기 박막트랜지스터 게이트와 플러그를 포함한 전체 구조의 상면에 상기 플러그와 콘택되는 폴리실리콘층패턴을 형성하는 단계;를 포함하여 이루어진다.

Description

에스램 소자의 제조방법{Method for fabricating SRAM device}
본 발명은 에스램(SRAM)소자의 제조방법에 관한 것으로, 보다 구체적으로는 에스램소자의 박막트랜지스터의 전기적 특성을 개선시키고 공정마진을 확보하고자한 에스램소자의 제조방법에 관한 것이다.
반도체 메모리 디바이스는 기억방식에 따라 디램(DRAM)과 에스램으로 분류된다. 여기서, 에스램소자는 빠른 스피드와 저전력 소모 및 단순작동으로 구동되는 디바이스로서 매우 각광받는 메모리 디바이스이다. 또한 디램과는 달리 주기적으로 저장된 정보를 리프레시할 필요가 없을 뿐만 아니라 설계가 용이한 장점을 갖는다.
일반적으로, 에스램 셀은 2개의 풀다운(pull-down, 이하 구동 트랜지스터) 디바이스와, 2개의 억세스(access) 디바이스 및 2개의 풀업(pull-up)디바이스로 구성되고, 풀업 디바이스의 구성에 따라 완전 CMOS형과, 고부하저항(HLR; High Load Resistor)형과, 박막 트랜지스터(TFT; Thin Film Transistor)형의 3가지 구조로 분류된다.
여기서, 완전 CMOS형은 P채널 벌크 모스펫(P-channel bulk MOSFET)이 풀업 디바이스로 사용되고, HLR형은 높은 저항값을 갖는 폴리실리콘층이 풀업디바이스로 사용되며, TFT형은 P채널 폴리실리콘 TFT가 풀업 디바이스로 사용된다.
고부하 저항(HLR)형의 에스램 디바이스는, 도 1에 도시된 바와 같이, 대칭배치되고 워드라인(wordline) 턴온시 비트(bit)라인 또는 비트 바(bit bar) 라인 신호를 전달하는 한 쌍의 억세스 트랜지스터(Q1,Q2)와, 각 억세스 트랜지스터 (Q1,Q2)의 드레인과 드레인이 접속된다.
또한, 소오스는 접지라인(Vss)과 접속되고 게이트는 대칭배치된 억세스 트랜지스터의 드레인과 접속되는 대칭 배치된 한 쌍의 구동 트랜지스터(Q3,Q4) 및 상기 구동 트랜지스터의 드레인과 파워 라인(Vcc) 사이에 연결되는 대칭 배치된 한 쌍의 고부하 저항(R1,R2)을 포함한다.
이러한 종래의 고부하 저항형 에스램소자의 제조방법을 도 2 및 3을 참조하여 설명하면 다음과 같다.
도 2 는 종래기술에 따른 에스램소자 제조방법을 설명하기 위한 단면도이다.
도 3는 종래기술에 따른 에스램소자의 제조방법에 있어서, 도1의 "A"부의 확대 단면도이다.
종래기술에 따른 에스램소자의 제조방법은, 먼저 도 2에 도시된 바와같이, 실리콘기판(1)상에 필드산화막(3)을 형성한다음 전체 구조의 상부에 게이트산화막(미도시)과 제1폴리실리콘으로 구성된 게이트전극(5)을 형성한후 게이트전극(5)양측 아래의 실리콘기판(1)내에 소오스 및 드레인(미도시)을 형성한다.
그다음, 전체 구조의 상면에 BPSG막을 이용한 제1층간절연막(7)을 증착하여 평탄화시킨후 상기 BPSG막(7)을 선택적으로 패터닝하여 상기 비트라인콘택홀(미도시)을 형성한다.
이어서, 상기 비트라인콘택홀(미도시)을 포함한 전체 구조의 상면에 제2폴리실리콘층(미도시)을 형성한후 이를 패터닝하여 비트라인콘택부(9)와 접지라인(11)을 각각 형성한다.
그다음, 전체 구조의 상면에 BPSG막을 이용한 제2층간절연막(15)을 형성한후 이를 선택적으로 패터닝하여 노드콘택홀(미도시)을 형성한다.
이어서, 상기 노드콘택홀(미도시)내에 노드콘택플러그(16)을 형성하고, 상기 노트콘택플러그(16)을 포함한 제2층간절연막(15)상에 제3폴리실리콘층(미도시)을 증착하고 이를 선택적으로 패터닝하여 노드콘택부(17)과 박막트랜지스터부의 게이트(19)를 형성한다.
그다음, 상기 게이트(19)상에 게이트산화막(21)을 증착하고, 게이트산화막 (21)을 포함한 전체 구조의 상면에 제4폴리실리콘층(미도시)을 증착하고 이를 선택적으로 패터닝하여 트랜지스터의 채널층(23)을 형성한다. 이때, 상기 채널층(23)의 일부분은 노드콘택부(17)와 연결되어진다.
이어서, 전체 구조의 상면에 BPSG를 이용한 제3층간절연막(25)을 증착한다음 이를 선택적으로 패터닝하여 상기 비트라인콘택부(9)를 노출시키는 플러그 콘택홀(미도시)를 형성한다.
그다음, 상기 플러그콘택홀(미도시)을 포함한 제3층간절연막(25)상에 도전물질층(29)을 형성하고 이를 선택적으로 패터닝하여 비트라인(미도시)을 형성한다.
그러나, 상기한 바와 같은 종래기술에 따른 에스램소자의 제조방법에 있어서는 문제점이 있다.
종래기술에 따른 에스램소자의 제조방법에 있어서는, 도 3의 "B"에서와 같이, 채널층(25)의 가장자리에서 강한 전계가 발생하여 박막트랜지스터의 누설전류를 유발시킨다.
또한, 도 1의 "C"에서와 같이, 박막트랜지스터 채널용 제4폴리실리콘층(23) 식각시에 노드콘택용 제3폴리실리콘층의 단차지역을 따라 스트링거(stringer)가 발생하므로써 노드의 단락을 유발하게 된다.
또한, 하부층의 평탄화가 글로벌 단차지역에서 제대로 이루어지지 않아 노드드콘택부와 채널용 폴리실리콘층의 패터닝작업시에 필드 가장자리에서 채널용 제4폴리실리콘층이 개구되지 않거나 브릿지가 발생하는 문제점이 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 박막트랜지스터의 게이트의 강한 전계가 발생하는 채널가장자리를 제거하여 박막트랜지스터의 전기적 특성을 개선하고, 채널층의 스트링거(stringer)를 억제할 수 있는 에스램소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은, 박막트랜지스터의 게이트를 다마신 공정을 통해 형성하므로써 제조공정수를 줄일 수 있는 에스램 소자의 제조방법을 제공함에 있다.
도 1은 일반적인 고부하 저항형 에스램소자의 회로구성도이다.
도 2 는 종래 기술에 따른 에스램소자의 제조방법을 설명하기 위한 단면도이다.
도 3는 종래기술에 따른 에스램소자의 제조방법에 있어서, 도1의 "A"부의 확대 단면도이다.
도 4 내지 7은 본 발명에 따른 에스램소자의 제조방법을 설명하기 위한 공정단면도이다.
[도면부호의설명]
31 : 실리콘기판 33 : 소자분리막
35 : 게이트 37 : 제1층간절연막
39 : 비트라인콘택부 43 : 접지라인
45 : 제2층간절연막 47 : 질화산화막
49 : 산화막 51 : 노드콘택 트렌치
52 : 게이트 트렌치 53 : 노드콘택부
55 : 박막트랜지스터용 게이트 57 : 게이트산화막
59 : 채널층 61 : 제3층간절연막
63 : 비트라인콘택플러그 65 : 비트라인용 도전층
상기 목적을 달성하기 위한 본 발명에 따른 에스램 소자의 제조방법은, 게이트와 비트라인이 형성된 실리콘기판상에 층간절연막을 형성하는 단계; 상기 층간절연막상에 노드콘택 영역을 한정하는 콘택홀을 갖는 절연막패턴을 형성하는 단계;상기 절연막패턴상에 절연막을 형성하는 단계; 이중 다마신방식을 적용한 트렌치공정을 진행하여 상기 절연막을 선택적으로 패터닝한후 이를 마스크로 상기 콘택홀아래의 상기 층간절연막을 선택적으로 패터닝하여 실리콘기판의 활성영역을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치를 포함한 절연막상에 각각 플러그와 박막트랜지스터 게이트를 형성하는 단계; 및 상기 박막트랜지스터 게이트와 플러그를 포함한 전체 구조의 상면에 상기 플러그와 콘택되는 폴리실리콘층패턴을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 에스램소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 4 내지 도 7은 본 발명에 따른 에스램소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 에스램소자의 제조방법은, 도 4에 도시된 바와같이, 먼저 실리콘기판(31)상에 필드산화막(33)을 형성한다음 전체 구조의 상부에 게이트산화막 (미도시)과 제1폴리실리콘으로 구성된 게이트전극(35)을 형성한후 게이트전극(35)양측 아래의 실리콘기판(31)내에 소오스 및 드레인(미도시)을 형성한다.
그다음, 전체 구조의 상면에 BPSG막을 이용한 제1층간절연막(37)을 증착하여 평탄화시킨후 상기 BPSG막(37)을 선택적으로 패터닝하여 상기 비트라인콘택홀(미도시)을 형성한다.
이어서, 상기 비트라인콘택홀(미도시)을 포함한 전체 구조의 상면에 제2폴리실리콘층(미도시)을 형성한후 이를 패터닝하여 비트라인콘택부(39)와 접지라인(41)을 각각 형성한다.
그다음, 전체 구조의 상면에 산화막계열의 BPSG막을 이용한 제2층간절연막
(45)을 형성한후 이를 선택적으로 패터닝한다음 그 위에 질화실리콘막(SiON)(47)을 증착한다.
이어서, 도면에는 도시하지 않았지만, 상기 질화산화막(47)상에 감광막패턴 (미도시)을 형성한다음 이를 마스크로 상기 질화산화막(47)을 선택적으로 패터닝하여 노드콘택영역을 한정한다.
그다음, 상기 감광막패턴(미도시)을 제거하고, 선택적으로 제거된 질화산화막(47)을 포함한 전체 구조의 상면에 산화막계열의 TEOS으로 구성된 제3층간절연막(49)을 증착한다.
이어서, 도 5에 도시된 바와같이, 이중다마신방식을 이용한 트렌치공정을 진행하여 상기 제1 및 2 층간절연막(37)(45)내에 노드콘택용 트렌치(51)와 박막트랜지스터의 게이트 패턴영역을 선택적으로 형성한후 상기 트렌치(51) 및 게이트패턴영역을 포함한 전체구조의 상면에 제3폴리실리콘층(미도시)을 형성한다.
그다음, 도 6에 도시된 바와같이,상기 제3폴리실리콘층(미도시)를 CMP공정으로 통해 선택적으로 제거하여 노드콘택부(53)와 게이트(55)를 각각 형성한다.
이어서, 도 7에 도시된 바와같이,상기 노드콘택부(53)와 게이트(55)의 상면에 게이트산화막(57)를 형성하고, 상기 게이트산화막(57)을 선택적으로 패터닝하여 상기 노드콘택부(53)의 상면을 노출시킨다.
그다음, 상기 노출된 노드콘택부(53)를 포함한 전체구조의 상면에 제4폴리실리콘층(미도시)을 형성하고, 이를 선택적으로 패터닝하여 박막트랜지스터의 채널층으로 사용하기 위한 제4폴리실리콘층패턴(59)을 형성한다. 이때, 상기 제4폴리실리콘층패턴(59)은 상기 노드콘택부(53)와 연결된다.
이어서, 전체 구조의 상면에 제3층간절연막(61)을 증착하고, 이를 선택적으로 패터닝하여 상기 비트라인콘택부(43)를 노출시키는 콘택홀(미도시)을 형성한다.
그다음, 상기 콘택홀(미도시)내에 콘택플러그(63)을 형성한후 전체 구조의 상면에 도전층(65)을 형성한다음, 이를 패터닝하여 비트라인(미도시)을 형성한후, 전체 구조의 상면에 제4층간절연막(67)을 증착하여 평탄화시킨다.
상기에서 설명한 바와같이, 본 발명에 따른 에스램소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 에스램소자의 제조방법에 있어서는, 종래의 박막트랜지스터 형성시에 발생하였던 제4폴리실리콘층의 스트링거(stringer)와 함께 박막트랜지스터의 채널가장자리에서 발생하였던 강한 전계도 없어지게 된다.
또한, 제3폴리실리콘을 이용한 게이트 및 노드콘택형성시에 이중다마신공정을 적용하므로써 종래기술에서 보다 제조공정 수를 감소시키는 효과가 있을 뿐만 아니라 제4폴리실리콘층의 마스크공정에서 공정마진확보가 가능하여 제4폴리실리콘층의 마스크 공정시에 제4폴리실리콘층이 개구되지 않는 문제 및 제4폴리실리콘층의 브릿지문제를 해결할 수가 있다.
그리고, 제4폴리실리콘층의 콘택을 제3폴리실리콘층의 콘택에 충분히 오버랩되도록 할 수 있어 셀 사이즈를 줄일 수가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (5)

  1. 게이트와 비트라인이 형성된 실리콘기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막상에 노드콘택 영역을 한정하는 콘택홀을 갖는 절연막패턴을 형성하는 단계;
    상기 절연막패턴상에 절연막을 형성하는 단계;
    이중 다마신방식을 적용한 트렌치공정을 진행하여 상기 절연막을 선택적으로 패터닝한후 이를 마스크로 상기 콘택홀아래의 상기 층간절연막을 선택적으로 패터닝하여 실리콘기판의 활성영역을 노출시키는 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 절연막상에 각각 플러그와 박막트랜지스터 게이트를 형성하는 단계; 및
    상기 박막트랜지스터 게이트와 플러그를 포함한 전체 구조의 상면에 상기 플러그와 콘택되는 폴리실리콘층패턴을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로하는 에스램소자의 제조방법.
  2. 제1항에 있어서, 상기 층간절연막 및 절연막은 BPSG, TEOS를 포함하는 산화막계열의 물질을 이용하여 형성하는 것을 특징으로하는 에스램소자의 제조방법.
  3. 제1항에 있어서, 상기 절연막패턴은 SiON를 포함하는 질화막 계열의 물질을 이용하여 형성하는 것을 특징으로 하는 에스램소자의 제조방법.
  4. 제1항에 있어서, 상기 폴리실리콘층패턴과 박막트랜지스터의 게이트사이에 게이트산화막이 형성되어 있는 것을 특징으로 하는 에스램소자의 제조방법.
  5. 제1항에 있어서, 상기 폴리실리콘층패턴은 박막트랜지스터의 채널층으로 사용하는 것을 특징으로 하는 에스램소자의 제조방법.
KR1020010038541A 2001-06-29 2001-06-29 에스램 소자의 제조방법 KR20030002821A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010038541A KR20030002821A (ko) 2001-06-29 2001-06-29 에스램 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010038541A KR20030002821A (ko) 2001-06-29 2001-06-29 에스램 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20030002821A true KR20030002821A (ko) 2003-01-09

Family

ID=27712506

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010038541A KR20030002821A (ko) 2001-06-29 2001-06-29 에스램 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20030002821A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935250B1 (ko) * 2003-04-10 2010-01-06 매그나칩 반도체 유한회사 반도체 소자 및 이의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935250B1 (ko) * 2003-04-10 2010-01-06 매그나칩 반도체 유한회사 반도체 소자 및 이의 제조 방법

Similar Documents

Publication Publication Date Title
KR101275758B1 (ko) 복수개의 적층된 트랜지스터들을 구비하는 반도체 소자 및그 제조방법
US7378710B2 (en) FinFET SRAM cell using inverted FinFET thin film transistors
EP1586108B1 (en) Finfet sram cell using inverted finfet thin film transistors
US8587062B2 (en) Silicon on insulator (SOI) field effect transistors (FETs) with adjacent body contacts
KR19980071155A (ko) 두께가 다른 비트선과 신호 배선층을 가진 반도체 메모리 장치와 그의 제조 방법
KR20010019346A (ko) 반도체 장치의 자기정렬 콘택 형성 방법
US6303966B1 (en) SRAM cell having overlapping access transistor and drive transistor gates
US6232195B1 (en) Structure of semiconductor device
KR20030002821A (ko) 에스램 소자의 제조방법
KR100654535B1 (ko) 역방향 ＦｉｎＦＥＴ 박막트랜지스터를 이용한ＦｉｎＦＥＴ 정적 메모리 셀
KR100318318B1 (ko) 반도체 메모리 소자의 셀 제조방법
US5128740A (en) Semiconductor integrated circuit device with isolation grooves and protruding portions
KR100362195B1 (ko) 에스램 제조방법
KR100267772B1 (ko) 반도체 메모리 소자의 저항 패턴 형성 방법
KR100401488B1 (ko) 에스램의 풀-업 소자용 박막 트랜지스터의 제조방법
KR100453865B1 (ko) 반도체 장치의 제조 방법
KR20050024099A (ko) 에스램 소자의 제조방법 및 그에 의해 제조된 에스램 소자
KR100190031B1 (ko) 스태틱 랜덤 억세스 메모리 장치 및 그 제조방법
KR100328706B1 (ko) 반도체장치
KR0161418B1 (ko) Sram의 pmos 박막트랜지스터의 일정전원선과 금속배선을 전기적으로 연결하는 콘택 및 그것의 형성 방법
KR100237750B1 (ko) 에스램 셀 제조 방법
JP2786623B2 (ja) 半導体メモリ装置とその製造方法
KR19990015776A (ko) 저항 장치
KR20030050669A (ko) 박막트랜지스터 및 그 제조 방법
KR20020049197A (ko) 에스램 디바이스 및 그 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid