JPH03137889A - 半導体記憶装置のマージン評価方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置におけるメモリセル内の容
量のマージンを評価する方法に関するもので、特に、マ
ージン評価プロセスの効率化を図るための改良に関する
。

〔従来の技術〕

第４図は、従来のマージン評価方法の適用対象例である
ＤＲＡＭのメモリセルアレイとセンスアンプ部とを示す
部分構成図である。図において、シアードセンスアンプ
１には、複数のビット線対ＢＬｎ、ＢＬｎ　（ｎ−１，
２）が、ＮチャネルＦＥＴからなるトランスファゲート
４〜７を介してそれぞれ接続されている。一方のビット
線対ＢＬ１、ＢＬＩには１トランジスタメモリセルＭ　
Ｃａｌ’ＭＣ・・・、　ＭＣが交互に接続され、これら
のａ２″　　　　ａｌｌ メモリセルにはワード線Ｗ　Ｌ　ａｌ〜Ｗ　Ｌ　ａｍが
それぞれ接続されている。同様に、他方のビット線対Ｂ
Ｌ２．ＢＬ２にはメモリセルＭＣ、ＭＣｂ２．・・・ｔ Ｍ　Ｃｂ、が交互に接続され、これらのメモリセルには
ワード線Ｗ　Ｌ　ａｔ〜ＷＬａｍがそれぞれ接続されて
いる。また、図示していないが、このような構成のメモ
リセル列とシアードセンスアンプ１との組が多数組設け
られることにより、ＤＲＡＭの記憶部が構成されている
。

各メモリセルは互いに同一の内部構造を有しており、第
４図中ではひとつのメモリセルＭ　Ｃａｔのみについて
、その構造が詳細に描かれている。メモリセルＭ　Ｃａ
ｌはトランスファゲート２とキャパシタ３との直列接続
を有し、これらはビット線ＢＬ１と定電位点Ｖ。０との
間に介挿されている。また、トランスファゲート２の制
御電極はワード線Ｗ　Ｌ　ａｔに接続されている。キャ
パシタ３の容量値を、以下Ｃ８と書くことにする。

このようなりＲＡＭにおいて、各メモリセル内のキャパ
シタ３のマージンを評価し、マージン不足のメモリセル
を検知するテスト工程は次のように行われる。なお、以
下ではメモリセルＭ　Ｃａｌについてのマージン評価に
ついて説明するが、他のメモリセルについても同様であ
る。

まず、メモリセルＭ　Ｃａｌに対してＨ”レベルまたは
“Ｌ”レベルのデータ書込みを行う。この書込み電圧は
“Ｈ″レベルとき、ｖｏｏ（第４図中には図示せず）で
あり、“Ｌ”レベルのときはゼロである。次に、第５図
に示すように、ワード線Ｗ　Ｌ　ａｔの電位を立上げる
。ただし、ビット線ＢＬｌ、ＢＬＩはあらかじめＶＢＬ
レベルにプリチャージされている。

ワード線ＷＬ１の電位が”ＣＣ＋α（ただしα〉０）と
なるとトランスファゲート２は開き、キャパシタ３から
の電荷の伝達によってビット線ＢＬ１の電位が変化する
。次に、トランスファゲート４．５に与えられる制御信
号Ｓ　が（ＶＣＣ＋α）となるとこれらのトランスファ
ゲート４，５が開き、ビット線対ＢＬＩ、ＢＬＩ間の電
位差をシアードセンスアンプ１に伝えることとなる。た
だし、第５図中には図示していないが、他方のビット線
対ＢＬ２．ＢＬ２側のトランスファゲート６．７に与え
られる制御信号Ｓ２はゼロレベルのままである。

このプロセスにおけるビット線ＢＬＩ上の電位変化が第
５図中に示しである。なお、ビット線ＢＬＩの電位は破
線で示されている。

シアードセンスアンプ１はこのビット線対ＢＬ１、ＢＬ
Ｉ間の電位差を検出して増幅するが、ここで検出される
電位差の大きさによってキャパシタ３のマージンを知る
ことができる。この事情を定量的に理解する目的で、以
下ではこの検出電位差が容量値Ｃｓにどのように依存す
るかを、書込みレベルごとに解析する。

（ａ）　　メモリセルＭＣがＨ”レベル（Ｖ　ｃｃ）１ 書込みされた場合、： このときには、データ読出しを行ったときのビット線Ｂ
ＬＩの電位をＶ　　とし、各ビット線のＢＬＩ 容量値を０８としたき、読出し前後の電荷保存則によっ
て、 （Ｃ＋Ｃ）Ｖ　　　−ＣＶ　　＋ＣＶ Ｂ　　　Ｓ　　　ＢＬＩ　　　ＢＢＬ　　　ＳＣＣ・・
・（１） が成立する。したがって、 となる。また、このビット線ＢＬ１と対をなしているビ
ット線ＢＬＩの電位はＶＢＬ（プリチャージ電圧）であ
るから、“Ｈ“レベル書込みの場合の読出し時のビット
線対ＢＬＩ、ＢＬＩ間の電位差ΔＶｎは、 ΔＶ−Ｖ−Ｖ　　　　　　　・・・（３）ＨＢＬＩ　　
　ＢＬ となり、　（３）式に　（２）式を代入することにより
、が得られる。

（ｂ）　　メモリセルＭ　Ｃａｔが“Ｌ”レベル（０［
Ｖ］）書込みされた場合： このときには、読出し前後の電荷保存関係により、 （Ｃ＋Ｃ）Ｖ　　　　　−ＣＶ　　　＋Ｃ−ＯＢ　　　
　　Ｓ　　　　　ＢＬＩ　　　　　ＢＢＬ　　　　Ｓ・
・・（５） が成立し、この　（５）式から： が得られる。したがって、ビット線対ＢＬＩ、ＢＬ１間
のデータ読出し後の電位差ΔＶＬは、Δ　Ｖ−Ｖ−Ｖ Ｌ　　　　　ＢＬＩ　　　　　ＢＬ となる。

（４）　、　（７）式かられかるように、電位差Δｖ１
１゜ΔＶＬのそれぞれはメモリセルＭ　Ｃａｌ内の容量
値Ｃに依存しており、ΔＶ　、ΔｖＬの検出を通Ｓ　　
　　　　　　　　　　　　　　　　　Ｈじて容量値Ｃ８
のマージンを知ることができる。

〔発明が解決しようとする課題〕

ところが、このような従来のマージン評価方法では、容
量値Ｃｓの大きさに対する電位差ΔｖＨ１ΔＶＬの依存
性があまり高くないため、マージン評価の効率が必ずし
も十分ではない。このため、メモリセルアレイに含まれ
るすべてのメモリセルについてマージン評価を行うため
のテスト時間が長くなってしまうという問題点があった
。

特に、半導体記憶装置の集積度が高い場合には、この問
題が顕著になってくる。

この発明は、従来技術における上記の問題点を克服する
ためになされたもので、各メモリセルにおける容量のマ
ージン評価効率が高く、マージン評価のためのテスト時
間を短縮可能な方法を得る゛ことを目的とする。

〔課題を解決するための手段〕

上述の目的を達成するため、この発明においては、各シ
アードセンスアンプに複数のビット線対がゲートを介し
てそれぞれ接続された半導体記憶装置において、被評価
メモリセルにデータの書込みを行った後、前記被評価メ
モリセルから前記データを読出してシアードセンスアン
プで当該データを検出することにより前記被評価メモリ
セル内の容量のマージンを評価する際に、前記被評価メ
モリセルからのデータ読出し経路となっているビット線
対と前記シアードセンスアンプとの間のゲートを開くと
ともに、前記シアードセンスアンプに結合している他の
ビット線対と前記シアードセンスアンプとの間のゲート
も開く。

〔作用〕

被評価メモリセルからのデータ読出し経路となっている
ビット線対とシアードセンスアンプとが電気的導通状態
になるだけでなく、当該シアードセンスアンプ結合して
いる他のビット線対もそのシアードセンスアンプに電気
的に導通状態となる。

このため、被評価メモリセル内の電荷はこれら複数のビ
ット線対に伝達される。複数のビット線対の合成容量は
比較的大きいため、この電荷によるビット線対上の電位
差変化は比較的小さくなるとともに、後述する解析から
れかるように、メモリセル内の容量値に対する上記電位
差変化の依存性が高まる。その結果、メモリセル内の容
量のマージン評価を効率良く行うことができる。

〔実施例〕

第１図はこの発明の一実施例が適用されるＤＲＡＭのメ
モリセルアレイとセンスアンプ部とを示す部分構成図で
ある。第１図、と第４図とを比較するとわかるように、
各ワード線やビット線対、それに、各メモリセルの電気
的接続関係は第４図のＤＲＡＭと同様である。

第１図のＤＲＡＭの特徴的な構成は、各ビット線とシア
ードセンスアンプ１との間のトランスファゲート部のそ
れぞれがＮチャネルＦＥＴからなるトランスファゲート
の並列ペア（４，４０）。

（５，５０）、（６，６０）、（７，７０）によって構
成されていることである。これらのトランスファゲート
のうち、トランスファゲート４〜７にはこのＤＲＡＭの
通常動作に使用される制御信号Ｓ　　、Ｓ２が与えられ
ているが、他方のトランスフアゲート４０〜７０にはマ
ージン評価時に“Ｈ”レベルとなるテスト制御信号ＴＥ
が与えられている。このテスト制御信号ＴＥは、着目し
ているシアードセンスアンプ１に結合しているすべての
ビット線ＢＬｎ、ＢＬｎ　（ｎ−１，２）につき共通で
あり、テスト制御信号ＴＥによってトランスファゲート
４０〜７０のすべてが同時に開閉する構造となっている
。図示していない他のシアードセンスアンプについても
同様であって、各シアードセンスアンプごとに与えられ
るテスト制御信号によって、そのシアードセンスアンプ
に結合しているすべてのビット線対が当該シアードセン
スアンプに対して電気的導通状態になるように構成され
ている。

第１図のＤＲＡＭにおけるマージン評価プロセスは次の
ように行われる。ただし、以下ではメモリセルＭ　Ｃａ
ｔについてのマージン評価を行う場合を考える。

まず、従来と同様の方法でメモリセルＭＣａ工にデータ
書込みを行う。データ読出し前においてビット線ＢＬｎ
、ＢＬｎ　（ｎ−１，２）は電位”ＢＬにプリチャージ
されている（第２図の時刻ｔｏ）。

次の時刻ｔ　においてワード線Ｗ　Ｌ　、ｔを０［■］
から（ｖｃｃ＋α）へ向って立上げ、メモリセル間Ｃａ
１内のキャパシタ３に蓄積されていた電荷をビット線Ｂ
ＬＩへと伝達させる。

時刻ｔ２においては、制御信号Ｓ１およびテスト制御信
号ＴＥを０　［Ｖ］から（ｖｏｃ＋α）へ向けて立ち上
げる（ただし、制御信号Ｓ２は０［Ｖ］のままである）
。これによってトランスファゲート４〜７．４０〜７０
のすべてが開き、複数のビット線対Ｂ　Ｌ　ｎ、　　Ｂ
　Ｌ　ｎ　（ｎ　＝　１．　２）がシアードセンスアン
プ１へ電気的に結合する。

これらのビット線対のうちＢＬＩとＢＬ２とはシアード
センスアンプ１内において互いに結合しており、また、
ＢＬＩとＢＬ２とが互いに結合している。このため、等
価的には、ビット線ＢＬ１とＢＬ２とは相互に結合して
１本のビット線として機能し、残りのビット線ＢＬＩ、
ＢＬ２も相互に結合して１本のビット線として機能する
。これらの合成ビット線のそれぞれの容量値は２Ｃ１３
である。第２図において「ＢＬ」と表示しであるのはＢ
ＬＩ、ＢＬ２の双方の総称であり、ｒＢ　ＬＪと表示し
であるのはＢＬｌ、ＢＬ２の総称であって、その電位は
破線で示されている。

シアードセンスアンプ１では、第２図の時刻ｔ３におい
て、ビット線対ＢＬＩ、ＢＬＩ間の電位差ΔＶｕ（“Ｈ
”レベル書込みの場合）またはΔｖＬ　（“Ｌ”レベル
書込みの場合）を検出し、それを増幅する。この検出レ
ベルに応じてキャパシタ３のマージンを評価し、マージ
ン不足のメモリセルの存否を判定するという原理そのも
のは従来法と同一である。

以下では、この実施例における電位差ΔｖＨ１ΔＶ　Ｌ
ｂ’　、メモリセルＭ　Ｃａｔの容量値Ｃ８にどのよう
に依存するかを定量的に解析する。

場合 このときには、読出し前後の電荷保存則によって、ビッ
ト線ＢＬＩの電位ｖＨは、 （２０Ｂ＋Ｃ３）ｖＨ暉２ＣＢＶＢＬ＋Ｃ３ｖｃｃ・・
・（８） すなわち、 Ａ　Ｖ　ｎ　−Ｖ　ｏ　　Ｖ　ＢＬ となる。

（ｂ）　　　Ｌ”レベル（０［Ｖ］　）書込みされてい
る場合 上記と同様に、ビット線ＢＬＩ上の電位Ｖ、は、（２Ｃ
＋Ｃ）Ｖ　　−２Ｃ−Ｖ　　　・・・（１■）５ＬＢＢ
Ｌ を満足し、それによって、 となる。した゛がって、電位差ΔｖＬは、ΔＶ　ｔ、　
”　Ｖ　ｉ、　　Ｖ　Ｂｔ。

となる。したがって、ビット線対ＢＬＩ、ＢＬＩ間の電
位差ΔｖＨは となる。

以上の準備のもとで、従来技術におけるΔｖＨ１ΔＶ　
　（（４）、（７）式）と、実施例におけるΔＶ　ｕ　
。

Ａ　Ｖ　　（（ｔｏ）、（１３）式）とを比較すると、
ΔＶＨ。

し ΔＶＬのいずれにおいても実施例の方が（分母が大きい
分だけ）全体の値は小さくなっている。

一方、メモリセルＭＣの容量値Ｃ８に対する１ ΔＶ　、ΔＶ　の依存性は、これらをＣ８で偏１微Ｌ 分することによって知ることができる。具体的に偏微分
を実行すると、 （１）　　従来法 Ｐ　習θ（ΔＶＨ）／θＣｓ ■ −ｋＣ／（Ｃ＋Ｃ）　　　　・・・（１４）Ｂ　　　　
ＢＳ Ｑ　履θ（ΔｖＬ）／θＣｓ ■ −Ｖ　　Ｃ／（Ｃ＋Ｃ）　　　・（１５）ＬＢＢＳ ｋ　＝　Ｖ　ｃｃ　−Ｖ　ＢＬ　　　　　　　　　　・
・・（１Ｂ）（２）　　実施例 Ｐ　−〇（ΔＶ、、）／θＣ８ 一２ｋＣ／　（２ＣＢ＋Ｃ３）　　　・・・（１７）Ｑ
２■ａ（ΔｖＬ）／θＣｓ −ｍ２ｖＢＬＣＢ／（２０Ｂ 十Ｃ８） ・・・（１８） となる。

そしてそれらの差は、 ΔＰ−Ｐ　２　　　Ｐ　ｔ −ｋＣ（Ｃ−２ＣＢ Ｓ ［（２０Ｂ十０８）（ＣＢ ２） ２ ＋Ｃ８）］ ・・・（１９） ΔＱ■Ｑ２−Ｑｌ ′″ＶＢＬ（Ｃ８ ［（２０Ｂ ２−２Ｃ２） ＋Ｃ）（Ｃ＋Ｃ）］−２ ＢＳ ・・・（２０） となる。

このため、 Ｃｓ　２Ｂ　”　＞　０　　　　　　・・・（２１）２
Ｃ つまり、 ｃ　ｓ　＞　（丁Ｃ８・・・（２２） のときには、実施例の方が従来法よりも、容量値Ｃ９に
対する依存性が高くなる。そして、実際のＤＲＡＭにお
いては Ｃｓ　＞　＞　ＣＢ　　　　　　　　　　　　　・・・
（２３）であるから、（２２）式は実質的に常に満足さ
れることになり、その結果、この実施例の方が容量値Ｃ
８に対する依存性が高いことがわかる。具体的には、（
２３）式に基づく近似式： ２ＣＢ十Ｃ８躯Ｃ８・・・（２４） ＣＢ＋Ｃ８’ｍＣ８−（２５） を（１４）　、　（１５）　、　（１７）　、　（１８
）式に代入し、その代入結果を用いるとζ Ｐ２α２Ｐ１　　　　　　　　　　　・・・（２Ｂ）Ｑ
２−２Ｑ２　　　　　　　　　　　・・・（２７）が成
立し、容量値Ｃ８に対する依存性（感度）は、従来の約
２倍になっていることがわかる。その結果、マージン不
足のメモリセルを検出する効率が高まり、テスト時間も
短縮される。

換言すれば、この発明では、通常の読出し動作において
ビット線の容量値の低減化をねらったシアードセンスア
ンプがマージン評価においては不利に働いていることに
着目し、マージン評価プロセスではビット線ＢＬＩ、Ｂ
Ｌ２　（ＢＬＩ。

ＢＬ２）を結合させてセンス動作を行わせることにより
、シアードセンスアンプ１をあたかも非シアードセンス
アンプのように機能させるのである。

つまり、通常の読出しにおいては、シアードセンスアン
プの方がビット線容量の小さな状態でのデータ読出しを
行えるという利点を生かすとともに、マージン評価プロ
セスでは、ビット線容量を太きくしてメモリセルの容量
値の検出感度を高めることができるように、非シアード
センスアンプに相当する状況を作り出している。

なお、第１図のＤＲＡＭにおいて、トランスファゲート
４〜７，４０〜７０をＰチャネルＦＥＴによって構成し
、信号Ｓ、Ｓ２．ＴＥはＬ′ル ベルで活性とするようにしてもよい。また、マージン評
価プロセスのみに着目すれば信号ＴＥのみによってトラ
ンスファゲート４０〜７０の開閉が行われ得るため、信
号Ｓ　、Ｓ　およびトラン２ スフアゲート４〜７は本質的な役割を有さない。

これらの信号Ｓ、Ｓ２およびトランスファゲート４〜７
は通常のデータ読出しにおけるビット線選択に使用され
、ビット線対ＢＬＩ、ＢＬＩとＢＬ２．ＢＬ２とを独立
にシアードセンスアンプ１へ導通させる。また、このと
きには、テスト制御信号ＴＥは不活性レベルのままであ
る。

第３図は、この発明の実施例が適用可能なりＲＡＭの他
の構成を示す部分構成図である。第３図のＤＲＡＭでは
シアードセンスアンプ１と各ビット線との間のトランス
ファゲートは４〜７のみであり、第１図のような付加ゲ
ート４０〜７０は設けていない。その一方で、マージン
評価テストの際に活性化する選択信号ＳＬを発生するた
めの選択信号発生回路２０が設けられている。選択信号
ＳＬと制御信号Ｓ、Ｓ２とは、ワイアードＯＲの形式で
ゲート４〜７に与えられている。

シアードセンスアンプ１に結合しているメモリセルＭＣ
〜ＭＣ，ＭＣ〜Ｍ　Ｃｂ、についてマａｌ　　　　　　
ａｓ　　　　　　ｂｌ−ジン評価を行う場合には、図示
しない入力信号に応答して選択信号ＳＬが活性化し、ビ
ット線ＢＬｎ、ＢＬｎ　（ｎ−１，２）のすべてがシア
ードセンスアンプ１に対して導通状態となる。マージン
評価の効率が向上する理由は、第１図のＤＲＡＭと同様
である。

すなわち、この発明では、マージン評価の際に、ひとつ
のセンスアンプ１に結合している各ビット線対と当該シ
アードセンスアンプ１との間の各ゲートを開いてそれら
を導通させることを本質としており、その導通状態実現
のためにどのような回路構成をとるかは任意である。

〔発明の効果〕

以上説明したように、この発明によれば、メモリセルの
マージン評価の際に、シアードセンスアンプと複数のビ
ット線対とを導通させるため、ビット線容量が実質的に
増大し、マージン評価の効率が向上する。その結果、マ
ージン評価のためのテスト時間が短縮されるという効果
がある。

【図面の簡単な説明】

第１図はこの発明の実施例を適用可能なりＲＡＭの一例
を示す部分構成図、第２図は第１図のＤＲＡＭにおいて
マージン評価を行う場合の波形図、第３図はこの発明の
実施例を適用可能なりＲＡＭの他の例を示す部分構成図
、第４図は従来のマージン評価方法の適用対象例である
ＤＲＡＭの部分構成図、第５図は第４図のＤＲＡＭにお
ける従来のマージン評価プロセスでの波形図である。 図において、１はシアードセンスアンプ、４〜７および
４０〜７０はトランスファゲート、ＭＣ３１〜ＭＣおよ
びＭＣ〜Ｍ　Ｃｂｓはメモリセル、ａ■　　　　　　　
　　ｂｌ ＢＬｎ、ＢＬｎ　（ｎｓｓｌ、２）はビット線、ＴＥは
テスト制御信号である。 なお、各図中同一符号は同一または相当部分を示す。 第２図

Claims (1)

【特許請求の範囲】
1. （１）各シアードセンスアンプに複数のビット線対がゲ
   ートを介してそれぞれ接続された半導体記憶装置におい
   て、被評価メモリセルにデータの書込みを行った後、前
   記被評価メモリセルから前記データを読出してシアード
   センスアンプで当該データを検出することにより前記被
   評価メモリセル内の容量のマージンを評価する際に、 前記被評価メモリセルからのデータ読出し経路となって
   いるビット線対と前記シアードセンスアンプとの間のゲ
   ートを開くとともに、前記シアードセンスアンプに結合
   している他のビット線対と前記シアードセンスアンプと
   の間のゲートも開くことを特徴とする、半導体記憶装置
   のマージン評価方法。