KR20080003028A - 펌핑 전압 발생 회로 - Google Patents

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KR20080003028A KR1020060061553A KR20060061553A KR20080003028A KR 20080003028 A KR20080003028 A KR 20080003028A KR 1020060061553 A KR1020060061553 A KR 1020060061553A KR 20060061553 A KR20060061553 A KR 20060061553A KR 20080003028 A KR20080003028 A KR 20080003028A
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Abstract

본 발명은 펌핑 전압 VPP을 발생하는 반도체 메모리 장치의 펌핑 전압 발생 회로를 개시한다. 이 회로는, 테스트 모드시 레벨이 변동하는 테스트 펌핑 전압 VPP_TEST과 레벨이 일정한 기준 전압 VREF을 레벨 검출부(100)에서 검출한 뒤, 검출된 신호 PPES를 카운트하여 외부로 출력함으로써, 외부에서 카운트된 신호 PPES_DET1 및 PPES_DET2와 테스트 펌핑 전압 VPP_TEST을 비교하여 레벨 검출부(100)의 이상 유무를 판단할 수 있다.

Description

펌핑 전압 발생 회로{PUMPING VOLTAGE GENERATION CIRCUIT}
도 1은 종래 기술에 따른 펌핑 전압 발생 회로의 블럭도.
도 2는 본 발명의 실시 예에 따른 펌핑 전압 발생 회로의 블럭도.
도 3은 도 2의 레벨 검출부(100)의 일 예를 나타내는 회로도.
도 4는 도 2의 판단부(410)의 일 예를 나타내는 회로도.
도 5는 도 2의 판단부(420)의 일 예를 나타내는 회로도.
도 6은 테스트 모드시 도 2의 동작을 설명하기 위한 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 펌핑 전압 VPP을 발생하는 반도체 메모리 장치의 펌핑 전압 발생 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치에 사용되는 펌핑 전압 VPP은 셀 트랜지스터에 데이터를 리드 또는 라이트하기 위해 사용되는 전위이며, 데이터 전압으로 사용되는 코어 전압 VCORE보다 높은 레벨을 갖는다. 이러한 펌핑 전압 VPP은 워드 라인을 구동하기 위한 드라이버, 비트 라인 아이솔레이션(isolation) 회로, 비트 라인 이퀄라이즈(equalize) 회로, 및 데이터 출력 버퍼 등에 주로 사용된다.
종래의 펌핑 전압 발생 회로는 도 1에 도시된 바와 같이, 피드백된 펌핑 전압 VPP과 기준 전압 VREF의 레벨을 비교하여 검출 신호 PPES로 출력하는 레벨 검출부(10), 검출 신호 PPES에 의해 동작하여 일정한 주기를 갖는 신호 OSC를 출력하는 오실레이터부(20), 및 주기 신호 OSC에 따라 펌핑(pumping) 동작을 수행하여 펌핑 전압 VPP으로 출력하는 전하 펌프부(30)를 포함한다.
이와 같은 구성을 갖는 종래의 펌핑 전압 발생 회로는 펌핑 전압 VPP과 설계자가 설정한 기준 전압 VREF의 레벨을 비교한 뒤, 펌핑 전압 VPP이 기준 전압 VREF 레벨까지 상승하도록 펌핑 전압 VPP의 레벨을 조절한다.
이때, 전하 펌프부(30)에서 출력된 펌핑 전압 VPP이 기준 전압 VREF과 계속 다른 경우, 이러한 현상은 레벨 검출부(10), 오실레이터부(20), 및 전하 펌프부(30)의 이상에 의해 야기되는 현상일 수 있다. 이 중, 레벨 검출부(10)에 의한 불량인 경우, 오실로스코프(oscilloscope)로 확인하고 FIB로 검증을 하며, 때론 검증을 위해 피코 프로브 팁(pico probe tip)을 사용하여 노드를 측정한다.
이와 같이, 레벨 검출부(10)에서 불량이 발생하는 경우, 종래에는 불량을 확인 및 검증하기 위해 많은 작업을 거쳐야 하므로, 불량 분석 시간이 많이 소모되는 문제점이 있다.
따라서, 본 발명의 목적은 테스트시 레벨 검출부에서 출력되는 검출 신호를 카운트한 뒤, 카운트된 신호를 외부로 출력하여 펌핑 전압과 비교함으로써, 레벨 검출부의 이상 유무를 간단히 판단하고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 펌핑 전압 발생 회로는, 정상 모드시 피드백된 펌핑 전압과 기준 전압의 레벨을 비교하여 검출 신호로 출력하고, 테스트 모드시 외부로부터 입력된 테스트 펌핑 전압과 기준 전압의 레벨을 비교하여 상기 검출 신호로 출력하는 레벨 검출부; 상기 검출 신호에 의해 동작하여 일정한 주기를 갖는 주기 신호를 출력하는 오실레이터부; 상기 정상 모드시 상기 주기 신호에 따라 펌핑 동작을 수행하여 상기 펌핑 전압으로 출력하고, 상기 테스트 모드시 디스에이블되는 전하 펌프부; 및 상기 테스트 모드시 동작하며, 상기 검출 신호를 카운트하여 상기 검출 신호의 레벨 변화를 판단하기 위한 신호를 외부로 출력하는 검출 테스트부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 검출 테스트부는, 상기 테스트 모드시 상기 검출 신호가 디스에이블 상태에서 인에이블 상태로 바뀔 때 상기 검출 신호를 카운트하여 상기 검출 신호의 레벨 변화를 판단하기 위한 제 1 판단 신호로 출력하는 제 1 판단부; 및 상기 테스트 모드시 상기 검출 신호가 인에이블 상태에서 디스에이블 상태로 바뀔 때 상기 검출 신호를 카운트하여 상기 검출 신호의 레벨 변화를 판단하기 위한 제 2 판단 신호로 출력하는 제 2 판단부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 1 판단부는 상기 검출 신호가 디스에이블 상태에서 인에이블 상태로 바뀔 때 논리 레벨이 변하는 상기 제 1 판단 신호를 출력하고, 상기 제 2 판단부는 상기 검출 신호가 인에이블 상태에서 디스에이블 상태로 바뀔 때 논리 레벨이 변하는 상기 제 2 판단 신호를 출력함이 바람직하다.
상기 구성에서, 상기 제 1 판단부는, 상기 테스트 모드시 상기 검출 신호를 이용하여 제 1 제어 신호로 출력하는 제 1 제어부; 상기 정상 모드시 카운트 동작을 초기화시키기 위한 제 1 리셋 신호를 제공하는 제 1 리셋부; 상기 제 1 제어 신호에 의해 카운트를 수행하여 제 1 카운트 신호를 출력하며, 상기 제 1 리셋 신호에 의해 초기화되는 제 1 카운터부; 및 상기 제 1 카운트 신호를 이용하여 상기 제 1 판단 신호로 출력하는 제 1 출력부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 1 제어부는, 상기 검출 신호를 반전하는 제 1 인버터; 및 상기 테스트 모드시 인에이블되는 테스트 신호와 상기 제 1 인버터에서 출력되는 신호를 낸드 조합하여 상기 제 1 제어 신호로 출력하는 제 1 낸드 게이트;로 구성됨이 바람직하다.
상기 구성에서, 상기 제 1 리셋부는, 상기 테스트 모드시 인에이블되는 테스트 신호를 반전하는 제 2 인버터; 및 상기 제 2 인버터에서 출력되는 신호에 의해 풀 다운 동작하여 상기 제 1 리셋 신호로 출력하는 제 1 풀 다운 수단;로 구성됨이 바람직하다.
상기 구성에서, 상기 제 1 카운터부는, 피드백된 상기 제 1 카운트 신호를 반전하는 제 3 인버터; 상기 제 1 제어 신호를 반전한 신호에 의해 상기 제 3 인버터에서 출력되는 신호를 반전하는 제 1 반전 전달 수단; 상기 제 1 반전 전달 수단에서 출력되는 신호를 반전하는 제 4 인버터; 상기 제 1 제어 신호에 의해 상기 제 4 인버터에서 출력되는 신호를 반전하여 상기 제 4 인버터의 출력단으로 제공하는 제 2 반전 전달 수단; 상기 제 1 제어 신호에 의해 상기 제 4 인버터에서 출력되는 신호를 반전하는 제 3 반전 전달 수단; 상기 제 3 반전 전달 수단에서 출력되는 신호를 반전하여 상기 제 1 카운트 신호로 출력하는 제 5 인버터; 및 상기 제 1 제어 신호를 반전한 신호에 의해 상기 제 1 카운트 신호를 반전하여 상기 제 5 인버터의 입력단으로 제공하는 제 4 반전 전달 수단;으로 구성됨이 바람직하다.
상기 구성에서, 상기 제 1 리셋부는 상기 테스트 모드 탈출시 상기 제 1 반전 전달 수단과 상기 제 4 인버터 사이의 노드를 접지 레벨로 풀 다운시켜 상기 제 1 카운터부를 초기화시킴이 바람직하다.
상기 구성에서, 상기 제 1 출력부는 상기 제 1 카운트 신호를 반전하여 상기 제 1 판단 신호로 출력하는 제 6 인버터로 구성됨이 바람직하다.
상기 구성에서, 상기 제 2 판단부는, 상기 테스트 모드시 상기 검출 신호를 이용하여 제 2 제어 신호로 출력하는 제 2 제어부; 상기 정상 모드시 카운트 동작을 초기화시키기 위한 제 2 리셋 신호를 제공하는 제 2 리셋부; 상기 제 2 제어 신호에 의해 카운트를 수행하여 제 2 카운트 신호를 출력하며, 상기 제 2 리셋 신호에 의해 초기화되는 제 2 카운터부; 및 상기 제 2 카운트 신호를 이용하여 상기 제 2 판단 신호로 출력하는 제 2 출력부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 2 제어부는 상기 테스트 모드시 인에이블되는 테스트 신호와 상기 검출 신호를 낸드 조합하여 상기 제 2 제어 신호로 출력하는 제 2 낸드 게이트로 구성됨이 바람직하다.
상기 구성에서, 상기 제 2 리셋부는, 상기 테스트 모드시 인에이블되는 테스트 신호를 반전하는 제 7 인버터; 및 상기 제 7 인버터에서 출력되는 신호에 의해 풀 다운 동작하여 상기 제 2 리셋 신호로 출력하는 제 2 풀 다운 수단;로 구성됨이 바람직하다.
상기 구성에서, 상기 제 2 카운터부는, 피드백된 상기 제 2 카운트 신호를 반전하는 제 8 인버터; 상기 제 2 제어 신호를 반전한 신호에 의해 상기 제 8 인버터에서 출력되는 신호를 반전하는 제 5 반전 전달 수단; 상기 제 5 반전 전달 수단에서 출력되는 신호를 반전하는 제 9 인버터; 상기 제 2 제어 신호에 의해 상기 제 9 인버터에서 출력되는 신호를 반전하여 상기 제 9 인버터의 출력단으로 제공하는 제 6 반전 전달 수단; 상기 제 2 제어 신호에 의해 상기 제 9 인버터에서 출력되는 신호를 반전하는 제 7 반전 전달 수단; 상기 제 7 반전 전달 수단에서 출력되는 신호를 반전하여 상기 제 2 카운트 신호로 출력하는 제 10 인버터; 및 상기 제 2 제어 신호를 반전한 신호에 의해 상기 제 2 카운트 신호를 반전하여 상기 제 10 인버터의 입력단으로 제공하는 제 8 반전 전달 수단;으로 구성됨이 바람직하다.
상기 구성에서, 상기 제 2 리셋부는 상기 테스트 모드 탈출시 상기 제 5 반전 전달 수단과 상기 제 9 인버터 사이의 노드를 접지 레벨로 풀 다운시켜 상기 제 2 카운터부를 초기화시킴이 바람직하다.
상기 구성에서, 상기 제 2 출력부는, 상기 제 2 카운트 신호를 반전하는 제 11 인버터; 및 상기 제 11 인버터에서 출력되는 신호를 반전하여 상기 제 2 판단 신호로 출력하는 제 12 인버터;로 구성됨이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 실시 예로서 도 2의 블럭도가 개시되며, 본 발명의 실시 예는 테스트 모드시 레벨이 변동하는 테스트 펌핑 전압 VPP_TEST과 레벨이 일정한 기준 전압 VREF을 레벨 검출부(100)에서 검출한 뒤, 검출된 신호 PPES를 카운트하여 외부로 출력함으로써, 카운트된 신호 PPES_DET1 및 PPES_DET2와 테스트 펌핑 전압 VPP_TEST을 비교하여 레벨 검출부(100)의 이상 유무를 판단할 수 있다.
구체적으로, 도 2의 실시 예는 정상 모드시 피드백된 펌핑 전압 VPP과 기준 전압 VREF의 레벨을 비교하여 검출 신호 PPES로 출력하고 테스트 모드시 패드(PAD)로부터 입력되는 테스트 펌핑 전압 VPP_TEST과 기준 전압 VREF의 레벨을 비교하여 검출 신호 PPES로 출력하는 레벨 검출부(100), 검출 신호 PPES에 의해 동작하여 일정한 주기를 갖는 신호 OSC를 출력하는 오실레이터부(200), 및 정상 모드시 주기 신호 OSC에 따라 펌핑 동작을 수행하여 펌핑 전압 VPP으로 출력하고 테스트 모드시 디스에이블되는 전하 펌프부(300), 및 테스트 모드시 동작하며 검출 신호 PPES를 카운트하여 검출 신호 PPES의 레벨 변화를 판단하기 위한 신호들 PPES_DET1 및 PPES_DET2을 특정 DQ핀(DQ0,DQ1)으로 출력하는 검출 테스트부(400)를 포함한다.
레벨 검출부(100)는 도 3에 도시된 바와 같이, 정상 모드시 펌핑 전압 VPP을 분배하여 분배 전압 VPP_DIV으로 출력하고 테스트 모드시 패드(PAD)로부터 입력되는 테스트 펌핑 전압 VPP_TEST을 출력하는 분배부(110), 분배 전압 VPP_DIV 또는 테스트 펌핑 전압 VPP_TEST과 타겟 전압의 1/4의 레벨을 갖는 기준 전압 VREF을 비교하여 비교 신호 COM로 출력하는 비교부(120), 및 비교 신호 DET를 증폭 및 반전시켜 검출 신호 PPES로 출력하는 출력부(130)를 포함한다.
분배부(110)는 직렬 연결된 다수의 PMOS 트랜지스터형 다이오드 소자(P1~P4)로 구성될 수 있으며, 정상 모드시 펌핑 전압 VPP 단자와 접지 전압 VSS 단자 사이에 연결되는 PMOS 트랜지스터형 다이오드 소자(P1~P4)에 의해 펌핑 전압 VPP의 1/4의 레벨을 갖는 분배 전압 VPP_DIV으로 출력한다. 그리고, 테스트 모드시 전하 펌프부(300)가 동작하지 않으므로, 펌핑 전압 VPP이 공급되지 않고 패드(PAD)로부터 테스트 펌핑 전압 VPP_TEST이 공급된다.
비교부(120)는 PMOS 트랜지스터형 풀 업 소자들(P5,P6)과 NMOS 트랜지스터형 풀 다운 소자들(N1~N3)로 구성될 수 있으며, NMOS 트랜지스터형 풀 다운 소자(P9)로 입력되는 인에이블 신호 EN에 의해 동작하여 NMOS 트랜지스터형 풀 다운 소자(P7)로 입력되는 분배 전압 VPP_DIV 또는 테스트 펌핑 전압 VPP_TEST과 MOS 트랜지스터형 풀 다운 소자(P8)로 입력되는 기준 전압 VREF의 레벨을 비교하여 비교 신호 COM로 출력한다. 즉, 비교부(120)는 분배 전압 VPP_DIV 또는 테스트 펌핑 전압 VPP_TEST의 레벨이 기준 전압 VREF보다 높을 경우 하이 레벨의 비교 신호 DET를 출력하고, 분배 전압 VPP_DIV 또는 테스트 펌핑 전압 VPP_TEST의 레벨이 기준 전압 VREF보다 낮을 경우 로우 레벨의 비교 신호 DET를 출력한다.
출력부(130)는 직렬로 연결된 홀수개의 인버터들(INV1~INV5)로 구성될 수 있으며, 비교 신호 DET를 CMOS 레벨로 증폭한 후, 이를 반전시켜 검출 신호 PPES로 출력한다.
이와 같이, 레벨 검출부(100)는 펌핑 전압 VPP 또는 테스트 펌핑 전압 VPP_TEST과 기준 전압 VREF의 레벨을 비교하여 검출 신호 PPES로 출력하며, 이러한 검출 신호 PPES에 의해 오실레이터부(200)가 동작하여 일정한 주기를 갖는 주기 신호 OSC가 출력된다. 여기서, 오실레이터부(200)는 링 오실레이터 구조로 이루어질 수 있으며, 당업계에 널리 알려진 회로이므로 그에 대한 자세한 구조 및 동작은 생략하기로 한다.
그리고, 전하 펌프부(300)는 정상 모드시 주기 신호 OSC에 의해 동작하여 펌핑 전압 VPP의 레벨을 타겟 전압까지 상승시킨다. 마찬가지로, 전하 펌프부(300)는 당업계에 널리 알려진 회로이므로 그에 대한 자세한 구조 및 동작은 생략하기로 한다.
한편, 검출 테스트부(400)는 정상 모드시 동작하지 않으며, 테스트 모드시에 검출 신호 PPES를 카운트하여 검출 신호 PPES의 레벨 변화를 판단하기 위한 신호들 PPES_DET1 및 PPES_DET2을 출력한다.
이러한 검출 테스트부(400)는 테스트 모드시 검출 신호 PPES가 디스에이블 상태에서 인에이블 상태로 바뀔 때 검출 신호 PPES를 카운트하여 검출 신호 PPES의 레벨 변화를 판단하기 위한 판단 신호 PPES_DET1로 출력하는 판단부(410)와, 테스트 모드시 검출 신호 PPES가 인에이블 상태에서 디스에이블 상태로 바뀔 때 검출 신호 PPES를 카운트하여 검출 신호 PPES의 레벨 변화를 판단하기 위한 판단 신호 PPES_DET2로 출력하는 판단부(420)를 포함하며, 판단부(410,420)는 각각 도 4 및 도 5과 같은 회로로 구성될 수 있다.
즉, 판단부(410)는 도 4에 도시된 바와 같이, 테스트 모드시 검출 신호 PPES를 이용하여 제어 신호 CTRL1로 출력하는 제어부(411), 정상 모드시 카운트 동작을 초기화시키기 위한 리셋 신호 RESET1를 제공하는 리셋부(412), 제어 신호 CTRL1에 의해 카운트를 수행하여 카운트 신호 COUNT1를 출력하며 리셋 신호 RESET1에 의해 초기화되는 카운터부(413), 및 카운트 신호 COUNT1를 이용하여 판단 신호 PPES_DET1로 출력하는 출력부(414)를 포함한다.
여기서, 제어부(411)는 검출 신호 PPES를 반전하는 인버터(INV6)와, 테스트 모드시 인에이블되는 테스트 신호 TM_PPESDET와 인버터(INV6)에서 출력되는 신호를 낸드 조합하여 상기 제어 신호 CTRL1로 출력하는 낸드 게이트(NA1)로 구성될 수 있다.
그리고, 리셋부(412)는 테스트 모드시 인에이블되는 테스트 신호 TM_PPESDET를 반전하는 인버터(INV7)와, 인버터(INV7)에서 출력되는 신호에 의해 반전 전달 소자(IG1)와 인버터(INV10) 사이의 노드를 풀 다운시키기 위한 리셋 신호 RESET1로 출력하는 NMOS 트랜지스터형 풀 다운 소자(N4)로 구성될 수 있다.
또한, 카운터부(413)는 제어 신호 CTRL1를 반전하는 인버터(INV8), 피드백된 카운트 신호 COUNT1를 반전하는 인버터(INV9), 반전 제어 신호 CTRLB1에 의해 인버터(INV9)에서 출력되는 신호를 반전하는 반전 전달 소자(IG1), 반전 전달 소자(IG1)에서 출력되는 신호를 반전하는 인버터(INV10), 제어 신호 CTRL1에 의해 인버터(INV10)에서 출력되는 신호를 반전하여 인버터(INV10)의 출력단으로 제공하는 반전 전달 소자(IG2), 제어 신호 CTRL1에 의해 인버터(INV10)에서 출력되는 신호를 반전하는 반전 전달 소자(IG3), 반전 전달 소자(IG3)에서 출력되는 신호를 반전하여 카운트 신호 COUNT1로 출력하는 인버터(INV11), 및 반전 제어 신호 CTRLB1에 의 해 카운트 신호 COUNT1를 반전하여 인버터(INV11)의 입력단으로 제공하는 반전 전달 소자(IG4)로 구성될 수 있다.
아울러, 출력부(414)는 카운트 신호 COUNT1를 반전하여 판단 신호 PPES_DET1로 출력하는 인버터(INV12)로 구성될 수 있다.
판단부(420)는 도 5에 도시된 바와 같이, 테스트 모드시 검출 신호 PPES를 이용하여 제어 신호 CTRL2로 출력하는 제어부(421), 정상 모드시 카운트 동작을 초기화시키기 위한 리셋 신호 RESET2를 제공하는 리셋부(422), 제어 신호 CTRL2에 의해 카운트를 수행하여 카운트 신호 COUNT2를 출력하며 리셋 신호 RESET2에 의해 초기화되는 카운터부(423), 및 카운트 신호 COUNT2를 이용하여 판단 신호 PPES_DET2로 출력하는 출력부(424)를 포함한다.
여기서, 제어부(421)는 테스트 모드시 인에이블되는 테스트 신호 TM_PPESDET와 검출 신호 PPES를 낸드 조합하여 상기 제어 신호 CTRL2로 출력하는 낸드 게이트(NA2)로 구성될 수 있다.
그리고, 리셋부(422)는 테스트 모드시 인에이블되는 테스트 신호 TM_PPESDET를 반전하는 인버터(INV9)와, 인버터(INV9)에서 출력되는 신호에 의해 반전 전달 소자(IG5)와 인버터(INV12) 사이의 노드를 풀 다운시키기 위한 리셋 신호 RESET2로 출력하는 NMOS 트랜지스터형 풀 다운 소자(N5)로 구성될 수 있다.
또한, 카운터부(423)는 제어 신호 CTRL2를 반전하는 인버터(INV10), 피드백된 카운트 신호 COUNT2를 반전하는 인버터(INV11), 반전 제어 신호 CTRLB2에 의해 인버터(INV11)에서 출력되는 신호를 반전하는 반전 전달 소자(IG5), 반전 전달 소 자(IG5)에서 출력되는 신호를 반전하는 인버터(INV12), 제어 신호 CTRL2에 의해 인버터(INV12)에서 출력되는 신호를 반전하여 인버터(INV12)의 출력단으로 제공하는 반전 전달 소자(IG6), 제어 신호 CTRL2에 의해 인버터(INV12)에서 출력되는 신호를 반전하는 반전 전달 소자(IG7), 반전 전달 소자(IG7)에서 출력되는 신호를 반전하여 카운트 신호 COUNT2로 출력하는 인버터(INV13), 및 반전 제어 신호 CTRLB2에 의해 카운트 신호 COUNT2를 반전하여 인버터(INV13)의 입력단으로 제공하는 반전 전달 소자(IG8)로 구성될 수 있다.
아울러, 출력부(424)는 카운트 신호 COUNT2를 반전하는 인버터(INV14)와, 인버터(INV14)에서 출력되는 신호를 반전하여 판단 신호 PPES_DET2로 출력하는 인버터(INV15)로 구성될 수 있다.
이러한 구성을 갖는 판단부(410,420)는 도 6에 도시된 바와 같이, 테스트 신호 TM_PPESDET가 인에이블될 때 검출 신호 PPES를 각각 카운트하며, 검출 신호 PPES가 로우 레벨에서 하이 레벨로 변할 때 논리 레벨이 변하는 판단 신호 PPES_DET1와, 검출 신호 PPES가 하이 레벨에서 로우 레벨로 변할 때 논리 레벨이 변하는 판단 신호 PPES_DET2를 각각 출력한다.
즉, 테스트 모드시 패드(PAD)를 통해 외부로부터 입력되는 테스트 펌핑 전압 VPP_TEST의 레벨이 주기적으로 변하면, 레벨 검출부(100)에서 주기적으로 토글링(togling)하는 검출 신호 PPES가 출력된다. 이와 같이 주기적으로 토글링하는 검출 신호 PPES는 판단부(410,420)로 각각 입력되어 검출 신호 PPES의 라이징 에지 상태를 판단하기 위한 판단 신호 PPES_DET1와, 검출 신호 PPES의 폴링 에지 상태를 판단하기 위한 판단 신호 PPES_DET2로 발생한다.
이때, 본 발명의 실시 예는 검출 신호 PPES의 펄스 폭 또는 노이즈 등으로 인하여 DQ핀을 통해 외부로 출력되기까지의 경로에서 오류가 발생할 수 있으므로, 검출 신호 PPES보다 2배의 펄스 폭을 갖는 판단 신호 PPES_DET1 및 PPES_DET2를 각각 생성하여 DQ핀으로 전달한다.
그리고, DQ핀(DQ0,DQ1)을 통해 출력된 판단 신호 PPES_DET1 및 PPES_DET2는 테스트 펌핑 전압 VPP_TEST과 비교되어 레벨 검출부(100)의 오작동 여부를 판단하는데 이용된다.
즉, 본 발명의 실시 예는 테스트 모드시 외부에서 테스트 펌핑 전압 VPP_TEST를 입력받아 기준 전압 VREF과 비교한 뒤, 비교한 결과를 알 수 있는 검출 신호 PPES를 카운트하여 판단 신호 PPES_DET1 및 PPES_DET2를 각각 생성하고, 생성된 판단 신호 PPES_DET1 및 PPES_DET2를 DQ핀(DQ0,DQ1)을 통해 외부로 출력하여 테스트 펌핑 전압 VPP_TEST과 비교함으로써 레벨 검출부(100)의 상태를 쉽게 체크할 수 있는 효과가 있다.
이와 같이, 본 발명은 테스트 모드로 진입하여 레벨이 변동하는 테스트 펌핑 전압 VPP_TEST와 레벨이 일정한 기준 전압 VREF을 레벨 검출부(100)에서 비교하고, 레벨 검출부(100)에서 출력된 검출 신호 PPES를 카운트한 뒤, 이를 외부로 출력하여 테스트 펌핑 전압 VPP_TEST과 비교하여 레벨 검출부(100)의 불량을 체크하므로, 펑핌 전압 발생 회로의 불량 확인 및 검증을 위한 작업 단계를 줄일 수 있으며, 그 에 따라, 불량 분석 시간이 줄어들 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (15)

  1. 정상 모드시 피드백된 펌핑 전압과 기준 전압의 레벨을 비교하여 검출 신호로 출력하고, 테스트 모드시 외부로부터 입력된 테스트 펌핑 전압과 기준 전압의 레벨을 비교하여 상기 검출 신호로 출력하는 레벨 검출부;
    상기 검출 신호에 의해 동작하여 일정한 주기를 갖는 주기 신호를 출력하는 오실레이터부;
    상기 정상 모드시 상기 주기 신호에 따라 펌핑 동작을 수행하여 상기 펌핑 전압으로 출력하고, 상기 테스트 모드시 디스에이블되는 전하 펌프부; 및
    상기 테스트 모드시 동작하며, 상기 검출 신호를 카운트하여 상기 검출 신호의 레벨 변화를 판단하기 위한 신호를 외부로 출력하는 검출 테스트부;를 포함함을 특징으로 하는 펌핑 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 검출 테스트부는,
    상기 테스트 모드시 상기 검출 신호가 디스에이블 상태에서 인에이블 상태로 바뀔 때 상기 검출 신호를 카운트하여 상기 검출 신호의 레벨 변화를 판단하기 위한 제 1 판단 신호로 출력하는 제 1 판단부; 및
    상기 테스트 모드시 상기 검출 신호가 인에이블 상태에서 디스에이블 상태로 바뀔 때 상기 검출 신호를 카운트하여 상기 검출 신호의 레벨 변화를 판단하기 위 한 제 2 판단 신호로 출력하는 제 2 판단부;를 포함함을 특징으로 하는 펑핌 전압 테스트 회로.
  3. 제 2 항에 있어서,
    상기 제 1 판단부는 상기 검출 신호가 디스에이블 상태에서 인에이블 상태로 바뀔 때 논리 레벨이 변하는 상기 제 1 판단 신호를 출력하고, 상기 제 2 판단부는 상기 검출 신호가 인에이블 상태에서 디스에이블 상태로 바뀔 때 논리 레벨이 변하는 상기 제 2 판단 신호를 출력함을 특징으로 하는 펑핌 전압 테스트 회로.
  4. 제 2 항에 있어서,
    상기 제 1 판단부는,
    상기 테스트 모드시 상기 검출 신호를 이용하여 제 1 제어 신호로 출력하는 제 1 제어부;
    상기 정상 모드시 카운트 동작을 초기화시키기 위한 제 1 리셋 신호를 제공하는 제 1 리셋부;
    상기 제 1 제어 신호에 의해 카운트를 수행하여 제 1 카운트 신호를 출력하며, 상기 제 1 리셋 신호에 의해 초기화되는 제 1 카운터부; 및
    상기 제 1 카운트 신호를 이용하여 상기 제 1 판단 신호로 출력하는 제 1 출력부;를 포함함을 특징으로 하는 펑핌 전압 테스트 회로.
  5. 제 4 항에 있어서,
    상기 제 1 제어부는,
    상기 검출 신호를 반전하는 제 1 인버터; 및
    상기 테스트 모드시 인에이블되는 테스트 신호와 상기 제 1 인버터에서 출력되는 신호를 낸드 조합하여 상기 제 1 제어 신호로 출력하는 제 1 낸드 게이트;로 구성됨을 특징으로 하는 펑핌 전압 테스트 회로.
  6. 제 4 항에 있어서,
    상기 제 1 리셋부는,
    상기 테스트 모드시 인에이블되는 테스트 신호를 반전하는 제 2 인버터; 및
    상기 제 2 인버터에서 출력되는 신호에 의해 풀 다운 동작하여 상기 제 1 리셋 신호로 출력하는 제 1 풀 다운 수단;로 구성됨을 특징으로 하는 펑핌 전압 테스트 회로.
  7. 제 4 항에 있어서,
    상기 제 1 카운터부는,
    피드백된 상기 제 1 카운트 신호를 반전하는 제 3 인버터;
    상기 제 1 제어 신호를 반전한 신호에 의해 상기 제 3 인버터에서 출력되는 신호를 반전하는 제 1 반전 전달 수단;
    상기 제 1 반전 전달 수단에서 출력되는 신호를 반전하는 제 4 인버터;
    상기 제 1 제어 신호에 의해 상기 제 4 인버터에서 출력되는 신호를 반전하여 상기 제 4 인버터의 출력단으로 제공하는 제 2 반전 전달 수단;
    상기 제 1 제어 신호에 의해 상기 제 4 인버터에서 출력되는 신호를 반전하는 제 3 반전 전달 수단;
    상기 제 3 반전 전달 수단에서 출력되는 신호를 반전하여 상기 제 1 카운트 신호로 출력하는 제 5 인버터; 및
    상기 제 1 제어 신호를 반전한 신호에 의해 상기 제 1 카운트 신호를 반전하여 상기 제 5 인버터의 입력단으로 제공하는 제 4 반전 전달 수단;으로 구성됨을 특징으로 하는 펌핑 전압 테스트 회로.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 리셋부는 상기 테스트 모드 탈출시 상기 제 1 반전 전달 수단과 상기 제 4 인버터 사이의 노드를 접지 레벨로 풀 다운시켜 상기 제 1 카운터부를 초기화시킴을 특징으로 하는 펌핑 전압 테스트 회로.
  9. 제 4 항에 있어서,
    상기 제 1 출력부는 상기 제 1 카운트 신호를 반전하여 상기 제 1 판단 신호로 출력하는 제 6 인버터로 구성됨을 특징으로 하는 펌핑 전압 테스트 회로.
  10. 제 2 항에 있어서,
    상기 제 2 판단부는,
    상기 테스트 모드시 상기 검출 신호를 이용하여 제 2 제어 신호로 출력하는 제 2 제어부;
    상기 정상 모드시 카운트 동작을 초기화시키기 위한 제 2 리셋 신호를 제공하는 제 2 리셋부;
    상기 제 2 제어 신호에 의해 카운트를 수행하여 제 2 카운트 신호를 출력하며, 상기 제 2 리셋 신호에 의해 초기화되는 제 2 카운터부; 및
    상기 제 2 카운트 신호를 이용하여 상기 제 2 판단 신호로 출력하는 제 2 출력부;를 포함함을 특징으로 하는 펑핌 전압 테스트 회로.
  11. 제 10 항에 있어서,
    상기 제 2 제어부는 상기 테스트 모드시 인에이블되는 테스트 신호와 상기 검출 신호를 낸드 조합하여 상기 제 2 제어 신호로 출력하는 제 2 낸드 게이트로 구성됨을 특징으로 하는 펑핌 전압 테스트 회로.
  12. 제 10 항에 있어서,
    상기 제 2 리셋부는,
    상기 테스트 모드시 인에이블되는 테스트 신호를 반전하는 제 7 인버터; 및
    상기 제 7 인버터에서 출력되는 신호에 의해 풀 다운 동작하여 상기 제 2 리셋 신호로 출력하는 제 2 풀 다운 수단;로 구성됨을 특징으로 하는 펑핌 전압 테스 트 회로.
  13. 제 10 항에 있어서,
    상기 제 2 카운터부는,
    피드백된 상기 제 2 카운트 신호를 반전하는 제 8 인버터;
    상기 제 2 제어 신호를 반전한 신호에 의해 상기 제 8 인버터에서 출력되는 신호를 반전하는 제 5 반전 전달 수단;
    상기 제 5 반전 전달 수단에서 출력되는 신호를 반전하는 제 9 인버터;
    상기 제 2 제어 신호에 의해 상기 제 9 인버터에서 출력되는 신호를 반전하여 상기 제 9 인버터의 출력단으로 제공하는 제 6 반전 전달 수단;
    상기 제 2 제어 신호에 의해 상기 제 9 인버터에서 출력되는 신호를 반전하는 제 7 반전 전달 수단;
    상기 제 7 반전 전달 수단에서 출력되는 신호를 반전하여 상기 제 2 카운트 신호로 출력하는 제 10 인버터; 및
    상기 제 2 제어 신호를 반전한 신호에 의해 상기 제 2 카운트 신호를 반전하여 상기 제 10 인버터의 입력단으로 제공하는 제 8 반전 전달 수단;으로 구성됨을 특징으로 하는 펌핑 전압 테스트 회로.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 제 2 리셋부는 상기 테스트 모드 탈출시 상기 제 5 반전 전달 수단과 상기 제 9 인버터 사이의 노드를 접지 레벨로 풀 다운시켜 상기 제 2 카운터부를 초기화시킴을 특징으로 하는 펌핑 전압 테스트 회로.
  15. 제 10 항에 있어서,
    상기 제 2 출력부는,
    상기 제 2 카운트 신호를 반전하는 제 11 인버터; 및
    상기 제 11 인버터에서 출력되는 신호를 반전하여 상기 제 2 판단 신호로 출력하는 제 12 인버터;로 구성됨을 특징으로 하는 펌핑 전압 테스트 회로.
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US9019781B2 (en) 2011-08-05 2015-04-28 SK Hynix Inc. Internal voltage generation circuit

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