JP7286646B2

JP7286646B2 - マスタ／スレーブ周波数ロックループ

Info

Publication number: JP7286646B2
Application number: JP2020531139A
Authority: JP
Inventors: ヴィー．コソノキーステファン; ロジオノフミハイル; シー．ウォンジョイス
Original assignee: ATI Technologies ULC; Advanced Micro Devices Inc
Current assignee: ATI Technologies ULC; Advanced Micro Devices Inc
Priority date: 2017-12-21
Filing date: 2018-11-19
Publication date: 2023-06-05
Anticipated expiration: 2038-11-19
Also published as: JP2021507568A; US20190199363A1; EP3729653A4; CN111344951A; US10425089B2; KR20200091876A; WO2019125679A1; EP3729653A1

Description

集積回路は、クロック信号を利用して、集積回路を通るデータの流れを同期させる。データの流れは、厳密なタイミングに従い、クロック信号のタイミングは、供給電圧の変動によって変化する場合がある。ノイズは、集積回路の電源供給に影響を及ぼし、ノイズによって電圧が公称電圧レベルを超えたり（オーバーシュート）、又は、下回ったり（ドループ）するように変動し得る。ノイズは、クロック信号に関連するタイミングマージンに悪影響を及ぼす可能性がある。ノイズは、決定論的ノイズ源（deterministic noise sources）及びランダムノイズ源によって引き起こされ得る。現在の高速集積回路（例えば、グラフィックス処理ユニット（ＧＰＵ）又は中央処理装置（ＣＰＵ）等）は、電圧ドループに応じてクロック周波数を下げて、データ信号が送り側から送り先に到達するまでの時間を長くすることによって、電源ライン上のノイズを補償する。余分なタイミングマージンを付加するこのようなアダプティブクロッキングアプローチがないと、電圧ドループを受けて障害が発生する可能性がある。

従来のアダプティブクロッキングアプローチは、遅延ロックループ（ＤＬＬ）又は周波数ロックループ（ＦＬＬ）を利用して、システムクロックを生成しながら、集積回路コンポーネントに供給されるクロック信号の周波数をロックする。これにより、（ＤＬＬ又はＦＬＬを用いる）アダプティブクロックシステム内の回路は、平均ノイズ電圧（average noisy voltage）及び平均クロック周波数にロックして、電力供給応答及び応用特性（application characteristics）に依存するために不確実性が生じる。特に、アダプティブクロックシステムは、温度変動又は低周波電圧変動に起因して存在し得る低周波ノイズにロックすることがある。

したがって、本明細書の実施形態は、周波数ロックループ（ＦＬＬ）のマスタ／スレーブ構成を利用して、ループをロックするプロセス、ターゲット電圧、温度（ＰＶＴ）追跡目標を、電源電圧の電圧ドループ又は電圧オーバーシュートに応じてクロック周波数を適応させることから切り離す。

したがって、一実施形態では、装置は、第１電源電圧に接続され、第１発振信号を供給するように構成された第１発振回路を含む。第１電源電圧は、調整された電源電圧である。制御回路は、第１発振信号を受信し、ターゲット周波数の指標を受信するように接続されており、第１周波数制御信号を供給して、第１発振信号の周波数をターゲット周波数に制御するように構成されている。第２発振回路は、第２電源電圧を受けるように接続されており、第２周波数制御信号に応じた周波数を有する第２発振信号を供給するように構成されている。第２周波数制御信号は、第１周波数制御信号に少なくとも部分的に基づいている。第２発振信号の周波数は、第２電源電圧の電圧変化にさらに応じる。

別の実施形態では、集積回路内のクロック信号を補償する方法は、第１電源電圧を受ける第１発振回路から第１発振信号を供給することを含む。方法は、ターゲット周波数及び第１発振信号の周波数に基づいて、第１発振信号の周波数を制御する第１周波数制御信号を生成することを含む。方法は、第２周波数制御信号を、第２電源電圧を受け、第３電源電圧を受ける第２発振回路に供給することを含む。第２周波数制御信号は、第１制御信号に少なくとも部分的に基づいている。第２発振回路は、第２周波数制御信号に基づく第２発振信号の周波数を有する第２発振信号を供給する。また、第２発振回路は、第２電源電圧に関連する電圧変化に応じて、第２発振信号の周波数を調整する。

別の実施形態では、装置は、調整された電源電圧に接続されたマスタ発振回路を含む。マスタ発振回路は、マスタ発振信号を供給するように構成されている。制御回路は、マスタ発振信号に接続されており、マスタ周波数制御信号を供給して、マスタ発振信号の周波数をターゲット周波数に制御するように構成されている。スレーブ発振回路は、マスタ発振回路に供給される調整された電源電圧と同じであってもよいし、別々に調整されてもよい調整された電源電圧に接続されている。スレーブ発振回路は、ノイズ又はドループ電源電圧を受け、マスタ周波数制御信号と、マスタ周波数制御周波数へのオフセットとに基づくスレーブ周波数制御信号に応じた周波数を有するスレーブ発振信号を供給するように構成されている。ノイズ又はドループを電源電圧は、調整された電源電圧よりも高周波の電圧ドループ又は電圧オーバーシュートを有する。第２発振信号の周波数は、ノイズ又はドループ電源電圧の電圧変化に応じる。

本発明は、添付の図面を参照することによってより良く理解され、その多くの目的、特徴及び利点が当業者に明らかになる。

マスタ発振器及びスレーブ発振器を含む例示的なシステムを示す図である。スレーブ発振器の実施形態のハイレベルブロック図である。スレーブ発振器のＣ素子の動作を示すタイミング図である。スレーブ発振器の実施形態の更なる詳細を示すハイレベルブロック図である。マスタ発振器が複数のスレーブ発振器を制御する実施形態のハイレベルブロック図である。スレーブ発振器のオフセットを生成するための制御構造の実施形態を示す図である。制御ループによって実効周波数を追跡し、ターゲット周波数に近づくように調整する方法を示す図である。

異なる図面で同じ符号を使用する場合には、類似又は同一の要素を示す。

図１を参照すると、例示的なシステムは、マスタ発振器１０１と、スレーブ発振器１０３と、を含む。図示した実施形態では、マスタ発振器及びスレーブ発振器の両方は、デジタル制御発振器（ＤＣＯ）である。マスタ発振器１０１及びループ制御ロジック１０４を含む周波数ロックループ（ＦＬＬ）は、マスタ発振器１０１に関連する電圧変化及び温度変化に起因する周波数変化を追跡する。ループ制御ロジック１０４は、周波数制御ワード（ＦＣＷＭ）１０５をマスタ発振器に供給する。マスタ発振器１０１は、調整された電圧１１２をレギュレータ１０７から受け取る。これにより、マスタＤＣＯ１０１が受け取る電圧は、スレーブ発振器１０３が受け取るノイズ又はドループＶＤＤ電圧１１１よりもかなり「クリーン」であることが保証される。ノイズ／ドループ電圧は、例えば、プロセッサコアによって利用される電圧であってもよい。スレーブ発振器１０３は、マスタ発振器制御信号を利用して周波数を制御し、スレーブ発振器出力１０９を、本明細書でさらに説明するように、ドループ電圧１１１の変動に適応させる。

スレーブ発振器１０３は、マスタ周波数制御ワードＦＣＷＭに基づくスレーブ周波数制御ワード（ＦＣＷＳ）１１５を、加算回路１１４から受信する。加算回路１１４は、オフセットをＦＣＷＭに追加して、スレーブ周波数制御ワードＦＣＷＳ１１５を生成することができる。オフセットは０の値を有してもよく、この場合、スレーブ発振器は、変更されていないＦＣＷＭを受信する。実施形態では、スレーブ発振器及びマスタ発振器が物理的に近接して配置されているため、マスタ発振器に影響を及ぼすＰＶＴ変動は、スレーブ発振器にも影響を与える。マスタ発振器及びスレーブ発振器は、図１の実施形態に示すようにデジタル制御発振器であってもよいが、他の実施形態では、発振器は電圧制御発振器又は電流制御発振器であってもよい。制御信号ＦＣＷＭ，ＦＣＷＳは、ＤＣＯの周波数を制御するためのマルチビットデジタル信号であってもよい。他の実施形態では、ＦＣＷＭ及びＦＣＷＳは、発振器のアナログ制御のための電圧信号又は電流信号である。アナログの実施形態では、加算回路１１４は、電圧又は電流の加算又は減算を行うように実装される。

ループ制御ロジック１０４は、既知の周波数を有する基準クロック１２１を受信する。図示した実施形態では、基準クロックは、分周器１２３で分周されてもよい。カウンタ１２５は、所定の基準クロック周期数をカウントして、マスタ発振器クロック信号１２７のためのサンプリングウィンドウを提供する。カウンタ１２９は、サンプリングウィンドウ中に、マスタ発振器クロック信号（又は、分周されたバージョン）をカウントする。図示した実施形態では、分周器１３１は、マスタ発振器クロック信号１２７を分周する。比例積分（ＰＩ）コントローラ１３３は、分周されたマスタ発振器クロック信号周期数のカウントを、サンプリングウィンドウを通して受信し、サンプリングされたカウント値をターゲットカウント値１３５と比較する。このターゲットカウント値は、マスタ発振器クロック信号１２７のターゲット周波数を表す。図示した実施形態はＰＩコントローラ１３３を利用するが、他の制御アプローチを他の実施形態で利用してもよい。制御ロジック１０４は、マイクロコントローラ又は他の制御ロジックに実装されてもよい。制御ループは、電圧及び温度の変化に起因する低周波の変化を追跡し、特定のダイに関連するプロセス変動を補償する。これにより、スレーブ発振器１０３を低周波のＰＶＴ変動から分離し、集積回路の電圧ドメインに供給されるノイズ電圧で発生する高周波の電圧ドループ又は電圧オーバーシュートに応答できるようになる。

図１は、別々のレギュレータブロック１０７，１０８を示しているが、実施形態は、単一のレギュレータを利用して、調整された電圧をマスタ及びスレーブ発振器１０１，１０３に供給してもよく、この場合、調整された電圧１１２，１１３は同じ電圧である。セレクタ回路１４１は、マスタ発振器出力信号１２７及びスレーブ発振器出力信号１０９を受信する。セレクタ回路は、テスト目的で、セレクタ回路１４１から出力されるマスタ発振信号を選択してもよい。アダプティブクロック発生器が遮断された電源電圧上にあり、他のロジックが依然としてクロックを必要とする場合には、マスタ発振器からのクロック信号が動作上選択され得る。

図２は、電圧ドループに応じてシステムクロックを遅くし、電圧オーバーシュートに応じて周波数を制限するアダプティブ発振器として機能する例示的なスレーブ発振器１０３のハイレベルブロック図である。アダプティブスレーブ発振器１０３は、調整された電圧ＶＤＤ１１３で動作する基準遅延線２０１と、ノイズ／ドループ電圧１１１で動作するドループ遅延線（droopy delay line）２０３と、を含む。遅延線２０１に供給される電圧は「クリーン」であり、クロック信号Ａは、クロック信号Ｂよりも安定しているべきである。遅延線２０３は、ドループ電圧と共に周波数が変化するクロック信号Ｂを出力する。ドループ電圧１１１が降下すると遅延線が遅くなり、ドループ電圧が増加すると遅延線が速くなる。インバータ２０７は、第５インバータを構成しており、遅延線２０１，２０３の各々を発振器として確実に機能させることに留意されたい。

図３に示すように、Ｃ素子ロジック２０５は、３０１において入力Ａ及び入力Ｂの両方がハイである場合に、論理ハイの出力信号Ｃを出力する。Ｃ素子ロジック２０５は、３０３において入力Ａ及び入力Ｂの両方がローになるまで出力信号Ｃをハイに保つ。出力Ｃが論理ローになると、３０５において両方の入力が再びハイになるまで、Ｃ素子は、出力Ｃをローに維持する。図３に示すように、クロック信号Ａがクロック信号Ｂよりも先行する場合、クロック信号Ｃは、クロック信号Ｂと同じある。クロック信号Ｂがクロック信号Ａよりも先行する場合、クロック信号Ｃは、クロック信号Ａと同じである。したがって、Ｃ素子ロジック２０５は、３０７において入力Ａ及び入力Ｂの両方がハイである場合、論理ハイの出力信号Ｃを出力し、３０９において両方の入力がローになるまで出力Ｃをハイに保つ。出力Ｃが論理ローになると、Ｃ素子は、３１１において両方の入力が再びハイになるまで出力Ｃをローに維持する。言い換えれば、ロジック２０５は、出力する最新のパルスを選択する。

図４は、アダプティブスレーブ発振器１０３の実施形態のさらに詳細な図である。この実施形態は、調整された電圧４０２を受け取る基準遅延線４０１と、ドループ電圧４０４を受け取るドループ遅延線４０３と、を含む。各遅延線は、オン又はオフになり得るいくつかの遅延素子の行を有する。オンになっている行が多いほど、遅延素子の動作が速くなる。一実施形態では、遅延線４０１，４０３は、２５６行を有する。他の実施形態は、他の数の行を有してもよい。実施形態は、図４に示すトライステートインバータ、バッファ又は他の形式の遅延素子を使用してもよい。さらに、シングルエンドの実施形態が示されているが、他の実施形態は、差動遅延線を利用してもよい。

周波数制御ワード（ＦＣＷ）４０５は、各遅延線の何行が有効にされるか、したがって各遅延線の出力周波数を選択する。図示した実施形態では、バイアス設定４０７は、各遅延線の可変コンデンサを制御する。さらに、必要に応じて、オフセット値４０９を使用して、基準遅延線４０１に供給されるＦＣＷ４０５を調整してもよい。ドループ遅延線４０３は、ドループ遅延線４０３に供給されるＦＣＷ４０５を調整するために使用することができるオフセット値４１１を受信する。基準遅延線及びドループ遅延線のオフセットロジックは、説明を容易にするために示していない。図４に示す実施形態は、電圧ドループ等の高周波ノイズを効果的に処理するが、低周波ノイズに対してはうまく機能しない。実際、図４の回路は、低周波ノイズにロックし、ノイズを補償できない場合がある。マスタ発振器制御ループ（図１を参照）を利用すると、システム内の低周波ノイズをより効果的に補償することができる。

一実施形態では、マスタ発振器１０１（図１）は、図４に示すような２つの遅延線を含む。しかしながら、１つの遅延線が調整された電圧供給を受け、１つの遅延線がドループ電圧供給を受けるのではなく、各遅延線が調整された電圧供給を受ける。したがって、そのような実施形態では、Ｃ素子出力は、マスタ発振器の両方の遅延線を反映する。

図１を再度参照すると、加算回路１１４は、マスタ周波数制御ワードＦＣＷＭ及びオフセット計算ロジック１３７で生成されたオフセット値１３６からスレーブ制御ワードＦＣＷＳ１１５を形成する。オフセット計算ロジックは、入力１３９，１４０を受信し、これらの入力により、オフセット計算ロジックが、加算回路１１４に供給されるオフセット値１３６を増減させて、ＦＣＷＭ１０５がスレーブ発振器１０３に供給される前にＦＣＷＭを増減させる。オフセット値１３６は０であってもよく、この場合、スレーブ発振器は、変更なしにマスタ周波数制御ワード１０５を使用する。特定の状況（例えば、検出された電流偏位（例えば、電流オーバーシュート又は電流アンダーシュート））において、オフセット計算ロジック１３７は、強制信号１３９を受信し、電流偏位の方向に応じてマスタ周波数制御ワードからオフセットを加算又は減算することによって、スレーブ発振器によって供給される周波数を調整する。他の状況では、オフセットが０以外になる場合がある。例えば、２つの独立したクロックドメインが集積回路で動作しており、スレーブＤＣＯ１０３によって供給されるドメインが、他のクロックドメイン内のＦＩＦＯのオーバーランを回避するために減速する必要がある場合がある。また、様々な電力管理結果に影響を与えて、スレーブ発振器から供給されるクロック周波数を高速化又は低減するために、オフセットを使用してもよい。図示した実施形態では、オフセット計算ロジック１３７は、適切なオフセット量の決定を助けるために、マスタ周波数制御ワード１０５を受信する。別々に示されているが、加算回路１１４及びオフセット計算ロジック１３７を組み合わせて、変更されたＦＣＷＭをＦＣＷＳとして供給してもよい。一実施形態では、スレーブ発振器１０３は、２つのオフセット計算ブロック１３７（１つのみ示されている）と、２つの加算回路１１４（１つのみ示されている）と、を有する。一方のオフセット計算ブロック及び加算回路は、基準遅延線用（例えば、図２及び図４の２０１，４０１）であり、他方のオフセット計算ブロック及び加算回路は、ドループ遅延線用（例えば、図２及び図４の２０３，４０３を参照）である。これにより、スレーブ基準の周波数と、マスタ周波数制御ワードによって別の方法で制御されるドループ遅延線の周波数と、を独立して調整することができる。

図５は、マスタ発振器５０１が２つのスレーブ発振器５０３，５０５を制御する実施形態を示す図である。スレーブ発振器５０３は、加算回路５０７を介してマスタ周波数制御ワード（ＦＣＷＭ）を受信し、スレーブ発振器５０５は、加算回路５０９を介してマスタ周波数制御ワード（ＦＣＷＭ）を受信する。スレーブ発振器５０３は、ドループ電圧ＶＤＤ（０）を受け取り、スレーブ発振器５０５は、ドループ電圧ＶＤＤ（１）を受け取る。ＶＤＤ（０）及びＶＤＤ（１）は、共通の入力電圧レールから生じ得るが、個別に制御された電圧ドメイン及びクロックドメインで使用され得る。例えば、一方の電圧ドメインはオフにされ、他方の電圧ドメインは電力が供給されたままであってもよい。２つのスレーブ発振器は、異なる基準電圧を受け取る場合がある。個別のオフセット計算ブロック５１１，５１５は、２つのスレーブ発振器の周波数制御ワードＦＣＷＳ０，ＦＣＷＳ１に必要な任意のオフセットを個別に決定する。

図６及び図７は、ストレッチ量（Stretch Amount）を決定して、オフセット計算ロジック１３７（図１）に供給する方法の例を示す図である。制御ループ１０４に加えて、クロックロジックは、所定期間に亘るスレーブ発振器の実効周波数を決定するためのロジックを含んでもよい。スレーブ発振器出力信号６０１及び既知の基準クロック信号６０３は、実効周波数計算ロジック６０５に供給される。実効周波数計算ロジックは、実効周波数を決定するために、所定数の基準クロックサイクルに亘って生じるスレーブ発振器クロックサイクルの数をカウントする。基準クロックサイクルの数は、所定期間（例えば、１０ｍｓ）に対応する。マイクロコントローラ６０７は、比例積分微分（ＰＩＤ）、ＰＩ制御ループ、又は、実効周波数を制御するための他の形式の制御を動作させてもよい。

図７を参照すると、制御ロジックは、最大周波数Ｆｍａｘ７０１を設定する。曲線７０３は、実際の周波数を表す。図に示すように、実際の周波数は、最大周波数によって制限されている。コントローラは、周波数制御ワードを減らし、スレーブ発振器を遅くすることによって周波数を制限するために、オフセット計算ロジック１３７へのストレッチ量入力１４０（図１参照）を使用して、周波数が最大周波数に確実に制限されるようにしてもよい。ターゲット周波数は、７０５として示されている。実効周波数７０７が時間の経過と共にターゲット周波数７０５よりも極端に低くなる場合には、図７に示すように、ストレッチ量入力１４０を使用してスレーブ発振器の周波数を増加させ、時間の経過と共に実効周波数を増加させてターゲット周波数に近づけることができる。実効周波数がターゲット周波数より高い場合には、スレーブ発振器周波数を下げるようにマスタ周波数制御ワードを調整するために、オフセット計算ロジックを使用して実効周波数を下げることができる。マスタ周波数制御ワードに適用されるオフセットを介して周波数を制御することに加えて、コントローラは、実効周波数がターゲット値を超えるか又はターゲット値未満であるかに応じて、ＶＤＤを増加又は減少させることができる。

いくつかの実施形態では、回路及び物理構造が一般的に想定されているが、現代の半導体設計及び製造では、物理構造及び回路は、後続の設計、試験又は製造の段階での使用に適したコンピュータ可読記述形態で具現化され得ることが十分に認識されている。例示的な構成において個別のコンポーネントとして提示された構造及び機能は、組み合わされた構造又はコンポーネントとして実装されてもよい。実施形態は、回路と、回路システムと、関連する方法と、かかる回路、システム及び方法の非一時的なコンピュータ可読媒体の符号化とを含むことが考えられ、これらは全て本明細書に記載され、添付の特許請求の範囲に定義される。本明細書で使用する場合、非一時的なコンピュータ可読媒体は、少なくともディスク、テープ、他の磁気媒体、光学媒体、半導体媒体（例えば、フラッシュメモリカード、ＲＯＭ）又は電子媒体を含む。

よって、ターゲット電圧及びターゲット温度に関する追跡目標を、電源電圧の高周波電圧変動に応じてクロック周波数を適応させることから切り離す実施形態を説明した。本明細書に記載した説明は例示的なものであり、以下の特許請求の範囲を限定することを意図するものではない。本明細書に開示される実施形態の他の変形及び修正は、以下の特許請求の範囲に記載された範囲から逸脱することなく、本明細書に記載した説明に基づいて実施されてもよい。

Claims

第１電源電圧に接続され、第１発振信号を供給するように構成された第１発振回路であって、前記第１電源電圧は、電圧レギュレータから供給される、第１発振回路と、
前記第１発振信号に接続され、ターゲット周波数の指標に接続され、第１周波数制御信号を供給して、前記第１発振信号の周波数を前記ターゲット周波数に制御するように構成された制御回路と、
第２電源電圧を受けるように接続され、第２周波数制御信号に応じた周波数を有する第２発振信号を供給するように構成された第２発振回路であって、前記第２周波数制御信号は、前記第１周波数制御信号に少なくとも部分的に基づいており、前記第２周波数制御信号は、前記第１周波数制御信号に対するオフセットにさらに基づいており、前記第２発振信号の周波数は、前記第２電源電圧の電圧変化に応じる、第２発振回路と、を備える、
装置。
前記第２発振回路は、
第３電源電圧に接続され、前記第２周波数制御信号に接続された第１遅延線であって、前記第１遅延線は第１遅延線出力信号を供給する、第１遅延線と、
前記第２電源電圧に接続され、前記第２周波数制御信号に接続された第２遅延線であって、前記第２遅延線は第２遅延線出力信号を供給する、第２遅延線と、
前記第１遅延線出力信号と前記第２遅延線出力信号との論理関係に従って前記第２発振信号を供給する論理回路と、をさらに備える、
請求項１の装置。
前記第１発振回路は、
前記第１電源電圧に接続され、前記第１周波数制御信号に接続された第３遅延線であって、前記第３遅延線は第３遅延線出力信号を供給する、第３遅延線と、
前記第１電源電圧に接続され、前記第１周波数制御信号に結接続された第４遅延線であって、前記第４遅延線は第４遅延線出力信号を供給する、第４遅延線と、
前記第３遅延線出力信号と前記第４遅延線出力信号との論理関係に従って、前記第１発振信号を供給する第２論理回路と、をさらに備える、
請求項２の装置。
前記第３電源電圧は、前記第１電源電圧である、
請求項２の装置。
前記第１周波数制御信号は、第１デジタル信号であり、前記オフセットは、第２デジタル信号であり、前記装置は、前記第２デジタル信号を、前記第１デジタル信号に加算又は前記第１デジタル信号から減算する加算回路をさらに備える、
請求項１～４の何れかの装置。
前記第１発振回路は、前記第１電源電圧における温度及び電圧の変動を追跡する、
請求項１～４の何れかの装置。
前記第１発振信号と前記第２発振信号とから信号を選択するセレクタ回路をさらに備える、
請求項１～４の何れかの装置。
第４電源電圧に接続され、第３周波数制御信号に接続され、前記第４電源電圧の変動に応じた周波数を有する第３発振信号を供給するように構成された第３発振回路をさらに備え、
前記第３発振信号の周波数は、前記第３周波数制御信号に応じており、前記第３周波数制御信号は、前記第１周波数制御信号に少なくとも部分的に基づいている、
請求項１～４の何れかの装置。
集積回路内のクロック信号を補償する方法であって、
第１電源電圧を受ける第１発振回路から第１発振信号を供給することと、
ターゲット周波数及び前記第１発振信号の周波数に基づいて、前記第１発振信号の周波数を制御する第１周波数制御信号を生成することと、
前記第１周波数制御信号とオフセット信号とを組み合わせて、第２周波数制御信号を生成することと、
前記第２周波数制御信号を、第２電源電圧を受け、第３電源電圧を受ける第２発振回路に供給することと、
前記第２発振回路から第２発振信号を供給することであって、前記第２発振信号の周波数は、前記第２周波数制御信号に少なくとも部分的に基づいている、ことと、
前記第２電源電圧に関連する電圧変化に応じて、前記第２発振信号の周波数を調整することと、を含む、
方法。
前記第２周波数制御信号及び前記第３電源電圧を、前記第２発振回路の第１遅延線に供給することと、
前記第１遅延線から第１遅延線出力信号を供給することと、
前記第２周波数制御信号及び前記第２電源電圧を、前記第２発振回路の第２遅延線に供給することと、
前記第２遅延線から第２遅延線出力信号を供給することと、
前記第１遅延線出力信号及び前記第２遅延線出力信号を論理回路に供給することと、
前記第１遅延線出力信号と前記第２遅延線出力信号との論理関係に従って、前記論理回路から前記第２発振信号を供給することと、をさらに含む、
請求項９の方法。
前記第１電源電圧は、電圧レギュレータから供給され、前記第１電源電圧は、ノイズを含む電源電圧である前記第２電源電圧よりもクリーンである、
請求項９の方法。
前記第３電源電圧は、前記第１電源電圧である、
請求項９～１１の何れかの方法。
前記第２発振回路が、前記第２電源電圧の電圧変動を追跡して前記第２発振信号を生成することと、
前記第１発振回路が、温度変動と、前記第１電源電圧の電圧変動と、を追跡することと、をさらに含む、
請求項９～１１の何れかの方法。
セレクタ回路において、前記第１発振信号及び前記第２発振信号のうち何れかを選択することをさらに含む、
請求項９～１１の何れかの方法。
第４電源電圧及び第５電源電圧を第３発振回路に供給することと、
前記第１周波数制御信号と第２オフセット信号とを組み合わせて第３周波数制御信号を生成することと、
前記第３周波数制御信号を前記第３発振回路に供給して、第３発振信号の周波数を少なくとも部分的に制御することと、
前記第４電源電圧の変動に応じて、前記第３発振信号の周波数を調整することと、をさらに含む、
請求項９～１１の何れかの方法。