JP2013157654A - クロック分配器、及び、電子装置 - Google Patents

クロック分配器、及び、電子装置 Download PDF

Info

Publication number
JP2013157654A
JP2013157654A JP2012014224A JP2012014224A JP2013157654A JP 2013157654 A JP2013157654 A JP 2013157654A JP 2012014224 A JP2012014224 A JP 2012014224A JP 2012014224 A JP2012014224 A JP 2012014224A JP 2013157654 A JP2013157654 A JP 2013157654A
Authority
JP
Japan
Prior art keywords
voltage
current conversion
conversion element
current
oscillator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012014224A
Other languages
English (en)
Other versions
JP5811863B2 (ja
Inventor
Yasumoto Tomita
安基 富田
Yasutaka Tamura
泰孝 田村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2012014224A priority Critical patent/JP5811863B2/ja
Priority to US13/706,931 priority patent/US8902007B2/en
Publication of JP2013157654A publication Critical patent/JP2013157654A/ja
Application granted granted Critical
Publication of JP5811863B2 publication Critical patent/JP5811863B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H03K3/0322—Ring oscillators with differential cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

【課題】
高周波数での発振を行うことのできるクロック分配器、及び、電子装置を提供する。
【解決手段】
クロック分配器は、発振器と、発振器の出力を電流変換する第１電圧電流変換素子と、第１電圧電流変換素子とは逆位相の変換特性を有し、第１電圧電流変換素子及び発振器に帰還接続される第２電圧電流変換素子と、発振器の出力を電流変換する第３電圧電流変換素子と、第３電圧電流変換素子とは逆位相の変換特性を有し、第３電圧電流変換素子及び発振器に帰還接続される第４電圧電流変換素子とを有する複数の回路部と、複数の回路部うちの一の回路部の第１電圧電流変換素子及び第２電圧電流変換素子の第１接続部と、他の回路部の第３電圧電流変換素子及び第４電圧電流変換素子の第２接続部との間を接続する配線部と、複数の回路部のうちの一つの回路部の発振器に接続される同期回路とを含む。
【選択図】図３

Description

本発明は、クロック分配器、及び、電子装置に関する。
従来より、複数の回路ブロックにバッファを介してそれぞれクロックを供給する複数の第１ＬＣ共振発振器、複数の第１ＬＣ共振発振器と同一物理的構成の第２ＬＣ共振発振器、第２ＬＣ共振発振器の帰還ループに接続される分周器、位相比較器、チャージポンプ、及びローパスフィルタを含むクロック信号の生成分配装置がある。複数の第１ＬＣ共振発振器及び第２ＬＣ共振発振器の各発振ノードの間には、抵抗素子が挿入される。
また、複数のインバータが多段にリング状に接続された少なくとも二つのリング発振回路と、導電性配線とを含み、全てのリング発振回路の中の少なくとも一つのインバータの出力が導電性配線に接続されている発振器があった。
特開２００７−０８２１５８号公報 特開平１１−０７４７６２号公報
インダクタを用いたＬＣ発振器の場合、インダクタの面積が大きいという課題と、ＬＣ共振を利用しているため、発振できる周波数範囲が狭いという課題がある。
また、従来の発振器は、全てのリング発振回路の中の少なくとも一つのインバータの出力が導電性配線を介して直接接続されているため、リング発振回路の負荷が増大し、高周波数での発振が難しくなるという問題があった。
このように、従来のクロック信号の生成分配装置、及び、従来の発振器では、発振ノード同士が直接接続されているため、発振ノードにおける負荷が増大し、高周波数での発振が難しくなる場合があった。
そこで、高周波数での発振を行うことのできるクロック分配器、及び、電子装置を提供することを目的とする。
本発明の実施の形態のクロック分配器は、発振器と、前記発振器の出力を電流変換する第１電圧電流変換素子と、前記第１電圧電流変換素子とは逆位相の電圧電流変換特性を有し、前記第１電圧電流変換素子及び前記発振器に帰還接続される第２電圧電流変換素子と、前記発振器の出力を電流変換する第３電圧電流変換素子と、前記第３電圧電流変換素子とは逆位相の電圧電流変換特性を有し、前記第３電圧電流変換素子及び前記発振器に帰還接続される第４電圧電流変換素子とをそれぞれ一つずつ有する複数の単位回路部と、前記複数の単位回路部うちの一の単位回路部の前記第１電圧電流変換素子及び前記第２電圧電流変換素子の第１接続部と、前記複数の単位回路部のうちの他の単位回路部の前記第３電圧電流変換素子及び前記第４電圧電流変換素子の第２接続部との間を接続する配線部と、前記複数の単位回路部のうちの一つの単位回路部の発振器に接続される同期回路とを含む。
本発明の他の実施の形態のクロック分配器は、第１発振器と、前記第１発振器の出力を電流変換する第１電圧電流変換素子と、前記第１電圧電流変換素子とは逆位相の電圧電流変換特性を有し、前記第１電圧電流変換素子及び前記第１発振器に帰還接続される第２電圧電流変換素子と、第２発振器と、前記第２発振器の出力を電流変換する第３電圧電流変換素子と、前記第３電圧電流変換素子とは逆位相の電圧電流変換特性を有し、前記第３電圧電流変換素子及び前記第２発振器に帰還接続される第４電圧電流変換素子と前記第１電圧電流変換素子及び前記第２電圧電流変換素子の第１接続部と、前記第３電圧電流変換素子及び前記第４電圧電流変換素子の第２接続部との間を接続する第１配線部と、前記第１発振器又は前記第２発振器に接続される同期回路とを含む。
高周波数での発振を行うことのできるクロック分配器、及び、電子装置を提供することができる。
実施の形態１のクロック分配器を含むＩＣチップを示す図である。 実施の形態１のクロック分配器を含むマルチチャネル型の送信回路５０を示す図である。 実施の形態１のクロック分配器１００を示す図である。 実施の形態２のクロック分配器１００の回路構成を示す図である。 実施の形態２のクロック分配器２００を示す図である。 実施の形態２のクロック分配器２００の回路構成を示す図である。 実施の形態２のクロック分配器２００によるクロックＯＣＫ２１、ＯＣＫ２２、ＯＣＫ２３の波形を示す図である。 実施の形態３のクロック分配器３００を示す図である。
以下、本発明のクロック分配器、及び、電子装置を適用した実施の形態について説明する。
図１は、実施の形態１のクロック分配器を含むＩＣチップを示す図である。
図１に示すＩＣ（Integrated Circuit：集積回路）チップ１０Ａ、１０Ｂは、伝送路２０Ａ、２０Ｂを介して接続されている。
ＩＣチップ１０Ａ、１０Ｂは、それぞれ、例えば、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）によって構築される。伝送路２０Ａ、２０Ｂは、例えば、ＩＣチップ１０Ａ、１０Ｂが実装されるバックプレーンの配線を模式化して表したものである。
ＩＣチップ１０Ａは、コアロジック２１Ａ、送信回路２２Ａ、及び受信回路２３Ａを含む。同様に、ＩＣチップ１０Ｂは、コアロジック２１Ｂ、送信回路２２Ｂ、及び受信回路２３Ｂを含む。
実施の形態１のクロック分配器は、例えば、送信回路２２Ａ、受信回路２３Ａ、送信回路２２Ｂ、及び受信回路２３Ｂに含まれている。
送信回路２２Ａ、受信回路２３Ａ、送信回路２２Ｂ、受信回路２３Ｂ、及びＩＣチップ１０Ａ、１０Ｂは、実施の形態１のクロック分配器を含む電子装置の一例である。
コアロジック２１Ａ、２１Ｂは、それぞれ、ＣＰＵ（Central Processing Unit：中央演算処理装置）を含むコアである。
送信回路２２Ａは、入力側がコアロジック２１Ａに接続され、出力側は伝送路２０Ａを介してＩＣチップ１０Ｂの受信回路２３Ｂに接続されている。受信回路２３Ａは、出力側がコアロジック２１Ａに接続され、入力側は伝送路２０Ｂを介してＩＣチップ１０Ｂの送信回路２２Ｂに接続されている。
送信回路２２Ｂは、入力側がコアロジック２１Ｂに接続され、出力側は伝送路２０Ｂを介してＩＣチップ１０Ａの受信回路２３Ａに接続されている。受信回路２３Ｂは、出力側がコアロジック２１Ｂに接続され、入力側は伝送路２０Ａを介してＩＣチップ１０Ａの送信回路２２Ａに接続されている。
バックプレーン等の伝送路２０Ａ、２０Ｂを経て、ＩＣチップ１０Ａと１０Ｂとの間でデータを伝送する場合には、伝送データに同期したクロック信号が必要になる。
このため、実施の形態１のＩＣチップ１０Ａ、１０Ｂは、データを送信、受信する送信回路２２Ａ、受信回路２３Ａ、送信回路２２Ｂ、及び受信回路２３Ｂの内部に、クロックを分配するクロック分配器を含んでいる。
図２は、実施の形態１のクロック分配器を含むマルチチャネル型の送信回路５０を示す図である。
送信回路５０は、バッファ５１〜５４、ＶＣＯ（Voltage Controlled Oscillator）６１〜６５、送信部ＴＸ０、ＴＸ１、ＴＸ２、ＴＸ３、及び同期回路７０を含む。送信回路５０の構成要素のうち、ＶＣＯ６１〜６５及び同期回路７０は、クロック分配器を構築する。
バッファ５１〜５４は、送信回路５０の送信部ＴＸ０〜ＴＸ３への入力データＩ＿ＴＸＤ０＜Ｎ＞〜Ｉ＿ＴＸＤ３＜Ｎ＞を入力する回路素子である。例えば、送信回路５０が図１に示す送信回路２２Ａとして用いられる場合は、バッファ５１〜５４にはコアロジック２１ＡからＩＣチップ１０Ｂに送信するためのデータが入力される。同様に、送信回路５０が図１に示す送信回路２２Ｂとして用いられる場合は、バッファ５１〜５４にはコアロジック２１ＢからＩＣチップ１０Ａに送信するためのデータが入力される。
ＶＣＯ６１〜６５は、電圧制御型の発振器である。
ＶＣＯ６１〜６４は、それぞれ、クロックＯＣＫ１〜ＯＣＫ４をＴＸ０〜ＴＸ３のマルチプレクサ８１〜８４の入力端子に入力する。
また、ＶＣＯ６５は、同期回路７０のループに挿入されており、同期回路７０のＤＩＶ（Divider）７１、ＰＦＤ(Phase Frequency Detector)７２、ＣＰ(Charge Pump)７３、及びＬＰＦ(Low Pass Filter)７４とともに、ＰＬＬ（Phase Locked Loop）回路を構築する。
送信部ＴＸ０、ＴＸ１、ＴＸ２、及びＴＸ３は、それぞれ、マルチプレクサ８１〜８４、及びバッファ９１〜９４を含む。送信部ＴＸ０〜ＴＸ３は、それぞれ、ＶＣＯ６１〜６４が発振するクロックＯＣＫ１〜ＯＣＫ４に基づき、バッファ５１〜５４に入力される入力データＩ＿ＴＸＤ０＜Ｎ＞〜Ｉ＿ＴＸＤ３＜Ｎ＞をマルチプレクサ８１〜８４でパラレルデータからシリアルデータに変換し、バッファ９１〜９４から送信データＴＸ０＿ＯＰ／ＯＮ〜ＴＸ３＿ＯＰ／ＯＮを送信する。
同期回路７０は、ＤＩＶ７１、ＰＦＤ７２、ＣＰ７３、及びＬＰＦ７４を含み、ＶＣＯ６５とＰＬＬ回路を構築する。
ＤＩＶ７１は、分周器であり、ＶＣＯ６５とＰＦＤ７２の間に接続される。ＤＩＶ７１は、入力されるクロックをＮ（Ｎは整数）分の１に分周し、リファレンスクロックｒｅｆｃｌｋと比較するためのクロックを生成して出力する。
ＰＦＤ７２は、ＤＩＶ７１から入力されるクロックと、リファレンスクロックｒｅｆｃｌｋとの位相差を検出し、位相差に応じた誤差信号（アナログ信号）を出力する。
ＣＰ７３は、ＰＦＤ７２から出力されるアナログの誤差信号を電流の誤差信号に変換する。
ＬＰＦ７４は、ＣＰ７３から入力される電流の誤差信号を積分し、ＶＣＯ６５の位相を調整するための位相調整信号ｆｃｎｔを出力する。
また、ＶＣＯ６１〜６５は、矢印Ａ〜Ｄで示すように互いに結合しており、ＶＣＯ６１〜６４には、同期回路７０のＬＰＦ７４が出力する位相調整信号ｆｃｎｔが入力される。
これにより、ＶＣＯ６１〜６５は、相互同期注入が行われる。
ＶＣＯ６１〜６５の結合関係及び相互同期注入による動作については、以下で説明する。
図３は、実施の形態１のクロック分配器１００を示す図である。
クロック分配器１００は、位相調整信号入力端子１０１、ＶＣＯ１１１、１２１、ＧＭ素子１１２、１１３、１２２、１２３、配線１３０、及び出力端子１４１、１４２を含む。
図３では、ＶＣＯ同士の結合関係及び相互同期注入による動作を分かり易くするために、２つのＶＣＯ１１１、１２１を含むクロック分配器１００を用い、図２に示す同期回路７０を省略する。このような図３に示すクロック分配器１００と、図２に示す送信回路５０との対応関係は次の通りである。
ＶＣＯ１１１は、図２に示すＶＣＯ６１〜６４のうちのいずれか一つに対応する。このため、ＶＣＯ１１１は送信部ＴＸ０〜ＴＸ３のうちのいずれか一つと同様の送信部に接続され、クロックＯＣＫ１１を入力する。
また、ＶＣＯ１２１は、図２に示すＶＣＯ６５に対応し、同期回路７０とＰＬＬ回路を構築する。このため、ＶＣＯ１２１は同期回路７０と同様の同期回路にクロックＯＣＫ１２を入力する。
また、図３に示すＧＭ素子１１２、１１３、１２２、１２３、及び配線１３０は、ＶＣＯ１１１と１２１の結合関係を示しており、図２に矢印Ａ〜Ｄで示すＶＣＯ６１〜６５の結合関係に相当する。
図３に示すように、ＶＣＯ１１１の発振ノード１１１Ａは、ＧＭ素子１１２を介して配線１３０の一端１３０Ａに接続されており、ＧＭ素子１１３は、ＶＣＯ１１１とＧＭ素子１１２に帰還接続されている。ＧＭ素子１１２及び１１３の接続点１１４には、配線１３０の一端１３０Ａが接続されている。ここで、ＶＣＯ１１１は第１発振器の一例である。
ＧＭ素子１１２は、コンダクタンスｇｍｆを有し、ＶＣＯ１１１の発振ノード１１１Ａから出力されるクロックを（電圧Ｖ１から）電流Ｉ１に変換して出力する。ＧＭ素子１１２は、第１電圧電流変換素子の一例である。
ＧＭ素子１１３は、コンダクタンス（−ｇｍｂ）を有し、接続点１１４の電圧を電流Ｉ２に変換してＶＣＯ１１１に帰還する。ＧＭ素子１１３は、第２電圧電流変換素子の一例である。
ＶＣＯ１２１の発振ノード１２１Ａは、ＧＭ素子１２２を介して配線１３０の他端１３０Ｂに接続されており、ＧＭ素子１２３は、ＶＣＯ１２１とＧＭ素子１２２に帰還接続されている。ＧＭ素子１２２及び１２３の接続点１２４には、配線１３０の他端１３０Ｂが接続されている。ここで、ＶＣＯ１２１は、同期回路に接続される第２発振器の一例である。
ＧＭ素子１２２は、コンダクタンス（−ｇｍｆ）を有し、ＶＣＯ１２１の発振ノード１２１Ａから出力されるクロックを（電圧Ｖ３から）電流Ｉ３に変換して出力する。ＧＭ素子１２２は第３電圧電流変換素子の一例である。
ＧＭ素子１２３は、コンダクタンスｇｍｂを有し、接続点１２４の電圧を電流Ｉ４に変換してＶＣＯ１２１に帰還する。ＧＭ素子１２３は、第４電圧電流変換素子の一例である。
配線１３０は、一端１３０ＡがＧＭ素子１１２及び１１３の接続点１１４に接続され、他端１３０ＢがＧＭ素子１２２及び１２３の接続点１２４に接続される。配線１３０は、ＬＳＩの内部の配線で構築される。
図３では、配線１３０と配線１３０の寄生容量を模式的に示すために、配線部１３１及び１３２と、キャパシタ１３３を示す。
ここで、ＧＭ素子１１２と１２２はコンダクタンスが逆位相であるため、配線１３０には、ＧＭ素子１１２と１２２の出力電流の差分（Ｉ１−Ｉ３）に応じた電圧Ｖｃが生じる。実施の形態１のクロック分配器１００では、ＧＭ素子１１２と１２２のコンダクタンスを逆位相にして配線１３０で接続することにより、ＧＭ素子１１２の出力電流Ｉ１と、ＧＭ素子１２２の出力電流Ｉ３との減算を実現している。
従って、ＧＭ素子１１３と１２３は、電圧Ｖｃをそれぞれ電流Ｉ２、Ｉ４に変換してＶＣＯ１１１、１２１に帰還する。ＧＭ素子１１３と１２３は、ともに電圧Ｖｃを電流に変換するため、電流Ｉ２とＩ４の電流値は等しい。
このため、ＶＣＯ１１１と１２１に等しい電流を帰還することができる。
図３に示すクロック分配器１００では、同期回路のＬＰＦから位相調整信号入力端子１０１に位相調整信号ｆｃｎｔを入力してＶＣＯ１２１をロック状態にすれば、ＶＣＯ１１１と１２１に等しい電流を帰還され、ＶＣＯ１１１と１２１で相互同期注入を行うことができる。従って、ＶＣＯ１１１と１２１が、それぞれ発振するクロックＯＣＫ１１とＯＣＫ１２の周波数は等しくなる。
次に、図４を用いて、実施の形態１のクロック分配器１００の回路の詳細について説明する。
図４は、実施の形態２のクロック分配器１００の回路構成を示す図である。図４では、ＶＣＯ１１１と１２１がともに差動クロックを出力するものとして説明を行う。
ＶＣＯ１１１は、３段のインバータ１５１、１５２、１５３と、電流源１５４とを含む。インバータ１５１〜１５３は、それぞれ、カレントスターブド(current starved)型のインバータであり、リング発振器を構築している。ＶＣＯ１１１は、リング発振器の一種である。
すなわち、インバータ１５１〜１５３は、直列に接続されるとともに、インバータ１５３の非反転出力端子は、インバータ１５１の反転入力端子（図４中の下側の入力端子）に接続されている。また、インバータ１５３の反転出力端子は、インバータ１５１の非反転入力端子（図４中の上側の入力端子）に接続されている。
なお、インバータ１５１〜１５３は、一例として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）によって実現されるインバータである。
ＶＣＯ１１１の発振周波数は、位相調整信号入力端子１０１に入力される位相調整信号ｆｃｎｔで電流源１５４の出力電流値を調整することによって制御される。
なお、ＶＣＯ１１１が出力するクロックＯＣＫ１１は、リング発振器を構築するインバータ１５１〜１５３のいずれの出力端から取り出してもよいが、図４では、一例として、インバータ１５２の出力をＶＣＯ１１１の出力として取り出している。出力端子１４１からは、差動形式のクロックＯＣＫ１１が出力される。
また、ＧＭ素子１１３から帰還される電流Ｉ２の入力先は、リング発振器を構築するインバータ１５１〜１５３のいずれの入力端子であってもよいが、図４では、インバータ１５２の入力端子に入力する。
ＧＭ素子１１２は、ＶＣＯ１１１の出力を電流変換する素子であればよく、図４では、インバータ１１２Ａ、１１２Ｂを用いる。インバータ１１２Ａ、１１２Ｂのコンダクタンスは、ともにｇｍｆである。
インバータ１１２Ａの出力端子は、ＧＭ素子１１３に接続されるとともに、配線１３０のうちの配線部１３４を介して、ＧＭ素子１２２のインバータ１２２Ｂに接続されている。インバータ１１２ＡにはＶＣＯ１１１のインバータ１５３の非反転出力端子が接続されており、インバータ１２２Ｂには、ＶＣＯ１２１のインバータ１７３の反転入力端子が接続されている。
このため、線路部１３４には、インバータ１１２Ａと１２２Ｂの出力電流の差分による電圧が生じる。
インバータ１１２Ｂの出力端子は、ＧＭ素子１１３に接続されるとともに、配線１３０のうちの配線部１３５を介して、ＧＭ素子１２２のインバータ１２２Ａに接続されている。インバータ１１２ＢにはＶＣＯ１１１のインバータ１５３の反転出力端子が接続されており、インバータ１２２Ａには、ＶＣＯ１２１のインバータ１７３の非反転入力端子が接続されている。
このため、線路部１３５には、インバータ１１２Ｂと１２２Ａの出力電流の差分による電圧が生じる。
ＧＭ素子１１３は、電流源１６１、及び２つのＮＭＯＳ（N-type Metal Oxide Semiconductor）トランジスタ１６２、１６３を含む。
電流源１６１は、一端（図４中の上側の端子）がＮＭＯＳトランジスタ１６２、１６３のソースに接続されており、他端（図４中の下側の端子）は接地されている。
ＮＭＯＳトランジスタ１６２は、ソースがＮＭＯＳトランジスタ１６３のソースに接続されるとともに電流源１６１に接続され、ドレインがインバータ１５１の非反転出力端子とインバータ１５２の非反転入力端子との間に接続されている。
ＮＭＯＳトランジスタ１６３は、ソースがＮＭＯＳトランジスタ１６２のソースに接続されるとともに電流源１６１に接続され、ドレインがインバータ１５１の反転出力端子とインバータ１５２の反転入力端子との間に接続されている。
ＶＣＯ１２１は、３段のインバータ１７１、１７２、１７３と、電流源１７４とを含む。インバータ１７１〜１７３は、それぞれ、カレントスターブド(current starved)型のインバータであり、リング発振器を構築している。ＶＣＯ１２１は、リング発振器の一種である。
すなわち、インバータ１７１〜１７３は、直列に接続されるとともに、インバータ１７３の非反転出力端子は、インバータ１７１の反転入力端子（図４中の下側の入力端子）に接続されている。また、インバータ１７３の反転出力端子は、インバータ１７１の非反転入力端子（図４中の上側の入力端子）に接続されている。
なお、インバータ１７１〜１７３は、一例として、ＣＭＯＳによって実現されるインバータである。
ＶＣＯ１２１の発振周波数は、位相調整信号入力端子１０１に入力される位相調整信号ｆｃｎｔで電流源１７４の出力電流値を調整することによって制御される。
なお、ＶＣＯ１２１が出力するクロックＯＣＫ１２は、リング発振器を構築するインバータ１７１〜１７３のいずれの出力端から取り出してもよいが、図４では、一例として、インバータ１７２の出力をＶＣＯ１２１の出力として取り出している。出力端子１４２からは、差動形式のクロックＯＣＫ１２が出力される。
また、ＧＭ素子１２３から帰還される電流Ｉ４の入力先は、リング発振器を構築するインバータ１７１〜１７３のいずれの入力端子であってもよいが、図４では、インバータ１７２の入力端子に入力する。
ＧＭ素子１２２は、ＶＣＯ１２１の出力を電流変換する素子であればよく、図４では、インバータ１２２Ａ、１２２Ｂを用いる。インバータ１２２Ａ、１２２Ｂのコンダクタンスは、ともにｇｍｆである。
インバータ１２２Ａの出力端子は、ＧＭ素子１２３に接続されるとともに、配線１３０のうちの配線部１３５を介して、ＧＭ素子１１２のインバータ１１２Ｂに接続されている。インバータ１２２ＡにはＶＣＯ１２１のインバータ１７３の非反転出力端子が接続されており、インバータ１１２Ｂには、ＶＣＯ１１１のインバータ１５３の反転入力端子が接続されている。
このため、線路部１３５には、インバータ１２２Ａと１１２Ｂの出力電流の差分による電圧が生じる。
インバータ１２２Ｂの出力端子は、ＧＭ素子１２３に接続されるとともに、配線１３０のうちの配線部１３４を介して、ＧＭ素子１１２のインバータ１１２Ａに接続されている。インバータ１２２ＢにはＶＣＯ１２１のインバータ１７３の反転出力端子が接続されており、インバータ１１２Ａには、ＶＣＯ１１１のインバータ１５３の非反転入力端子が接続されている。
このため、線路部１３４には、インバータ１２２Ｂと１１２Ａの出力電流の差分による電圧が生じる。
ＧＭ素子１２３は、電流源１８１、及び２つのＮＭＯＳ（N-type Metal Oxide Semiconductor）トランジスタ１８２、１８３を含む。
電流源１８１は、一端（図４中の上側の端子）がＮＭＯＳトランジスタ１８２、１８３のソースに接続されており、他端（図４中の下側の端子）は接地されている。
ＮＭＯＳトランジスタ１８２は、ソースがＮＭＯＳトランジスタ１８３のソースに接続されるとともに電流源１８１に接続され、ドレインがインバータ１７１の非反転出力端子とインバータ１７２の非反転入力端子との間に接続されている。
ＮＭＯＳトランジスタ１８３は、ソースがＮＭＯＳトランジスタ１８２のソースに接続されるとともに電流源１８１に接続され、ドレインがインバータ１７１の反転出力端子とインバータ１７２の反転入力端子との間に接続されている。
以上のような実施の形態１のクロック分配器１００では、線路部１３４には、インバータ１１２Ａと１２２Ｂの出力電流の差分による電圧が生じ、線路部１３５には、インバータ１１２Ｂと１２２Ａの出力電流の差分による電圧が生じる。
このため、ＧＭ素子１１３の電流源１６１と、ＧＭ素子１２３の電流源１８１とが同一の出力電流の差分による電圧によって駆動される。線路部１３４と線路部１３５に生じる出力電流の差分による電圧は、ＶＣＯ１１１の発振ノード１１１Ａの出力信号と、ＶＣＯ１２１の発振ノード１２１Ａの出力信号との差分信号の電圧である。
従って、ＧＭ素子１１３と１２３は、線路部１３４と線路部１３５に生じる出力電流の差分による電圧をそれぞれ電流Ｉ２、Ｉ４に変換してＶＣＯ１１１、１２１に帰還する。ＧＭ素子１１３と１２３は、ともに線路部１３４と線路部１３５に生じる出力電流の差分による電圧を電流に変換するため、電流Ｉ２とＩ４の電流値は等しい。
このため、ＶＣＯ１１１と１２１に等しい電流を帰還することができる。
同期回路のＬＰＦから位相調整信号入力端子１０１に位相調整信号ｆｃｎｔを入力してＶＣＯ１２１をロック状態にすれば、ＶＣＯ１１１と１２１に等しい電流を帰還され、ＶＣＯ１１１と１２１で相互同期注入を行うことができる。従って、ＶＣＯ１１１と１２１がそれぞれ発振するクロックＯＣＫ１１とＯＣＫ１２の周波数は等しくなる。
実施の形態１によれば、従来のようにＶＣＯの発振ノード同士を直接接続するのではなく、ＧＭ素子１１２、１２２、及び配線１３０を介して、ＶＣＯ１１１の発振ノード１１１Ａの出力信号と、ＶＣＯ１２１の発振ノード１２１Ａの出力信号との差分信号が得られるようにＶＣＯ１１１と１２１を結合する。
すなわち、ＧＭ素子１１２と１２２のコンダクタンスを逆位相にして配線１３０で接続することにより、ＧＭ素子１１２の出力電流Ｉ１と、ＧＭ素子１２２の出力電流Ｉ３との減算を実現している。
そして、減算によって得られた電流（ＶＣＯ１１１の発振ノード１１１Ａの出力信号と、ＶＣＯ１２１の発振ノード１２１Ａの出力信号との差分信号を表す電流）をＶＣＯ１１１と１２１に帰還している。
従って、ＶＣＯ１１１及び１２１の発振ノード１１１Ａ及び１２１Ａの負荷が従来のように増大することが抑制され、従来よりも高周波数での相互同期注入による同一周波数での発振を実現することができる。
また、従来のクロック信号の生成分配装置、及び、従来の発振器では、リング発振回路同士が直接接続されているため、負荷が増大し発振できる範囲が狭いという課題がある。
これに対して、実施の形態１のクロック分配器１００は、ＶＣＯ１１１、１２１の発振ノード１１１Ａ及び１２１Ａの負荷が従来のように増大することが抑制されるため、従来のクロック信号の生成分配装置、及び、従来の発振器よりも高周波側の広い範囲で発振することができる。
また、ＶＣＯ１１１及び１２１は、上述のように相互同期注入による同一周波数で発振するため、クロックＯＣＫ１１とＯＣＫ１２のskewは低減される。このため、クロック分配器１００は、ＰＬＬに含まれるＶＣＯ１２１から、skewの低減されたクロックＯＣＫ１１を分配することができる。
なお、以上では、ＶＣＯ１１１と１２１がそれぞれ３段のインバータ１５１〜１５３、１７１〜１７３を含む形態について説明したが、ＶＣＯ１１１と１２１のインバータの段数は３段に限られるものではない。
また、以上では、ＧＭ素子１１２、１２２がそれぞれインバータ１１２Ａ及び１１２Ｂ、１２２Ａ及び１２２Ｂを含む形態について説明したが、ＧＭ素子１１２、１２２は、それぞれ、ＶＣＯ１１１及び１２１の発振ノード１１１Ａ及び１２１Ａから出力される電圧を電流に変換できる素子であれば、他の構成の回路であってもよい。
同様に、ＧＭ素子１１３及び１２３は、それぞれ、接続点１１４及び１２４に生じる差分の電圧を電流変換してＶＣＯ１１１及び１２１に帰還できる回路であれば、図４に示す構成以外の回路であってもよい。
また、以上では、ＶＣＯ１１１、１２１がリング発振器の一種である形態について説明したが、ＶＣＯ１１１、１２１は、ＬＣ発振器であってもよい。
＜実施の形態２＞
図５は、実施の形態２のクロック分配器２００を示す図である。
クロック分配器２００は、位相調整信号入力端子２０１、ＶＣＯ２１１、２２１、２３１、ＧＭ素子２１２、２１３、２２２、２２３、２３２、２３３、２４２、２４３、２５２、２５３、２６２、２６３、配線２３０Ａ、２３０Ｂ、２３０Ｃ、及び出力端子２４０Ａ、２４０Ｂ、２４０Ｃを含む。
図５では、３つのＶＣＯ２１１、２２１、２３１を含むクロック分配器２００を用い、図２に示す同期回路７０を省略する。このような図５に示すクロック分配器２００と、図２に示す送信回路５０との対応関係は次の通りである。
ＶＣＯ２１１、２２１は、図２に示すＶＣＯ６１〜６４のうちのいずれか二つに対応する。このため、ＶＣＯ２１１、２２１は送信部ＴＸ０〜ＴＸ３のうちのいずれか二つと同様の送信部に接続され、それぞれ、クロックＯＣＫ２１、ＯＣＫ２２を入力する。
また、ＶＣＯ２３１は、図２に示すＶＣＯ６５に対応し、同期回路７０とＰＬＬ回路を構築する。このため、ＶＣＯ２３１は同期回路７０と同様の同期回路にクロックＯＣＫ２３を入力する。
また、図５に示すＧＭ素子２１２、２１３、２２２、２２３、２３２、２３３、２４２、２４３、２５２、２５３、２６２、２６３、及び配線２３０Ａ、２３０Ｂ、２３０Ｃは、ＶＣＯ２１１、２２１、２３１の結合関係を示しており、図２に矢印Ａ〜Ｄで示すＶＣＯ６１〜６５の結合関係に相当する。
図５に示すように、ＶＣＯ２１１の発振ノード２１１Ａは、ＧＭ素子２１２を介して配線２３０Ａの一端（図５中の左端）に接続されており、ＧＭ素子２１３は、ＶＣＯ２１１とＧＭ素子２１２に帰還接続されている。ＧＭ素子２１２及び２１３の接続点２１４には、配線２３０Ａの一端が接続されている。
ＧＭ素子２１２は、コンダクタンスｇｍｆを有し、ＶＣＯ２１１の発振ノード２１１Ａから出力されるクロックを（電圧Ｖ１から）電流Ｉ１に変換して出力する。
ＧＭ素子２１３は、コンダクタンス（−ｇｍｂ）を有し、接続点２１４の電圧を電流Ｉ２に変換してＶＣＯ２１１に帰還する。
ＶＣＯ２２１の発振ノード２２１Ａは、ＧＭ素子２２２を介して配線２３０Ａの他端（図５中の右端）に接続されており、ＧＭ素子２２３は、ＶＣＯ２２１とＧＭ素子２２２に帰還接続されている。ＧＭ素子２２２及び２２３の接続点２２４には、配線２３０Ａの他端が接続されている。
ＧＭ素子２２２は、コンダクタンス（−ｇｍｆ）を有し、ＶＣＯ２２１の発振ノード２２１Ａから出力されるクロックを（電圧Ｖ３から）電流Ｉ３に変換して出力する。
ＧＭ素子２２３は、コンダクタンスｇｍｂを有し、接続点２２４の電圧を電流Ｉ４に変換してＶＣＯ２２１に帰還する。
配線２３０Ａは、一端（図５中の左端）がＧＭ素子２１２及び２１３の接続点２１４に接続され、他端（図５中の右端）がＧＭ素子２２２及び２２３の接続点２２４に接続される。配線２３０Ａは、半導体集積回路の配線で構築される。
配線２３０Ａには、実施の形態１のクロック分配器１００の配線１３０と同様に、寄生容量が存在する。
以上のように、配線２３０Ａに対して、ＧＭ素子２１２、２１３、２２２、２２３は対称に接続されている。
ここで、ＧＭ素子２１２と２２２はコンダクタンスが逆位相であるため、配線２３０Ａには、ＧＭ素子２１２と２２２の出力電流の差分（Ｉ１−Ｉ３）に応じた電圧が生じる。実施の形態２のクロック分配器２００では、ＧＭ素子２１２と２２２のコンダクタンスを逆位相にして配線２３０Ａで接続することにより、ＧＭ素子２１２の出力電流Ｉ１と、ＧＭ素子２２２の出力電流Ｉ３との減算を実現している。
従って、ＧＭ素子２１３と２２３は、差分に応じた電圧をそれぞれ電流Ｉ２、Ｉ４に変換してＶＣＯ２１１、２２１に帰還する。ＧＭ素子２１３と２２３は、ともに差分に応じた電圧を電流に変換するため、電流Ｉ２とＩ４の電流値は等しい。
このため、ＶＣＯ２１１と２２１に等しい電流を帰還することができる。これは、上述した回路の対称性によって実現されるものである。
また、ＶＣＯ２２１の発振ノード２２１Ａは、ＧＭ素子２３２を介して配線２３０Ｂの一端（図５中の左端）に接続されており、ＧＭ素子２３３は、ＶＣＯ２２１とＧＭ素子２３２に帰還接続されている。ＧＭ素子２３２及び２３３の接続点２３４には、配線２３０Ｂの一端が接続されている。
ＧＭ素子２３２は、コンダクタンスｇｍｆを有し、ＶＣＯ２２１の発振ノード２２１Ａから出力されるクロックを（電圧Ｖ３から）電流Ｉ５に変換して出力する。
ＧＭ素子２３３は、コンダクタンス（−ｇｍｂ）を有し、接続点２３４の電圧を電流Ｉ６に変換してＶＣＯ２２１に帰還する。
ＶＣＯ２３１の発振ノード２３１Ａは、ＧＭ素子２４２を介して配線２３０Ｂの他端（図５中の右端）に接続されており、ＧＭ素子２４３は、ＶＣＯ２３１とＧＭ素子２４２に帰還接続されている。ＧＭ素子２４２及び２４３の接続点２４４には、配線２３０Ｂの他端が接続されている。
ＧＭ素子２４２は、コンダクタンス（−ｇｍｆ）を有し、ＶＣＯ２３１の発振ノード２３１Ａから出力されるクロックを（電圧Ｖ５から）電流Ｉ７に変換して出力する。
ＧＭ素子２４３は、コンダクタンスｇｍｂを有し、接続点２４４の電圧を電流Ｉ８に変換してＶＣＯ２３１に帰還する。
配線２３０Ｂは、一端（図５中の左端）がＧＭ素子２３２及び２３３の接続点２３４に接続され、他端（図５中の右端）がＧＭ素子２４２及び２４３の接続点２４４に接続される。配線２３０Ｂは、半導体集積回路の配線で構築される。
配線２３０Ｂには、実施の形態１のクロック分配器１００の配線１３０と同様に、寄生容量が存在する。
以上のように、配線２３０Ｂに対して、ＧＭ素子２３２、２３３、２４２、２４３は対称に接続されている。
ここで、ＧＭ素子２３２と２４２はコンダクタンスが逆位相であるため、配線２３０Ｂには、ＧＭ素子２３２と２４２の出力電流の差分（Ｉ５−Ｉ７）に応じた電圧が生じる。実施の形態２のクロック分配器２００では、ＧＭ素子２３２と２４２のコンダクタンスを逆位相にして配線２３０Ｂで接続することにより、ＧＭ素子２３２の出力電流Ｉ５と、ＧＭ素子２４２の出力電流Ｉ７との減算を実現している。
従って、ＧＭ素子２３３と２４３は、差分に応じた電圧をそれぞれ電流Ｉ６、Ｉ８に変換してＶＣＯ２２１、２３１に帰還する。ＧＭ素子２３３と２４３は、ともに差分に応じた電圧を電流に変換するため、電流Ｉ６とＩ８の電流値は等しい。
このため、ＶＣＯ２２１と２３１に等しい電流を帰還することができる。これは、上述した回路の対称性によって実現されるものである。
また、ＶＣＯ２３１の発振ノード２３１Ａは、ＧＭ素子２５２を介して配線２３０Ｃの一端（図５中の右端）に接続されており、ＧＭ素子２５３は、ＶＣＯ２３１とＧＭ素子２５２に帰還接続されている。ＧＭ素子２５２及び２５３の接続点２５４には、配線２３０Ｃの一端が接続されている。
ＧＭ素子２５２は、コンダクタンスｇｍｆを有し、ＶＣＯ２３１の発振ノード２３１Ａから出力されるクロックを（電圧Ｖ５から）電流Ｉ９に変換して出力する。
ＧＭ素子２５３は、コンダクタンス（−ｇｍｂ）を有し、接続点２５４の電圧を電流Ｉ１０に変換してＶＣＯ２３１に帰還する。
ＶＣＯ２１１の発振ノード２１１Ａは、ＧＭ素子２６２を介して配線２３０Ｃの他端（図５中の左端）に接続されており、ＧＭ素子２６３は、ＶＣＯ２１１とＧＭ素子２６２に帰還接続されている。ＧＭ素子２６２及び２６３の接続点２６４には、配線２３０Ｃの他端が接続されている。
ＧＭ素子２６２は、コンダクタンス（−ｇｍｆ）を有し、ＶＣＯ２１１の発振ノード２１１Ａから出力されるクロックを（電圧Ｖ１から）電流Ｉ１１に変換して出力する。
ＧＭ素子２６３は、コンダクタンスｇｍｂを有し、接続点２６４の電圧を電流Ｉ１２に変換してＶＣＯ２１１に帰還する。
配線２３０Ｃは、一端（図５中の右端）がＧＭ素子２５２及び２５３の接続点２５４に接続され、他端（図５中の左端）がＧＭ素子２６２及び２６３の接続点２６４に接続される。配線２３０Ｃは、半導体集積回路の配線で構築される。
配線２３０Ｃには、実施の形態１のクロック分配器１００の配線１３０と同様に、寄生容量が存在する。
以上のように、配線２３０Ｃに対して、ＧＭ素子２５２、２５３、２６２、２６３は対称に接続されている。
ここで、ＧＭ素子２５２と２６２はコンダクタンスが逆位相であるため、配線２３０Ｃには、ＧＭ素子２５２と２６２の出力電流の差分（Ｉ９−Ｉ１１）に応じた電圧が生じる。実施の形態２のクロック分配器２００では、ＧＭ素子２５２と２６２のコンダクタンスを逆位相にして配線２３０Ｃで接続することにより、ＧＭ素子２５２の出力電流Ｉ９と、ＧＭ素子２６２の出力電流Ｉ１１との減算を実現している。
従って、ＧＭ素子２５３と２６３は、差分に応じた電圧をそれぞれ電流Ｉ１０、Ｉ１２に変換してＶＣＯ２３１、２１１に帰還する。ＧＭ素子２５３と２６３は、ともに差分に応じた電圧を電流に変換するため、電流Ｉ１０とＩ１２の電流値は等しい。
このため、ＶＣＯ２３１と２１１に等しい電流を帰還することができる。これは、上述した回路の対称性によって実現されるものである。
以上、図５に示す実施の形態２のクロック分配器２００では、回路の対称性により、ＶＣＯ２１１、２２１、２３１に帰還される電流（Ｉ２＋Ｉ１２、Ｉ４＋Ｉ６、Ｉ８＋Ｉ１０）は等しくなる。
従って、クロック分配器２００では、同期回路のＬＰＦから位相調整信号入力端子２０１に位相調整信号ｆｃｎｔを入力してＶＣＯ２３１をロック状態にすれば、ＶＣＯ２１１、２２１、２３１に等しい電流が帰還され、ＶＣＯ２１１、２２１、２３１で相互同期注入を行うことができる。従って、ＶＣＯ２１１、２２１、２３１が、それぞれ発振するクロックＯＣＫ２１、ＯＣＫ１２、ＯＣＫ１３の周波数は等しくなる。
なお、図５では、３つのＶＣＯ２１１、２２１、２３１がループ状に接続されている。
３つのＶＣＯ２１１、２２１、２３１は、複数の発振器の一例であり、このうち、ＶＣＯ２３１は、同期回路とともにＰＬＬを構築する。
ＶＣＯ２１１と、ＧＭ素子２１２、２１３、２６２、２６３とは、一つの単位回路部を構築する。ＧＭ素子２１２、２１３、２６２、２６３は、それぞれ、第１乃至第４電圧電流変換素子の一例である。ＧＭ素子２１２及び２１３の接続点２１４は、第１接続部の一例であり、ＧＭ素子２６２及び２６３の接続点２６４は、第２接続部の一例である。
同様に、ＶＣＯ２２１と、ＧＭ素子２２２、２２３、２３２、２３３とは、一つの単位回路部を構築する。ＧＭ素子２３２、２３３、２２２、２２３は、それぞれ、第１乃至第４電圧電流変換素子の一例である。ＧＭ素子２３２及び２３３の接続点２３４は、第１接続部の一例であり、ＧＭ素子２２２及び２２３の接続点２２４は、第２接続部の一例である。
同様に、ＶＣＯ２３１と、ＧＭ素子２４２、２４３、２５２、２５３とは、一つの単位回路部を構築する。ＧＭ素子２５２、２５３、２４２、２４３は、それぞれ、第１乃至第４電圧電流変換素子の一例である。ＧＭ素子２５２及び２５３の接続点２５４は、第１接続部の一例であり、ＧＭ素子２４２及び２４３の接続点２４４は、第２接続部の一例である。
また、第１接続部としての接続部２１４、２３４、２５４と、第２接続部としての接続部２２４、２４４、２６４との間をそれぞれ接続する配線部２３０Ａ、２３０Ｂ、２３０Ｃは、配線部の一例である。
このように、図５に示すクロック分配器２００は、３つの単位回路部を含み、３つの単位回路部は、配線部２３０Ａ、２３０Ｂ、２３０Ｃによってループ状に接続されている。
次に、図６を用いて、実施の形態２のクロック分配器２００の回路の詳細について説明する。
図６は、実施の形態２のクロック分配器２００の回路構成を示す図である。説明の便宜上、図６には、実施の形態２のクロック分配器２００のうち、ＶＣＯ２１１と、ＶＣＯ２１１に接続される構成要素だけを示すが、クロック分配回路２００の回路構成の対称性（図５参照）より、ＶＣＯ２２１、２３１及びその周囲の回路構成は、図６に示す回路構成と同様である。また、図６では、ＶＣＯ２１１が差動クロックを出力するものとして説明を行う。
ＶＣＯ２１１は、３段のインバータ１５１、１５２、１５３と、電流源１５４とを含む。インバータ１５１〜１５３は、それぞれ、カレントスターブド(current starved)型のインバータであり、リング発振器を構築している。ＶＣＯ２１１は、リング発振器の一種である。
すなわち、インバータ１５１〜１５３は、直列に接続されるとともに、インバータ１５３の非反転出力端子は、インバータ１５１の反転入力端子（図６中の下側の入力端子）に接続されている。また、インバータ１５３の反転出力端子は、インバータ１５１の非反転入力端子（図６中の上側の入力端子）に接続されている。
なお、インバータ１５１〜１５３は、一例として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）によって実現されるインバータである。
ＶＣＯ２１１の発振周波数は、位相調整信号入力端子２０１に入力される位相調整信号ｆｃｎｔで電流源１５４の出力電流値を調整することによって制御される。
なお、ＶＣＯ２１１が出力するクロックＯＣＫ２１は、リング発振器を構築するインバータ１５１〜１５３のいずれの出力端から取り出してもよいが、図６では、一例として、インバータ１５２の出力をＶＣＯ２１１の出力として取り出している。出力端子２４０Ａからは、差動形式のクロックＯＣＫ２１が出力される。
また、ＧＭ素子２１３から帰還される電流Ｉ２の入力先は、リング発振器を構築するインバータ１５１〜１５３のいずれの入力端子であってもよいが、図６では、インバータ１５２の入力端子に入力する。
ＧＭ素子２１２は、ＶＣＯ２１１の出力を電流変換する素子であればよく、図６では、インバータ２１２Ａ、２１２Ｂを用いる。インバータ２１２Ａ、２１２Ｂのコンダクタンスは、ともにｇｍｆである。
インバータ２１２Ａの出力端子は、ＧＭ素子２１３に接続されるとともに、配線２３０Ａのうちの配線部２３０Ａ１を介して、ＧＭ素子２２２に接続されている。インバータ２１２ＡにはＶＣＯ２１１のインバータ１５３の非反転出力端子が接続されている。
インバータ２１２Ｂの出力端子は、ＧＭ素子２１３に接続されるとともに、配線２３０Ａのうちの配線部２３０Ａ２を介して、ＧＭ素子２２２に接続されている。インバータ２１２ＢにはＶＣＯ２１１のインバータ１５３の反転出力端子が接続されている。
ＧＭ素子２１３は、電流源１６１Ａ、及び２つのＮＭＯＳ（N-type Metal Oxide Semiconductor）トランジスタ１６２Ａ、１６３Ａを含む。
電流源１６１Ａは、一端（図６中の上側の端子）がＮＭＯＳトランジスタ１６２Ａ、１６３Ａのソースに接続されており、他端（図６中の下側の端子）は接地されている。
ＮＭＯＳトランジスタ１６２Ａは、ソースがＮＭＯＳトランジスタ１６３Ａのソースに接続されるとともに電流源１６１Ａに接続され、ドレインがインバータ１５１の非反転出力端子とインバータ１５２の非反転入力端子との間に接続されている。
ＮＭＯＳトランジスタ１６３Ａは、ソースがＮＭＯＳトランジスタ１６２Ａのソースに接続されるとともに電流源１６１Ａに接続され、ドレインがインバータ１５１の反転出力端子とインバータ１５２の反転入力端子との間に接続されている。
ＧＭ素子２６２は、ＶＣＯ２１１の出力を電流変換する素子であればよく、図６では、インバータ２６２Ａ、２６２Ｂを用いる。インバータ２６２Ａ、２６２Ｂのコンダクタンスは、ともに（−ｇｍｆ）である。
インバータ２６２Ａの出力端子は、ＧＭ素子２６３に接続されるとともに、配線２３０Ｃのうちの配線部２３０Ｃ１を介して、ＧＭ素子２５２に接続されている。インバータ２６２ＡにはＶＣＯ２１１のインバータ１５３の非反転出力端子が接続されている。
インバータ２６２Ｂの出力端子は、ＧＭ素子２６３に接続されるとともに、配線２３０Ｃのうちの配線部２３０Ｃ２を介して、ＧＭ素子２５２に接続されている。インバータ２６２ＢにはＶＣＯ２１１のインバータ１５３の反転出力端子が接続されている。
ＧＭ素子２６３は、電流源１６１Ｂ、及び２つのＮＭＯＳ（N-type Metal Oxide Semiconductor）トランジスタ１６２Ｂ、１６３Ｂを含む。
電流源１６１Ｂは、一端（図６中の上側の端子）がＮＭＯＳトランジスタ１６２Ｂ、１６３Ｂのソースに接続されており、他端（図６中の下側の端子）は接地されている。
ＮＭＯＳトランジスタ１６２Ｂは、ソースがＮＭＯＳトランジスタ１６３Ｂのソースに接続されるとともに電流源１６１Ｂに接続され、ドレインがインバータ１５１の非反転出力端子とインバータ１５２の非反転入力端子との間に接続されている。
ＮＭＯＳトランジスタ１６３Ｂは、ソースがＮＭＯＳトランジスタ１６２Ｂのソースに接続されるとともに電流源１６１Ｂに接続され、ドレインがインバータ１５１の反転出力端子とインバータ１５２の反転入力端子との間に接続されている。
以上、図６には、実施の形態２のクロック分配器２００のうち、ＶＣＯ２１１と、ＶＣＯ２１１に接続される回路構とを示したが、ＶＣＯ２２１及び２３１と、ＶＣＯ２２１及び２３１に接続される回路は、同様の構成を有する。
そして、実施の形態２のクロック分配器２００では、実施の形態１のクロック分配器１００と同様に、配線２３０Ａに、ＶＣＯ２１１の発振ノード２１１Ａの出力信号と、ＶＣＯ２２１の発振ノード２２１Ａの出力信号との差分信号の電圧が生じる。
また、配線２３０Ｂには、ＶＣＯ２２１の発振ノード２２１Ａの出力信号と、ＶＣＯ２３１の発振ノード２３１Ａの出力信号との差分信号の電圧が生じる。また、配線２３０Ｃには、ＶＣＯ２３１の発振ノード２３１Ａの出力信号と、ＶＣＯ２１１の発振ノード２１１Ａの出力信号との差分信号の電圧が生じる。
従って、同期回路のＬＰＦから位相調整信号入力端子２０１に位相調整信号ｆｃｎｔを入力してＶＣＯ２３２をロック状態にすれば、ＶＣＯ２１１、２２１、及び２３１に等しい電流が帰還され、ＶＣＯ２１１、２２１、及び２３１で相互同期注入を行うことができる。従って、ＶＣＯ２１１、２２１、及び２３１が、それぞれ発振するクロックＯＣＫ２１、ＯＣＫ２２、及びＯＣＫ２３の周波数は等しくなる。
実施の形態２によれば、従来のようにＶＣＯの発振ノード同士を直接接続するのではなく、ＧＭ素子２１２、２２２、及び配線２３０Ａを介して、ＶＣＯ２１１の発振ノード２１１Ａの出力信号と、ＶＣＯ２２１の発振ノード２２１Ａの出力信号との差分信号が得られるようにＶＣＯ２１１と２２１を結合する。
すなわち、ＧＭ素子２１２と２２２のコンダクタンスを逆位相にして配線２３０Ａで接続することにより、ＧＭ素子２１２の出力電流Ｉ１と、ＧＭ素子２２２の出力電流Ｉ３との減算を実現している。
そして、減算によって得られた電流（ＶＣＯ２１１の発振ノード２１１Ａの出力信号と、ＶＣＯ２２１の発振ノード２２１Ａの出力信号との差分信号を表す電流）をＶＣＯ２１１と２２１に帰還している。
同様に、ＧＭ素子２３２、２４２、及び配線２３０Ｂを介して、ＶＣＯ２２１の発振ノード２２１Ａの出力信号と、ＶＣＯ２３１の発振ノード２３１Ａの出力信号との差分信号が得られるようにＶＣＯ２２１と２３１を結合する。
そして、減算によって得られた電流（ＶＣＯ２２１の発振ノード２２１Ａの出力信号と、ＶＣＯ２３１の発振ノード２３１Ａの出力信号との差分信号を表す電流）をＶＣＯ２２１と２３１に帰還している。
また、ＧＭ素子２５２、２６２、及び配線２３０Ｃを介して、ＶＣＯ２３１の発振ノード２３１Ａの出力信号と、ＶＣＯ２１１の発振ノード２１１Ａの出力信号との差分信号が得られるようにＶＣＯ２３１と２１１を結合する。
そして、減算によって得られた電流（ＶＣＯ２３１の発振ノード２３１Ａの出力信号と、ＶＣＯ２１１の発振ノード２１１Ａの出力信号との差分信号を表す電流）をＶＣＯ２３１と２１１に帰還している。
これにより、実施の形態１のクロック分配回路１００と同様に、ＶＣＯ２１１、２２１、及び２３１の発振ノード２１１Ａ、２２１Ａ、及び２３１Ａの負荷が従来のように増大することが抑制され、従来よりも高周波数での相互同期注入による発振を実現することができる。
また、ＶＣＯ２１１、２２１、２３１は、上述のように相互同期注入による同一周波数で発振するため、クロックＯＣＫ２１、ＯＣＫ２２、ＯＣＫ２３のskewは低減される。このため、クロック分配器２００は、ＰＬＬに含まれるＶＣＯ２３１から、skewの低減されたクロックＯＣＫ２１、ＯＣＫ２２を分配することができる。
ここで、図７を用いて、実施の形態２のクロック分配器２００によるクロックＯＣＫ２１、ＯＣＫ２２、ＯＣＫ２３の波形について説明する。
図７は、実施の形態２のクロック分配器２００によるクロックＯＣＫ２１、ＯＣＫ２２、ＯＣＫ２３の波形を示す図である。
図７（Ａ）、（Ｂ）には、ＶＣＯ２１１、ＶＣＯ２２１、ＶＣＯ２３１の電流源１５４の電流値を調節することによって、ＧＨｚオーダの２種類の周波数においてクロック分配器２００を発振させた場合のクロックＯＣＫ２１、ＯＣＫ２２、ＯＣＫ２３を示す。図７（Ａ）、（Ｂ）において、横軸は時間軸であり、縦軸は、クロックの電圧値を示す。
図７（Ａ）、（Ｂ）に示すように、時間軸の左端では、３つのクロックＯＣＫ２１、ＯＣＫ２２、ＯＣＫ２３には周波数のずれがあるが、時間軸の右端に行くに従って、３つのクロックＯＣＫ２１、ＯＣＫ２２、ＯＣＫ２３は周波数が揃っていくことが分かる。
また、時間軸の右端に行くにつれて、skewが小さくなっていくことも分かる。
なお、図７（Ａ）、（Ｂ）において、時間軸の左端側でずれているクロックは、クロックＯＣＫ２１、ＯＣＫ２２、ＯＣＫ２３のうちのクロックＯＣＫ２３である。
このように、実施の形態２によれば、従来よりも高周波数での相互同期注入による発振を実現することができ、ＧＨｚオーダでの発振が可能であることが分かった。
また、ＶＣＯ２１１、２２１、２３１は、相互同期注入による同一周波数で発振するため、クロックＯＣＫ２１、ＯＣＫ２２、ＯＣＫ２３のskewは低減されることも分かった。
なお、以上では、３つの単位回路部を含むクロック分配器２００について説明したが、単位回路部の個数は、３つに限られず、２つ以上であれば幾つであってもよい。
＜実施の形態３＞
図８は、実施の形態３のクロック分配器３００を示す図である。
クロック分配器３００は、位相調整信号入力端子２０１、ＶＣＯ２１１、２２１、２３１、ＧＭ素子２１２、２１３、２２２、２２３、２３２、２３３、２４２、２４３、２５２、２６２、３５３、３６３、配線２３０Ａ、２３０Ｂ、出力端子２４０Ａ、２４０Ｂ、２４０Ｃ、及び負荷回路３３０Ａ、３３０Ｂを含む。
実施の形態３のクロック分配器３００は、実施の形態２の配線２３０Ｃの代わりに負荷回路３３０Ａ、３３０Ｂを含むとともに、実施の形態２のＧＭ素子２５３、２６３の代わりにＧＭ素子３５３、３６３を含む。
その他の構成は、実施の形態２のクロック分配器２００と同様であるため、同様の構成要素には同一番号を付し、その説明を省略する。
負荷回路３３０Ａは、ＧＭ素子２５２と３５３の接続部２５４に接続されており、例えば、配線２３０Ａ、２３０Ｂの寄生容量と等価の容量性素子を用いることができる。負荷回路３３０Ａは、接続部２５４を終端している。
負荷回路３３０Ｂは、ＧＭ素子２６２と３６３の接続部２６４に接続されており、負荷回路３３０Ａと同様に、配線２３０Ａ、２３０Ｂの寄生容量と等価の容量性素子を用いることができる。負荷回路３３０Ｂは、接続部２６４を終端している。
ＧＭ素子３５３、３６３は、電流源１６１Ａ、１６１Ｂ（図６参照）の電流値を零にしたものである。
すなわち、ＧＭ素子３５３、３６３に流れる電流は、実施の形態２のＧＭ素子２５３、２６３と同様である。
実施の形態３のクロック分配器３００は、３つの単位回路部を含み、図８に示す３つの単位回路部のうち、両端の単位回路部は負荷回路３３０Ａ、３３０Ｂによって終端されている。
このため、実施の形態３のクロック分配器３００では、３つの単位回路部は直列に接続されている。
図８に示すクロック分配器３００では、同期回路のＬＰＦから位相調整信号入力端子２０１に位相調整信号ｆｃｎｔを入力してＶＣＯ２３１をロック状態にすれば、ＶＣＯ２１１と２２１に等しい電流が帰還され、ＶＣＯ２１１、２２１、及び２３１で相互同期注入を行うことができる。従って、ＶＣＯ２１１、２２１、及び２３１が、それぞれ発振するクロックＯＣＫ２１、ＯＣＫ２２、及びＯＣＫ２３の周波数は等しくなる。
以上のように、実施の形態３のクロック分配器３００では、実施の形態２のクロック分配器２００と同様に、ＶＣＯ２１１、２２１、２３１は、相互同期注入による同一周波数で発振することができる。
なお、図８には、３つの単位回路部を直列に接続する形態を示したが、単位回路部の数を増やせば、４つ以上の単位回路部を直列に接続して、各単位回路部に含まれるＶＣＯで相互同期注入を行うことができ、同一周波数で発振することができる。例えば、単位回路部の数を５つにすれば、図２に示す送信回路５０に含まれるクロック分配器を実現することができる。
以上、本発明の例示的な実施の形態１乃至３のクロック分配器、及び、電子装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
発振器と、
前記発振器の出力を電流変換する第１電圧電流変換素子と、
前記第１電圧電流変換素子とは逆位相の電圧電流変換特性を有し、前記第１電圧電流変換素子及び前記発振器に帰還接続される第２電圧電流変換素子と、
前記発振器の出力を電流変換する第３電圧電流変換素子と、
前記第３電圧電流変換素子とは逆位相の電圧電流変換特性を有し、前記第３電圧電流変換素子及び前記発振器に帰還接続される第４電圧電流変換素子と
をそれぞれ一つずつ有する複数の単位回路部と、
前記複数の単位回路部うちの一の単位回路部の前記第１電圧電流変換素子及び前記第２電圧電流変換素子の第１接続部と、前記複数の単位回路部のうちの他の単位回路部の前記第３電圧電流変換素子及び前記第４電圧電流変換素子の第２接続部との間を接続する配線部と、
前記複数の単位回路部のうちの一つの単位回路部の発振器に接続される同期回路と
を含む、クロック分配器。
（付記２）
前記第１電圧電流変換素子及び前記第３電圧電流変換素子は、インバータである、付記１記載のクロック分配器。
（付記３）
前記発振器は、電流又は電圧制御によって発振周波数を制御する発振器である、付記１又は２記載のクロック分配器。
（付記４）
前記複数の単位回路部はループ状に接続される、付記１乃至３のいずれか一項記載のクロック分配器。
（付記５）
前記複数の単位回路部は直列に接続されており、一方の端部に位置する単位回路部の第２電圧電流変換素子のコンダクタンスと、他方の端部に位置する単位回路部の第４電圧電流変換素子のコンダクタンスは零である、付記１乃至３のいずれか一項記載のクロック分配器。
（付記６）
前記一方の端部に位置する単位回路部の第１接続部と、前記他方の端部に位置する単位回路部の第２接続部とには、容量性の負荷が接続される、付記５記載のクロック分配器。
（付記７）
第１発振器と、
前記第１発振器の出力を電流変換する第１電圧電流変換素子と、
前記第１電圧電流変換素子とは逆位相の電圧電流変換特性を有し、前記第１電圧電流変換素子及び前記第１発振器に帰還接続される第２電圧電流変換素子と、
第２発振器と、
前記第２発振器の出力を電流変換する第３電圧電流変換素子と、
前記第３電圧電流変換素子とは逆位相の電圧電流変換特性を有し、前記第３電圧電流変換素子及び前記第２発振器に帰還接続される第４電圧電流変換素子と
前記第１電圧電流変換素子及び前記第２電圧電流変換素子の第１接続部と、前記第３電圧電流変換素子及び前記第４電圧電流変換素子の第２接続部との間を接続する配線部と、
前記第１発振器又は前記第２発振器に接続される同期回路と
を含む、クロック分配器。
（付記８）
付記１乃至７のいずれか一項記載のクロック分配器と、
前記クロック分配器から出力されるクロックに応じて動作する回路と
を含む、電子装置。
１０Ａ ＩＣチップ
２１Ａ コアロジック
２２Ａ 送信回路
２３Ａ 受信回路
１０Ｂ ＩＣチップ
２１Ｂ コアロジック
２２Ｂ 送信回路
２３Ｂ 受信回路
２０Ａ、２０Ｂ 伝送路
５０ 送信回路
６１〜６５ ＶＣＯ
ＴＸ０、ＴＸ１、ＴＸ２、ＴＸ３ 送信部
７０ 同期回路
１００ クロック分配器
１０１ 位相調整信号入力端子
１１１、１２１ ＶＣＯ
１１２、１１３、１２２、１２ ＧＭ素子３
１３０ 配線
１４１、１４２ 出力端子
２００ クロック分配器
２０１ 位相調整信号入力端子
２１１、２２１、２３１ ＶＣＯ
２１２、２１３、２２２、２２３、２３２、２３３、２４２、２４３、２５２、２５３、２６２、２６３ ＧＭ素子
２３０Ａ、２３０Ｂ、２３０Ｃ 配線
２４０Ａ、２４０Ｂ、２４０Ｃ 出力端子
３００ クロック分配器
３５３、３６３ ＧＭ素子
３３０Ａ、３３０Ｂ 負荷回路

Claims (8)

  1. 発振器と、
    前記発振器の出力を電流変換する第１電圧電流変換素子と、
    前記第１電圧電流変換素子とは逆位相の電圧電流変換特性を有し、前記第１電圧電流変換素子及び前記発振器に帰還接続される第２電圧電流変換素子と、
    前記発振器の出力を電流変換する第３電圧電流変換素子と、
    前記第３電圧電流変換素子とは逆位相の電圧電流変換特性を有し、前記第３電圧電流変換素子及び前記発振器に帰還接続される第４電圧電流変換素子と
    をそれぞれ一つずつ有する複数の単位回路部と、
    前記複数の単位回路部うちの一の単位回路部の前記第１電圧電流変換素子及び前記第２電圧電流変換素子の第１接続部と、前記複数の単位回路部のうちの他の単位回路部の前記第３電圧電流変換素子及び前記第４電圧電流変換素子の第２接続部との間を接続する配線部と、
    前記複数の単位回路部のうちの一つの単位回路部の発振器に接続される同期回路と
    を含む、クロック分配器。
  2. 前記第１電圧電流変換素子及び前記第３電圧電流変換素子は、インバータである、請求項１記載のクロック分配器。
  3. 前記発振器は、電流又は電圧制御によって発振周波数を制御する発振器である、請求項１又は２記載のクロック分配器。
  4. 前記複数の単位回路部はループ状に接続される、請求項１乃至３のいずれか一項記載のクロック分配器。
  5. 前記複数の単位回路部は直列に接続されており、一方の端部に位置する単位回路部の第２電圧電流変換素子のコンダクタンスと、他方の端部に位置する単位回路部の第４電圧電流変換素子のコンダクタンスは零である、請求項１乃至３のいずれか一項記載のクロック分配器。
  6. 前記一方の端部に位置する単位回路部の第１接続部と、前記他方の端部に位置する単位回路部の第２接続部とには、容量性の負荷が接続される、請求項５記載のクロック分配器。
  7. 第１発振器と、
    前記第１発振器の出力を電流変換する第１電圧電流変換素子と、
    前記第１電圧電流変換素子とは逆位相の電圧電流変換特性を有し、前記第１電圧電流変換素子及び前記第１発振器に帰還接続される第２電圧電流変換素子と、
    第２発振器と、
    前記第２発振器の出力を電流変換する第３電圧電流変換素子と、
    前記第３電圧電流変換素子とは逆位相の電圧電流変換特性を有し、前記第３電圧電流変換素子及び前記第２発振器に帰還接続される第４電圧電流変換素子と
    前記第１電圧電流変換素子及び前記第２電圧電流変換素子の第１接続部と、前記第３電圧電流変換素子及び前記第４電圧電流変換素子の第２接続部との間を接続する第１配線部と、
    前記第１発振器又は前記第２発振器に接続される同期回路と
    を含む、クロック分配器。
  8. 請求項１乃至７のいずれか一項記載のクロック分配器と、
    前記クロック分配器から出力されるクロックに応じて動作する回路と
    を含む、電子装置。
JP2012014224A 2012-01-26 2012-01-26 クロック分配器、及び、電子装置 Active JP5811863B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012014224A JP5811863B2 (ja) 2012-01-26 2012-01-26 クロック分配器、及び、電子装置
US13/706,931 US8902007B2 (en) 2012-01-26 2012-12-06 Clock distributor and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012014224A JP5811863B2 (ja) 2012-01-26 2012-01-26 クロック分配器、及び、電子装置

Publications (2)

Publication Number Publication Date
JP2013157654A true JP2013157654A (ja) 2013-08-15
JP5811863B2 JP5811863B2 (ja) 2015-11-11

Family

ID=48869712

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012014224A Active JP5811863B2 (ja) 2012-01-26 2012-01-26 クロック分配器、及び、電子装置

Country Status (2)

Country Link
US (1) US8902007B2 (ja)
JP (1) JP5811863B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021507568A (ja) * 2017-12-21 2021-02-22 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ マスタ／スレーブ周波数ロックループ
JP2021520744A (ja) * 2019-04-11 2021-08-19 浙江大学Ｚｈｅｊｉａｎｇ Ｕｎｉｖｅｒｓｉｔｙ 低周波基準信号に基づくオンチップの同期自己修復システム

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10270389B2 (en) 2013-11-08 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10153728B2 (en) 2013-11-08 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9191014B2 (en) 2013-11-08 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of synchronizing oscillators
US9473152B2 (en) 2013-11-08 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Coupling structure for inductive device
US9673790B2 (en) 2013-11-08 2017-06-06 Taiwan Semiconductor Manufacturing Company Limited Circuits and methods of synchronizing differential ring-type oscillators

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221546A (ja) * 1994-01-28 1995-08-18 Nippon Telegr & Teleph Corp <Ntt> 注入同期発振器
JPH1174762A (ja) * 1997-08-28 1999-03-16 Hitachi Ltd 半導体集積回路装置
US20060055472A1 (en) * 2004-06-17 2006-03-16 Stmicroelectronics S.R.I. Phase shifting coupling technique for multi-phase LC tank based oscillators
JP2007082158A (ja) * 2005-09-16 2007-03-29 Fujitsu Ltd クロック信号の生成及び分配装置
JP2011019186A (ja) * 2009-07-10 2011-01-27 Fujitsu Ltd クロック信号分配装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0569658B1 (en) * 1992-05-15 1998-08-12 STMicroelectronics S.r.l. Signals generator having not-overlapping phases and high frequency
US5475344A (en) * 1994-02-22 1995-12-12 The Board Of Trustees Of The Leland Stanford Junior University Multiple interconnected ring oscillator circuit
US6617936B2 (en) * 2001-02-20 2003-09-09 Velio Communications, Inc. Phase controlled oscillator
JP3795364B2 (ja) * 2001-09-27 2006-07-12 シャープ株式会社 集積回路および受信装置
JP4040034B2 (ja) * 2004-05-28 2008-01-30 富士通株式会社 発振器および半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221546A (ja) * 1994-01-28 1995-08-18 Nippon Telegr & Teleph Corp <Ntt> 注入同期発振器
JPH1174762A (ja) * 1997-08-28 1999-03-16 Hitachi Ltd 半導体集積回路装置
US20060055472A1 (en) * 2004-06-17 2006-03-16 Stmicroelectronics S.R.I. Phase shifting coupling technique for multi-phase LC tank based oscillators
JP2007082158A (ja) * 2005-09-16 2007-03-29 Fujitsu Ltd クロック信号の生成及び分配装置
JP2011019186A (ja) * 2009-07-10 2011-01-27 Fujitsu Ltd クロック信号分配装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021507568A (ja) * 2017-12-21 2021-02-22 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ マスタ／スレーブ周波数ロックループ
JP7286646B2 (ja) 2017-12-21 2023-06-05 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド マスタ／スレーブ周波数ロックループ
JP2021520744A (ja) * 2019-04-11 2021-08-19 浙江大学Ｚｈｅｊｉａｎｇ Ｕｎｉｖｅｒｓｉｔｙ 低周波基準信号に基づくオンチップの同期自己修復システム
JP7240010B2 (ja) 2019-04-11 2023-03-15 浙江大学 低周波基準信号に基づくオンチップの同期自己修復システム
US11705908B2 (en) 2019-04-11 2023-07-18 Zhejiang University On-chip synchronous self-repairing system based on low-frequency reference signal

Also Published As

Publication number Publication date
US20130194047A1 (en) 2013-08-01
JP5811863B2 (ja) 2015-11-11
US8902007B2 (en) 2014-12-02

Similar Documents

Publication Publication Date Title
JP5811863B2 (ja) クロック分配器、及び、電子装置
US8258882B2 (en) Clock signal distributing device
CN102356548B (zh) 具有经调节对称负载的电流控制振荡器
US10153728B2 (en) Semiconductor device and method
US9899991B2 (en) Circuits and methods of synchronizing differential ring-type oscillators
JP5853870B2 (ja) クロック分配器及び電子装置
US10164570B2 (en) Coupling structure for inductive device
CN104641560B (zh) Rf逻辑分频器
US8692595B1 (en) Transceiver circuitry with multiple phase-locked loops
US10658975B2 (en) Semiconductor device and method
Kasilingam et al. Design of a high‐performance advanced phase locked loop with high stability external loop filter
US9559635B2 (en) Method and apparatus of synchronizing oscillators
CN113615080B (zh) 一种振荡器及设备
JP5053413B2 (ja) 同期回路
JP2015053628A (ja) 位相同期回路、位相同期モジュール、および位相同期方法
KR20040014161A (ko) 반도체 집적 회로
Hafez et al. A multi-phase multi-frequency clock generator using superharmonic injection locked multipath ring oscillators as frequency dividers
CN108418581B (zh) 一种用于生成时钟信号的电路
Ponnambalam et al. Injection locked differential ring VCO
JP2013016986A (ja) ラッチ回路、分周回路、フリップフロップ回路、ｐｌｌ回路、マルチプレクサ及び半導体集積回路
JP2004120352A (ja) クロック変換回路とこれを用いた電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141007

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150526

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150825

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150907

R150 Certificate of patent or registration of utility model

Ref document number: 5811863

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150