TWI385929B - 相位同步電路及使用其之半導體積體電路裝置 - Google Patents

相位同步電路及使用其之半導體積體電路裝置 Download PDF

Info

Publication number
TWI385929B
TWI385929B TW095122140A TW95122140A TWI385929B TW I385929 B TWI385929 B TW I385929B TW 095122140 A TW095122140 A TW 095122140A TW 95122140 A TW95122140 A TW 95122140A TW I385929 B TWI385929 B TW I385929B
Authority
TW
Taiwan
Prior art keywords
signal
frequency
voltage
output
output signal
Prior art date
Application number
TW095122140A
Other languages
English (en)
Other versions
TW200713832A (en
Inventor
Takashi Kawamoto
Masaru Kokubo
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW200713832A publication Critical patent/TW200713832A/zh
Application granted granted Critical
Publication of TWI385929B publication Critical patent/TWI385929B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

相位同步電路及使用其之半導體積體電路裝置
本發明係關於一種相位同步電路及使用其之半導體積體電路裝置，如係使用於記錄再生裝置及介面裝置之半導體積體電路裝置。
一般而言，半導體積體電路裝置中，基於產生邏輯電路之處理時脈，或是產生傳送信號時脈之目的，而搭載相位同步電路(PLL)。搭載於半導體積體電路裝置之相位同步電路(PLL)具備類比電路(特別是電壓控制振盪器(VCO))，並熟知以該PLL滿足希望之特性之方式，而自動調整之校正技術。如在專利文獻1至專利文獻3中揭示有PLL之校正技術。
[專利文獻1]日本特開2000－49597號公報[專利文獻2]日本特開平06－152401號公報[專利文獻3]日本特開2003－78410號公報
PLL中需要具備以半導體積體電路裝置滿足希望之特性之方式，於製品出貨時等可調整之校正功能。
此外，搭載於記錄再生裝置之相位同步電路(PLL)對HDD/CD/DVD/BD(Blu－ray Disk)等之記錄媒體之存取中，產生內藏於驅動器，而決定存取速度之時脈，於半導體積體電路裝置與主電腦之傳送中，產生決定傳送速度之時脈。再者，將光碟裝置及硬碟裝置等之記憶媒體連接於個人電腦等之電腦用之介面裝置中，亦使用產生時脈用之相位同步電路。
此種半導體積體電路裝置、記錄再生裝置或介面裝置中之相位同步電路需要具備以滿足希望之特性之方式，於此等製品出貨時等可調整之校正功能。
特別是類比數位混合信號處理LSI(以下，稱類比數位混合LSI)中，數位電路之最高動作頻率比類比電路低，相位同步電路需要對類比電路之最高動作頻率加以限制。
再者，一般而言，通用之類比數位混合LSI，為了以量產步驟製造，須可承受處理不均一及環境變動。特別是基於產生邏輯電路之處理時脈及產生傳送信號時脈之目的，而在類比數位混合LSI中搭載PLL。該PLL中包含之類比電路(特別是VCO)之特性因上述處理不均一而大幅變化。特別是微細處理等之處理不均一大之情況及假設用作汽車零件時等溫度變化大之使用環境時，有時同一個設計，往往VCO無法滿足希望之特性。因此，應用製品出貨時等以滿足希望之特性之方式而自動調整之校正技術。
先前之校正技術包含：揭示於專利文獻1及2之在環形VCO以外進行修整之閉路校正方式；及揭示於專利文獻3之在環形VCO內進行修整之開路校正方式。
首先，專利文獻1係在相位同步電路中增設將流入控制振盪器之電流予以最佳化之校正電路，藉由以該校正電路進行校正，而在閉鎖範圍(lock range)內設定控制振盪器之傳送頻率。
此外，專利文獻2之相位同步電路包含增益調節器，其係調節自電壓－電流轉換器供給至電流控制振盪器之電流，藉由調節VCO之增益，來補償製造時之不均一。
此外，專利文獻3之例具備自動調整環形VCO內之延遲電路之電容之自動修整PLL。自動修整PLL之構造包含：頻率相位頻率比較器；充電泵；低通濾波器；迴路濾波器；選擇器，其係藉由選擇信號(S)選擇參考電壓(VREF)及迴路濾波器；VCO，其係輸入控制電壓(Vc)及修整信號(T)，藉由修整信號調整頻率特性，而輸出按照控制電壓(Vc)之振盪頻率；及分頻器(DIV)，其係將VCO之輸出頻率予以分頻，輸出分頻信號作為回饋信號(Fb)，進一步自分頻結果輸出前述選擇信號與修整信號。VCO輸入電源時，選擇器選擇參考電壓，PLL迴路形成開放迴路。在該狀態下，分頻器計數VCO之輸出信號，自計數結果更新修整信號。於VCO可滿足希望之特性時，為S＝0，選擇器7選擇迴路濾波器，PLL迴路設定成關閉迴路，而施加頻率閉鎖。
但是，先前之校正技術於振盪頻率為高速時，於振盪頻率比分頻器之最高動作速度高速時，因分頻器無法正常地動作，導致PLL不閉鎖。
特別是因製程不均一及環境變動造成振盪頻率比最高動作速度高速，會發生PLL不閉鎖的情形。
此外，半導體積體電路裝置隨著製程之微細化而1/f雜音變大，特別是環形振盪器VCO中1/f雜音成為支配因素。因而，需要降低因1/f雜音造成雜音特性惡化之VCO。
此外，於設定PLL之頻率特性時，有時亦需要考慮對降低雜音及縮短鎖定時間之要求。
本發明之目的為提供即使受到製程不均一及環境變動之影響，仍始終輸出希望之頻率特性之PLL。
本發明之其他目的為提供始終輸出希望之頻率特性，並且可設定亦考慮降低雜音及鎖定時間之特性之PLL。
本發明之其他目的為提供即使受到製程不均一及環境變動之影響，仍始終輸出希望之頻率特性，並且低雜音之介面裝置。
本發明之其他目的為提供即使受到製程不均一及環境變動之影響，仍始終輸出希望之頻率特性，並且低雜音之記錄再生電路。
本專利中揭示之發明中，主要發明之概要簡單說明如下。
本發明之相位同步電路之特徵為包含：相位頻率比較器、充電泵、迴路濾波器、選擇器、電壓控制振盪器、分頻器及調整單元，而構成為藉由前述相位頻率比較器比較基準信號與自前述分頻器輸出之回饋信號而作為出相位差信號輸出，將該相位差信號通過前述充電泵、前述迴路濾波器及前述選擇器作為控制電壓而輸入至前述電壓控制振盪器，藉此將該電壓控制振盪器之輸出信號之頻率與相位控制為特定之值，前述電壓控制振盪器具備可將對前述控制電壓之前述輸出信號之頻率感度及前述輸出信號之上限頻率設定為任意值之功能，前述調整單元具有藉由調整用信號而調整前述電壓控制振盪器之輸出信號之頻率感度及上限頻率之功能。
本發明由於係自動調整VCO之頻率感度與上限頻率之相位同步電路，且VCO可將其上限頻率設定成比邏輯電路之最高動作頻率低之值，因此，可廉價地提供即使在微細處理中，因顯著之處理不均一及環境變動而發生特性變動時，仍可對低頻至高頻之寬廣頻率範圍之信號，滿足希望之特性之PLL。
以下，參照附圖詳細說明本發明適切之實施形態。
[實施例1]
首先，藉由圖1~圖14說明本發明之自動調整相位同步電路(PLL)之實施例1。
圖1係說明本實施例之PLL之全體構造用之區塊圖。
本實施例之PLL具備：相位頻率比較器1、分頻器6、選擇器7及電壓控制振盪器(VCO)8。相位頻率比較器1輸入基準信號(Fref)與回饋信號(Fb)，並輸出相位比較信號。2係輸入該相位比較信號，並輸出脈衝信號之充電泵，3係使該脈衝信號成為直流信號之迴路濾波器。
分頻器6包含：分頻單元(DIV)及校正單元(或調整單元，CAL)。分頻器6之分頻單元(DIV)包含將電壓控制振盪器(VCO)8之輸出信號(Fvco)與基準信號(Fref)作為輸入，將輸出信號(Fvco)予以分頻，而輸出回饋信號(Fb)之功能。校正單元(CAL)包含自基準信號(Fref)與回饋信號(Fb)輸出校正時之調整用信號亦即選擇信號(S)、修整信號(T)及限位信號(L)之功能。
分頻單元(DIV)與校正單元(CAL)可由電腦與在該電腦上動作，而執行指定之運算處理之程式而構成。運算處理時需要之資訊及運算結果保持於記憶體(省略圖示)中。
另外，本實施例係說明將分頻單元(DIV)與校正單元(CAL)作為1個分頻器6而一體構成者。不過如後述之實施例，當然亦可僅以分頻單元(DIV)構成分頻器6，而校正單元(CAL)為與分頻器6不同之構件而單獨構成。
選擇器7藉由選擇信號(S)選擇自迴路濾波器3輸出之直流信號、第一參照電壓(VREF1)及第二參照電壓(VREF2)，而輸出控制電壓(Vc)。
電壓控制振盪器(VCO)8具備具有限位功能之電壓電流轉換電路，而可構成上限頻率之自動修整。亦即，將控制電壓(Vc)與基準電壓(VLIM)、及自分頻器6供給之修整信號(T)與限位信號(L)作為輸入，按照控制電壓改變輸出信號(Fvco)之頻率，並且限制輸出信號之上限頻率。電壓控制振盪器(VCO)8可藉由修整信號改變對控制電壓輸出之輸出信號之頻率特性的感度，並藉由限位信號改變輸出信號(Fvco)之上限頻率。
圖2顯示本實施例之PLL中之分頻器6之第一構造例。分頻器6包含：對應於圖1之分頻單元(DIV)之計數器62，及對應於校正單元(CAL)之校正電路64。計數器62輸入VCO8之輸出信號、基準信號及選擇信號，而輸出回饋信號與計數結果(N)。校正電路64輸入計數結果，並自計數結果輸出選擇信號、修整信號及限位信號。
計數器62藉由基準信號產生計數區間，在產生之計數區間內計數VCO 8之輸出信號。該計數結果輸出至校正電路64。此外，選擇信號S為S＝0時，輸出回饋信號，不進行計數。另外，選擇信號S為S＝1,2時，不輸出回饋信號，而進行計數。
圖3顯示圖2之校正電路64之構造例。校正電路64包含狀態機器(state machine)641,642,643。狀態機器641自計數結果與選擇信號決定修整信號。狀態機器642自計數結果與選擇信號決定限位信號。狀態機器643自計數結果決定選擇信號。
本實施形態之PLL包含以下兩種動作狀態：藉由分頻器6之校正電路64調整電壓控制振盪器(VCO)8之頻率特性的校正期間；及進行VCO 8調整結束後之正常PLL之收束動作之PLL收束期間。
首先，說明校正期間。在校正期間反覆判定至VCO 8之輸出信號滿足指定之頻率，並更新修整信號及限位信號。詳細說明該動作如下。
開始校正時，選擇信號為S＝1，分頻器6不輸出回饋信號，選擇器7選擇第一參照電壓，開放PLL迴路。此外，重設修整信號及限位信號，分別為T＝0,L＝X。在該狀態下，分頻器6開始判定輸出信號之頻率。
分頻器6判斷輸出信號之頻率為指定之頻率以下時，更新修整信號，作為T＝1而再度判定輸出信號之頻率。分頻器6更新修整信號至輸出信號之頻率為指定之頻率以上。
更新修整信號，輸出信號設定為指定之頻率以上後，分頻器6更新選擇信號，作為S＝2。
此時，選擇器7選擇第二參照電壓。再者，分頻器6設定藉由上述動作而輸出信號之頻率形成指定頻率以上時之值，作為修整信號，限位信號重設成L＝0，回饋信號處於不輸出狀態。在該狀態下，分頻器6開始判定輸出信號之頻率。
分頻器6判斷輸出信號之頻率為指定之頻率以下時，更新限位信號，作為L＝1而再度判定輸出信號之頻率。分頻器6更新限位信號至輸出信號之頻率形成指定之頻率以上。
更新限位信號，輸出信號設定成指定之頻率以上後，分頻器6重設選擇信號，作為S＝0。
此時，選擇器7選擇迴路濾波器，分頻器6設定修整信號及限位信號成藉由上述動作而輸出信號之頻率形成指定之頻率以上時之值，輸出回饋信號，將PLL迴路設定成關閉迴路。在該狀態下，PLL轉移至收束期間。
其次，說明實現上述動作之VCO 8之具體構造例及其動作。
首先，圖4顯示VCO 8之第一構造例。VCO 8包含：電壓電流轉換電路81，其係輸入控制電壓、修整信號、限位信號及基準電壓，並輸出控制信號；及電流控制振盪器(ICO)52，其係藉由控制信號調整延遲量，並控制輸出信號之頻率。ICO 52由環狀連接可以控制信號調整延遲量之延遲電路521之環形振盪器而構成，並將差動信號轉換成單一信號之差動單一轉換器522連接於環形振盪器之輸出。
圖5顯示VCO 8之延遲電路521之構造例。延遲電路521包含：PMOS電晶體5211~5215及NMOS電晶體5216~5217。自閘極接收控制信號，作為電流源而工作之PMOS電晶體5211，將驅動電流之其汲極電流輸出至PMOS電晶體5211~5215。PMOS電晶體5212,5215分別與NMOS電晶體5216,5217成對而形成差動反相器。此外，PMOS電晶體5213,5214構成鎖存器，並連接於前述差動反相器之輸出節點。
圖6顯示VCO 8之電壓電流轉換電路81之第一構造例。電壓電流轉換電路81包含：電流比較器811，其係輸入控制電壓、修整信號T、限位信號L及基準電壓VLIM，並輸出判定電壓Vo；及電流減法器812，其係輸入判定電壓、控制電壓及修整信號，並輸出控制信號Vp。
其次，說明該電壓電流轉換電路81之動作。
電流比較器811之基本動作係比較控制電壓與基準電壓，於Vc>VLIM時，輸出Vo＝Vc－VLIM於Vc<VLIM時，輸出Vo＝0
修整信號調整上述比較動作時之控制電壓Vc之值。另外，限位信號調整上述比較動作時之基準電壓VLIM之值。
圖7顯示電壓電流轉換電路81中之電流比較器811之第一構造例。電流比較器811包含：PMOS電晶體8111~8114、NMOS電晶體8115~8117及修整NMOS電晶體8118~8119。
控制電壓Vc輸入修整NMOS電晶體8118之閘極。
圖8顯示修整NMOS電晶體8118(8119)之構造例。修整NMOS電晶體8118包含：NMOS電晶體5112~5114與選擇器5111。修整NMOS電晶體8118將輸入之控制電壓Vc轉換成電流Ic而輸出，可藉由修整信號T之大小改變其轉換之值。
圖9顯示圖8之修整NMOS使用之選擇器之電路構造例。選擇器5111包含：反相器51114、NMOS電晶體51111，51113及PMOS電晶體51112。選擇器5111形成開關，修整信號T高時，輸出Vc，修整信號T低時，選擇接地。
圖7所示之電流比較器811之第一構造例，係將控制電壓Vc輸入修整NMOS電晶體8118而產生電流Ic。此時Ic可藉由修整信號T而調整其大小。PMOS電晶體8111，8112形成電流反射鏡，而將Ic轉移成PMOS電晶體8112之汲極電流。基準電壓VLIM作為電流Ilim而輸入NMOS電晶體8115之汲極。NMOS電晶體8115與修整NMOS電晶體8119形成電流反射鏡，將NMOS電晶體8115之汲極電流予以反射鏡比倍，而成為修整NMOS電晶體8119之汲極電流。
此時，限位信號L藉由變更該反射鏡比，而變更修整NMOS電晶體8119之汲極電流。在PMOS電晶體8112之汲極與修整NMOS電晶體8119之汲極之連接點進行電流之減法。
PMOS電晶體8112之汲極電流比修整NMOS電晶體8119之汲極電流小時，PMOS電晶體8112之汲極電流全部流入修整NMOS電晶體8119之汲極，而不流入NMOS電晶體8116。因而，NMOS電晶體8116斷開，NMOS電晶體8117及PMOS電晶體8113，8114亦斷開。
另外，PMOS電晶體8112之汲極電流比修整NMOS電晶體8119之汲極電流大時，PMOS電晶體8112之汲極電流流入修整NMOS電晶體8119之汲極，兩者之差分電流(Ic－ILIM)流入NMOS電晶體8116。NMOS電晶體8116，8117以反射鏡比1：1形成電流反射鏡，NMOS電晶體8117之汲極電流流動上述差分電流。PMOS電晶體8113，8114同樣形成有反射鏡比1：1之電流反射鏡，NMOS電晶體8117之汲極電流成為PMOS電晶體8114之汲極電流，並輸出判定電壓Vo。
圖10顯示圖6之電壓電流轉換電路81之第一構造例使用之電流減法器812之構造例。電流減法器812包含：PMOS電晶體8121與修整NMOS電晶體8122。
修整NMOS電晶體8122進行與前述電流比較器811之修整NMOS電晶體8118同樣之動作。修整NMOS電晶體8122之汲極與PMOS電晶體8121連接。在連接點上亦連接前述判定電壓Vo，進行電流之減法。此時，修整NMOS電晶體8122之汲極電流為Ic，判定電壓之電流值為Ic－Ilim時，PMOS電晶體8121之汲極電流成為Ic－(Ic－Ilim)＝Ilim。另外，判定電壓之電流值為0時，PMOS電晶體8121之汲極電流成為Ic－(0)＝Ic。
藉由上述電流比較器811及電流減法器812，可實現具備限位功能且實現上述修整動作之VCO8。
其次，藉由圖11至圖13，說明上述分頻器6之校正電路64之自動修整動作，亦即，藉由自動調整相位同步電路中之修整信號，修整電壓控制產生器之頻率感度之方法。
首先，圖12A顯示電壓控制產生器之輸出信號(Fvco)與修整信號T及第一參照電壓(VREF1)之一種關係。下限值A考慮雜訊，上限值C考慮沉降時間等而設定。修整信號T以第一參照電壓形成上下之容許範圍(A－C)內之感度Tb之方式設定。
此時，對控制電壓輸出之輸出信號之頻率感度之設定作業，亦可在對控制電壓而電壓控制產生器輸出之輸出信號之頻率感度低之狀態，如自Ta依序向高側前進，而設定於上下之容許範圍(A－C)內之感度Tb，亦可在感度高之狀態，如自Tc依序進行而設定成Tb。
該例中，關於電壓控制振盪器，係藉由修整信號自感度低之側開始，設定對控制電壓輸出之輸出信號之頻率感度。其次，對設定之感度，藉由限位信號而設定輸出信號之上限頻率。
其次，以圖11之修整流程，說明圖1之自動調整相位同步電路之動作程序。開始校正時，選擇信號成為S＝1，分頻器6不輸出回饋信號。此外，重設修整信號T及限位信號L，各個作為T＝0,L＝X(S100)。
此時，圖12B顯示電壓控制產生器之輸出信號(Fvco)與修整信號T及第一參照電壓(VREF1)之一種關係。修整信號T＝0係對控制電壓輸出之輸出信號之頻率感度最低之狀態。
該狀態下，計數器(CNT)62在計數區間內開始輸出信號之計數(S101)。
入輸有計數結果N之校正電路(CAL)64進行判定(S102)。
校正電路(CAL)64之狀態機器641判斷為計數結果N係指定之值A以下時，更新修整信號T，亦即輸出T＝T＋1，再度進行計數。持續更新修整信號至計數結果N形成指定之值A以上，換言之，至修整信號T以第一參照電壓(VREF1)而形成指定之感度特性(S103)。
該修整信號T輸入電壓控制產生器8之電壓電流轉換電路81。亦即，在圖9所示之修整NMOS電晶體之選擇器之電路中，控制電壓Vc輸入NMOS電晶體5112之閘極，並經由選擇器5111而輸入NMOS電晶體5113,5114。修整信號T形成選擇器5111之選擇信號，圖8之實施例中，T＝0時，選擇器全部斷開，不選擇NMOS電晶體5113,5114。在上述S103，更新有修整信號T時進行於T＝1時，選擇NMOS電晶體5113，不選擇NMOS電晶體5114。T＝2時，選擇NMOS電晶體5114，而不選擇NMOS電晶體5113。T＝3時，NMOS電晶體5113,5114均選擇之動作。
依序更新修整信號，VCO8之輸出信號設定成指定頻率特性之感度後，分頻器6更新選擇信號，作為S＝2。亦即，更新修整信號T，計數結果N設定成對應於圖12之Count＝A之指定值A以上後，狀態機器643更新選擇信號，作為S＝2(S104)。
此時，狀態機器641將修整信號T固定為滿足上述Count＝A之條件時之值T，並將該值保持於記憶體中。
其次，說明藉由自動調整相位同步電路中之限位信號修整電壓控制產生器之上限頻率之方法。
計數器62在如上述地固定修整信號T之狀態下，開始計數區間內之輸出信號之計數(S105)。
輸入有計數結果之校正電路64進行判定(S106)。
圖13A顯示VCO 8之輸出信號(Fvco)與限位信號L及第二參照電壓(VREF2)之一種關係。
狀態機器642判斷為計數結果N係指定之值B以下時，更新限位信號，而輸出L＝L＋1(S107)，再度進行計數。持續更新修整信號至第二參照電壓(VREF2)中之計數結果N形成指定之值B以上。
更新修整信號，計數結果N如L＝2時，設定成指定值B以上後，狀態機器643更新選擇信號，作為S＝0(S108)。
此時，校正電路64將修整信號、限位信號(L＝2)，設定經上述動作輸出信號之計數值形成指定值以上時之值，並保持於記憶體中，計數器62結束計數動作。
而後，輸出回饋信號，將PLL迴路設定為關閉迴路。在該狀態下，PLL轉移至收束期間。
另外，L＝2時，分頻器需要設定為比不致錯誤動作之動作界線小之值，只須稍微提高指定之值B即可。
圖13B顯示依據本實施例進行修整之自動調整相位同步電路(PLL)中之一種頻率特性。
本實施例即使在微細處理中產生顯著之處理不均一及環境變動造成特性之變動，PLL藉由校正仍將上限頻率始終設定為L。藉此，PLL之振盪頻率不致於比分頻器之最高動作速度高速。因此，可避免因分頻器不正常動作而發生PLL不閉鎖之情形。
此外，PLL之頻率特性之感度與上限頻率可個別地設定。因而，如考慮到PLL之雜音及鎖定時間而設定頻率特性之感度後，藉由對該頻率特性之感度設定指定之上限頻率，可提供對低頻至高頻之寬廣頻率範圍之信號滿足希望之特性之PLL。
另外，VCO之頻率特性之感度與上限頻率之設定順序並不限定於圖11之例，亦可顛倒順序而在設定VCO之上限頻率後，決定頻率特性之感度。
如此，本實施形態係自動調整VCO之頻率特性之感度與上限頻率之相位同步電路，且藉由VCO將上限頻率設定成比邏輯電路之最高動作頻率低之值，即使因微細處理造成顯著之處理不均一及環境變動而發生特性之變動，仍可量產且廉價地提供對低頻至高頻之寬廣頻率範圍之信號滿足希望之特性之PLL。
另外，本實施例之分頻器及VCO之具體構造有各種變形，以下說明一種變形。
[變形例1]
圖14顯示分頻器6之第二構造例，作為實施例1之變形例。第二分頻器6包含：預換算裝置63，其係輸入VCO8之輸出信號，並輸出分頻結果；計數器62，其係輸入預換算裝置63之分頻結果、基準信號及選擇信號，並輸出回饋信號及計數結果(N)；及校正電路64，其係輸入計數結果，而自計數結果輸出選擇信號、修整信號及限位信號。
第二分頻器6之動作與第一分頻器6相同。第二分頻器之構造係用於在計數器62之最高動作速度比VCO 8之輸出信號頻率低時，藉由高速分頻器之預換算裝置63降低頻率後，輸入信號至計數器62。
[變形例2]
藉由圖15~圖17說明實施例1之電流比較器之其他變形例。首先，圖15顯示電流比較器811之第二構造例。電流比較器811之第二構造例包含：修整PMOS電晶體811a、PMOS電晶體811b~811d及修整NMOS電晶體811e。
此時，圖16顯示修整PMOS電晶體之構造例。修整PMOS電晶體包含：PMOS電晶體811a1，811a2及選擇器811a3。
輸入信號經由選擇器811a3而輸入PMOS電晶體811a1，811a2。限位信號L形成選擇器811a3之選擇信號，圖15之實施例中進行以下之動作，於L＝0時，選擇器全部斷開，不選擇PMOS電晶體811a1，811a2。L＝1時，選擇PMOS電晶體811a1，不選擇PMOS電晶體811a2。L＝2時，選擇PMOS電晶體811a2，不選擇PMOS電晶體811a1。L＝3時，PMOS電晶體811a1，811a2均選擇。
圖17顯示實現該動作用之選擇器811a3之構造例。選擇器811a3包含：反相器811a31、NMOS電晶體811a32及PMOS電晶體811a32，811a33。選擇器811a3形成開關，於限位信號L高時，輸出輸入信號，於限位信號L低時，選擇電源電壓。
修整NMOS電晶體811e進行與前述第一電流比較器811之修整NMOS電晶體8118相同之動作。
基準電壓VLIM在PMOS電晶體811b之汲極上輸入電流Ilim。PMOS電晶體811b與修整PMOS電晶體811a形成電流反射鏡，將PMOS電晶體811b之汲極電流予以反射鏡比倍，作為修整PMOS電晶體811a之汲極電流。此時，限位信號L藉由變更該反射鏡比，而變更修整PMOS電晶體811a之汲極電流。並在修整PMOS電晶體811a與修整NMOS電晶體811e之汲極的連接點上，進行電流之減法。
修整NMOS電晶體811e之汲極電流比修整PMOS電晶體811a之汲極電流小時，PMOS電晶體811c斷開，PMOS電晶體811d亦斷開。
另外，修整NMOS電晶體811e之汲極電流比修整PMOS電晶體811a之汲極電流大時，修整NMOS電晶體811e之汲極電流與修整PMOS電晶體811a之汲極電流之差分電流流入PMOS電晶體811c。PMOS電晶體811c，811d以反射鏡比1：1形成有電流反射鏡，PMOS電晶體811d之汲極電流流動上述差分電流，而輸出判定電壓Vo。
[變形例3]
藉由圖18~圖20說明實施例1之電壓電流轉換電路之其他變形例。首先，圖18顯示電壓電流轉換電路81之第二構造例。第二電壓電流轉換電路81包含：電流比較器813，其係輸入控制電壓、修整信號、限位信號及基準電壓，並輸出轉換電壓與判定電壓；及電流減法器814，其係輸入判定電壓及轉換電壓，並輸出控制信號。
以下，說明第二電壓電流轉換電路81之動作。
電流比較器811之基本動作係比較控制電壓與基準電壓，於Vc>VLIM時，輸出Vo＝Vc－VLIM於Vc<VLIM時，輸出Vo＝0
修整信號調整上述比較動作時之控制電壓Vc之值。另外，限位信號調整上述比較動作時之基準電壓VLIM之值。
圖19顯示電流比較器813之構造例。電流比較器813包含：PMOS電晶體8131~8132、NMOS電晶體8135~8136及修整NMOS電晶體8133~8134。
控制電壓Vc輸入修整NMOS電晶體8133之閘極。
修整NMOS電晶體8133進行與前述電流比較器811之修整NMOS電晶體8118相同之動作。PMOS電晶體8131，8132形成電流反射鏡，並將Ic轉移成PMOS電晶體8132之汲極電流。基準電壓VLIM作為電流Ilim而輸入NMOS電晶體8135之汲極。NMOS電晶體8135與修整NMOS電晶體8134形成電流反射鏡，將NMOS電晶體8135之汲極電流予以反射鏡比倍，而成為修整NMOS電晶體8134之汲極電流。此時，限位信號L藉由變更該反射鏡比，而變更修整NMOS電晶體8134之汲極電流。在PMOS電晶體8132之汲極與修整NMOS電晶體8134之汲極之連接點進行電流之減法。
PMOS電晶體8132之汲極電流比修整NMOS電晶體8134之汲極電流小時，PMOS電晶體8132之汲極電流全部流入修整NMOS電晶體8134之汲極，而不流入NMOS電晶體8136。因而，NMOS電晶體8136斷開。
另外，PMOS電晶體8132之汲極電流比修整NMOS電晶體8134之汲極電流大時，PMOS電晶體8132之汲極電流流入修整NMOS電晶體8134之汲極，兩者之差分電流流入NMOS電晶體8136，並輸出判定電壓Vo。
此外，輸出PMOS電晶體8131之汲極電壓，作為轉換電壓Vcp。
圖20顯示圖18之電壓電流轉換電路81之第二構造例使用之電流減法器814之構造例。電流減法器814包含：PMOS電晶體8141，8142及NMOS電晶體8143，8144，8145。
在NMOS電晶體8143之閘極上輸入前述判定電壓Vo。在PMOS電晶體8141之閘極上輸入前述轉換電壓Vcp。NMOS電晶體8143之汲極與PMOS電晶體8141連接。在連接點進行電流之減法。此時，將NMOS電晶體8143之汲極電流作為Ic，將PMOS電晶體8141之汲極電流作為Ic－Ilim時，NMOS電晶體8144之汲極電流成為Ic－(Ic－Ilim)＝Ilim。另外，判定電壓Vo為0時，NMOS電晶體8144之汲極電流成為Ic－(0)＝Ic。
藉由上述電流比較器813及電流減法器814，可實現具備限位功能，且實現上述修整動作之VCO8。
[變形例4]
藉由圖21~圖22說明實施例1之電壓電流轉換電路之其他變形例。首先，圖21顯示電壓電流轉換電路81之第三構造例。第三之電壓電流轉換電路81包含：電流比較器811，其係輸入控制電壓、修整信號、限位信號及基準電壓，並輸出判定電壓；及電流減法器53，其係輸入判定電壓、控制電壓及修整信號，並輸出控制信號(Vp,Vn)。
圖22顯示圖21之第三電壓電流轉換電路81使用之電流減法器53的構造例。電流減法器53之構造具備PMOS電晶體533，其係用於在圖10所示之電流減法器812中，亦自NMOS電晶體534輸出與控制電壓Vp相同電壓，作為控制電壓Vn。其動作與前述電流減法器812相同。
[變形例5]
藉由圖23~圖24說明實施例1之其他變形例。首先，圖23顯示電壓電流轉換電路81之第四構造例。第四電壓電流轉換電路81包含：電流比較器813，其係輸入控制電壓、修整信號、限位信號及基準電壓，並輸出轉換電壓及判定電壓；及電流減法器815，其係輸入判定電壓及轉換電壓，並輸出控制信號(Vp,Vn)。
圖24顯示圖23之第四電壓電流轉換電路81使用之電流減法器815的構造例。電流減法器815之構造具備PMOS電晶體8153，其係用於在圖20所示之電流減法器814中，亦自NMOS電晶體8157輸出與控制電壓Vp相同電壓，作為控制電壓Vn。其動作與前述電流減法器814相同。
[實施例2]
其次，參照圖25~圖32，詳細說明本發明之第二種實施形態(實施例2)。
首先，說明本發明之相位同步電路(PLL)之一種實施例。圖25顯示本實施形態中之PLL之構造。本實施形態之PLL包含：相位頻率比較器1，其係輸入基準信號(Fref)及回饋信號(Fb)，並輸出相位比較信號；充電泵2，其係輸入前述相位比較信號，並輸出脈衝信號；迴路濾波器3，其係使前述脈衝信號成為直流信號；選擇器7，其係藉由選擇信號(S)選擇前述直流信號、第一參照電壓(VREF1)及第二參照電壓(VREF2)，並輸出控制電壓Vc；電壓控制振盪器(VCO)a，其係輸入前述控制電壓、基準電壓(VLIM)、修整信號(T)、限位信號(L)及增益信號(G)，按照前述控制電壓改變輸出信號(Fvco)之頻率，可限制輸出信號之上限頻率，並且可藉由修整信號改變對控制電壓輸出之輸出信號之頻率感度，藉由限位信號改變輸出信號之上限頻率，並藉由增益信號改變上限頻率限制特性；及分頻器9，其係輸入前述輸出信號及前述基準信號，將輸出信號予以分頻，而輸出前述回饋信號，並且自前述輸出信號輸出前述選擇信號、前述修整信號、前述限位信號及前述增益信號。
圖26顯示分頻器9之第一構造例。分頻器9包含：計數器(分頻單元)62，其係輸入VCOa之輸出信號、基準信號及選擇信號，並輸出回饋信號及計數結果(N)；及校正電路(校正單元)91，其係輸入計數結果，並自計數結果輸出選擇信號、修整信號、限位信號及增益信號。
本實施形態之PLL包含以下兩種動作狀態：調整VCOa之頻率特性的校正期間；及進行VCOa調整結束後之正常PLL之收束動作之PLL收束期間。
首先，說明校正期間。在校正期間反覆判定至VCOa之輸出信號滿足指定之頻率，並更新修整信號、限位信號及增益信號。詳細說明該動作如下。
開始校正時，選擇信號為S＝1，分頻器9不輸出回饋信號，選擇器7選擇第一參照電壓，開放PLL迴路。此外，重設修整信號、限位信號及增益信號，分別為T＝0,L＝X,G＝X。在該狀態下，分頻器9開始判定輸出信號之頻率。
分頻器9判斷輸出信號之頻率為指定之頻率以下時，更新修整信號，作為T＝1而再度判定輸出信號之頻率。分頻器9更新修整信號至輸出信號之頻率為指定之頻率以上。
更新修整信號，輸出信號設定為指定之頻率以上後，其次，分頻器9設定修整信號成藉由上述動作輸出信號之頻率形成指定之頻率以上時之值，將修整信號重設成L＝0。在該狀態下，分頻器9開始判定輸出信號之頻率。
分頻器9判斷為輸出信號之頻率係指定之頻率以下時，更新限位信號，作為L＝1而再度判定輸出信號之頻率。分頻器9更新限位信號至輸出信號之頻率形成指定之頻率以上。
更新限位信號，輸出信號設定為指定之頻率以上後，記憶此時之計數值作為N1。此外，分頻器9更新選擇信號，作為S＝2。
此時，選擇器7選擇第二參照電壓。再者，分頻器9設定修整信號成藉由上述動作輸出信號之頻率形成指定之頻率以上時之值，設定限位信號成藉由上述動作輸出信號之頻率形成指定之頻率以上時之值，增益信號重設成G＝X，回饋信號處於不輸出狀態。在該狀態下，分頻器9開始判定輸出信號之頻率。
分頻器9判定輸出信號之頻率為指定之頻率以下時，更新限位信號，作為L＝1＋1而再度判定輸出信號之頻率。分頻器9更新限位信號至輸出信號之頻率形成指定之頻率以上。
更新限位信號，輸出信號設定成指定之頻率以上後，其次，比較此時之計數值N2與上述記憶之計數值N1。比較結果為N2<N1時，更新增益信號，作為G＝X－1。更新增益信號至比較結果為N2>N1，於比較結果為N2>N1後，分頻器9重設選擇信號，作為S＝0。
此時，選擇器7選擇迴路濾波器，分頻器9設定修整信號、限位信號及增益信號成藉由上述動作而輸出信號之頻率形成指定之頻率以上時之值，輸出回饋信號，將PLL迴路設定成關閉迴路。在該狀態下，PLL轉移至收束期間。
其次，說明實現上述動作之VCOa之構造及動作。
圖27顯示VCOa之第一構造例。VCOa包含：電壓電流轉換電路a1，其係輸入控制電壓、修整信號、限位信號及基準電壓，並輸出控制信號；及電流控制振盪器(ICO)52，其係藉由控制信號調整延遲量，並控制輸出信號之頻率。ICO52由環狀連接可以控制信號調整延遲量之延遲電路521之環形振盪器而構成，並將差動信號轉換成單一信號之差動單一轉換器522連接於環形振盪器之輸出。延遲電路521如使用取圖5所示之電路構造者。
圖28顯示電壓電流轉換電路a1之第一構造例。電壓電流轉換電路a1包含：電流比較器a11，其係輸入控制電壓、修整信號、限位信號及基準電壓，並輸出判定電壓；及電流減法器812，其係輸入判定電壓、控制電壓及修整信號，並輸出控制信號。
以下，說明電壓電流轉換電路a1之動作。
電流比較器a11之基本動作係比較控制電壓與基準電壓，於Vc>VLIM時，輸出Vo＝Vc－VLIM於Vc<VLIM時，輸出Vo＝0
修整信號調整上述比較動作時之控制電壓Vc之值。限位信號調整上述比較動作時之基準電壓VLIM之值。增益信號調整判定電壓Vo之特性。
圖29顯示電流比較器a11之第一構造例。電流比較器a11包含：PMOS電晶體a111~a113、修整PMOS電晶體a114、NMOS電晶體a115~a117及修整NMOS電晶體a118~a119。
控制電壓Vc輸入修整NMOS電晶體a118之閘極。
圖29之修整NMOS電晶體a118將輸入之控制電壓Vc轉換成電流而輸出，可藉由修整信號T之大小改變其轉換之值。
圖29之電流比較器811之之第一構造例，係將控制電壓Vc輸入修整NMOS電晶體8118，而產生電流Ic。此時，Ic可藉由修整信號T而調整大小。PMOS電晶體a111,a112形成電流反射鏡，而將Ic轉移成PMOS電晶體a112之汲極電流。基準電壓VLIM作為電流Ilim而輸入NMOS電晶體a115之汲極。NMOS電晶體a115與修整NMOS電晶體a119形成電流反射鏡，將NMOS電晶體a115之汲極電流予以反射鏡比倍，而成為修整NMOS電晶體a119之汲極電流。此時，限位信號L藉由變更該反射鏡比，而變更修整NMOS電晶體a119之汲極電流。在PMOS電晶體a112之汲極與修整NMOS電晶體a119之汲極之連接點進行電流之減法。
PMOS電晶體a112之汲極電流比修整NMOS電晶體a119之汲極電流小時，PMOS電晶體a112之汲極電流全部流入修整NMOS電晶體a119之汲極，而不流入NMOS電晶體a116。因而，NMOS電晶體a116斷開，NMOS電晶體a117、PMOS電晶體a113及修整PMOS電晶體a114亦斷開。
另外，PMOS電晶體a112之汲極電流比修整NMOS電晶體a119之汲極電流大時，PMOS電晶體a112之汲極電流流入修整NMOS電晶體a119之汲極，兩者之差分電流流入NMOS電晶體a116。NMOS電晶體a116，a117以反射鏡比1：1形成電流反射鏡，NMOS電晶體a117之汲極電流流動上述差分電流。PMOS電晶體a113與修整PMOS電晶體a114形成有電流反射鏡，將PMOS電晶體a113之汲極電流予以反射鏡比倍，成為修整PMOS電晶體a114之汲極電流。此時，增益信號G藉由變更該反射鏡比，而變更修整PMOS電晶體a114之汲極電流。
修整PMOS電晶體a114之汲極電流作為判定電壓Vo而輸出。
其次，藉由圖30~圖32詳細說明第二實施例之動作。
首先，圖30顯示說明上述分頻器6之動作用之程序。
開始校正時，選擇信號成為S＝1，分頻器9不輸出回饋信號。此外，重設修整信號、限位信號及增益信號，各個作為T＝0,L＝X,G＝X(S200)。在該狀態下，計數器62開始計數計數區間內之輸出信號(S201)。
輸入計數結果之校正電路91進行判定(S202)。亦即，如圖31A所示，判定第一參照電壓(VREF1)中對應於修整信號T之VCOa之輸出頻率是否超過指定之值A。
校正電路91判斷為計數結果N係指定之值A以下時，更新修整信號，輸出T＝T＋1(S203)，再度進行計數。並更新修整信號至計數結果N為指定之值A以上(S201~S203)。
更新修整信號，計數結果N設定成指定之值A以上後，其次，分頻器9設定修整信號成藉由上述動作而輸出信號之頻率形成指定之頻率以上時之值，並將該值保持於記憶體中(S204)。而後，將限位信號重設成L＝0。在該狀態下，分頻器9開始判定輸出信號之頻率(S205)。
校正電路91判斷為計數結果N係指定之值A以下時(S206)，其次，更新限位信號，作為L＝1，再度判定輸出信號之頻率(S207)。分頻器9更新限位信號至輸出信號之頻率形成指定之值A以上(S205~S207)。亦即，如圖31B所示，判定第二參照電壓(VREF2)中對應於限位信號L之VCOa之輸出頻率是否超過指定之值A。
更新限位信號，輸出信號設定成指定之頻率以上後，將此時之計數值作為N1而記憶。此外，分頻器9更新選擇信號，作為S＝2。此時分頻器9設定修整信號成藉由上述動作輸出信號之頻率形成指定之頻率以上時之值(T)，設定限位信號成藉由上述動作輸出信號之頻率形成指定之頻率以上時之值(L)，增益信號重設成G＝X，回饋信號處於不輸出之狀態(S210)。
在該狀態下，分頻器9開始判定輸出信號之頻率(S211)。亦即如圖32所示，判定第二參照電壓(VREF2)中對應於增益信號G之VCOa輸出頻率是否超過指定之值B。
校正電路91判斷為計數結果N係指定之值B以下時，更新限位信號，作為L＝L＋1，再度判定輸出信號之頻率。分頻器9更新限位信號至輸出信號之頻率形成指定之值B以上(S211~S213)。
更新限位信號，將輸出信號設定成指定之值B以上後，其次，比較此時之計數值N2與上述記憶之計數值N1(S214)。比較結果為N2<N1時，更新增益信號，作為G＝X－1(S215)。更新增益信號至比較結果為N2>N1(S211~S215)，於比較結果為N2>N1時，分頻器9重設選擇信號，作為S＝0(S216)。
此時，選擇器7選擇迴路濾波器，分頻器6設定修整信號、限位信號及增益信號成藉由上述動作而輸出信號之頻率形成指定之頻率以上時之值，輸出回饋信號，將PLL迴路設定成關閉迴路。在該狀態下，PLL轉移至收束期間。
本實施形態係自動調整VCO之頻率感度與上限頻率之相位同步電路，且藉由VCO將上限頻率設定成比邏輯電路之最高動作頻率低之值，即使因微細處理造成顯著之處理不均一及環境變動而發生特性之變動，仍可量產且廉價地提供對低頻至高頻之寬廣頻率範圍之信號滿足希望之特性之PLL。
[變形例6]
圖33顯示電流比較器a11之第二構造例，作為實施例2之變形例。電流比較器a11之第二構造例包含：修整PMOS電晶體a11a,a11b、PMOS電晶體a11c~a11d及修整NMOS電晶體a11e。
修整NMOS電晶體a11e進行與前述第一電流比較器811之修整NMOS電晶體8118相同之動作。
基準電壓VLIM輸入PMOS電晶體a11c之汲極作為電流Ilim。PMOS電晶體a11c與修整PMOS電晶體a11a形成電流反射鏡，將PMOS電晶體a11c之汲極電流予以反射鏡比倍，成為修整NMOS電晶體a11a之汲極電流。此時，限位信號L藉由變更該反射鏡比，而變更修整PMOS電晶體a11a之汲極電流。在修整PMOS電晶體a11a與修整NMOS電晶體a11e之汲極之連接點進行電流之減法。
修整NMOS電晶體a11e之汲極電流比修整PMOS電晶體a11a之汲極電流小時，PMOS電晶體a11d斷開，修整PMOS電晶體a11b亦斷開。
另外，修整NMOS電晶體a11e之汲極電流比修整PMOS電晶體a11a之汲極電流大時，修整NMOS電晶體a11e之汲極電流與修整PMOS電晶體a11a之汲極電流之差分電流流入PMOS電晶體a11d。PMOS電晶體a11d與修整PMOS電晶體a11b形成電流反射鏡，將PMOS電晶體a11d之汲極電流予以反射鏡比倍，而成為修整PMOS電晶體a11b之汲極電流。此時，增益信號G藉由變更該反射鏡比，而變更修整PMOS電晶體a11b之汲極電流。
輸出修整PMOS電晶體a11b之汲極電流，作為判定電壓Vo。
電流減法器812藉由使用與上述者相同之構造，可實現具備限位功能，且實現上述修整動作之VCOa。由於可藉由增益信號調整上限頻率特性，因此，可防止因處理不均一形成負之限位特性，而進行存在2點PLL閉鎖點之不穩定之閉鎖動作。
[變形例7]
圖34~圖35顯示實施例2之變形例。
首先，圖34顯示電壓電流轉換電路a1之第二構造例。第二電壓電流轉換電路a1包含：電流比較器813，其係輸入控制電壓、修整信號、限位信號及基準電壓，並輸出轉換電壓及判定電壓；及電流減法器a14，其係輸入增益信號、判定電壓及轉換電壓，並輸出控制信號。
第二電壓電流轉換電路a1之動作與第一電壓電流轉換電路a1相同，因此省略。
圖35顯示圖34之第二電壓電流轉換電路a1使用之電流減法器a13之構造例。
電流減法器a13包含：PMOS電晶體a131,a132、修整NMOS電晶體a133及NMOS電晶體a134,a135。
在修整NMOS電晶體a133之閘極上輸入前述判定電壓Vo。在PMOS電晶體a131之閘極上輸入前述轉換電壓Vcp。修整NMOS電晶體a133之汲極與PMOS電晶體a131連接。連接點上進行電流之減法。此時，NMOS電晶體a133之汲極電流為Ic，PMOS電晶體a131之汲極電流為Ic－Ilim時，NMOS電晶體a134之汲極電流成為Ic－(Ic－Ilim)＝Ilim。另外，判定電壓Vo為0時，NMOS電晶體a134之汲極電流成為Ic－(0)＝Ic。
修整NMOS電晶體a133之汲極電流可以增益信號調整。
藉由上述電流減法器a13可實現具備限位功能，且實現上述修整動作之VCOa。由於可藉由增益信號調整上限頻率特性，因此可防止因處理不均一而形成負之限位特性，而進行存在2點PLL閉鎖點之不穩定之閉鎖動作。
[變形例8]
圖36顯示電壓電流轉換電路a1之第三構造例，作為實施例2之變形例。第三電壓電流轉換電路a1包含：電流比較器a11，其係輸入控制電壓、修整信號、限位信號、增益信號及基準電壓，並輸出判定電壓；及電流減法器53，其係輸入判定電壓、控制電壓及修整信號，並輸出控制信號(Vp,Vn)。
[變形例9]
藉由圖37~圖38說明實施例2之變形例。首先，圖37顯示電壓電流轉換電路a1之第四構造例。第四電壓電流轉換電路a1包含：電流比較器813，其係輸入控制電壓、修整信號、限位信號及基準電壓，並輸出轉換電壓及判定電壓；及電流減法器a14，其係輸入增益信號、判定電壓及轉換電壓，並輸出控制信號(Vp,Vn)。
圖38顯示電流減法器a14之電路圖。電流減法器a15之構造係為了在圖35所示之電流減法器a13中，將與控制電壓Vp相同之電壓，亦自NMOS電晶體a147輸出，作控制電壓Vn，而具備PMOS電晶體a143。動作與前述電流減法器a13相同。
[變形例10]
圖39顯示分頻器9之第二構造例，作為實施例2之變形例。第二分頻器9包含：預換算裝置63，其係輸入VCOa之輸出信號，並輸出分頻結果；計數器62，其係輸入預換算裝置63之分頻結果、基準信號及選擇信號，並輸出回饋信號及計數結果(N)；及校正電路91，其係輸入計數結果，並自計數結果輸出選擇信號、修整信號、限位信號及增益信號。
第二分頻器6之動作與第一分頻器9相同，第二分頻器之構造係用於計數器62之最高動作速度比VCOa之輸出信號頻率低時，藉由高速分頻器之預換算裝置63降低頻率後，於計數器62中輸入信號。
[實施例3]
其次，參照圖40詳細說明本發明之相位同步電路(PLL)之第三種實施形態(實施例3)。本實施形態之特徵為：以不同之構件設置分頻單元(DIV)及校正單元(CAL)。
圖40顯示本實施形態之PLL之構造。
本實施形態之PLL包含：相位頻率比較器1，其係輸入基準信號(Fref)及回饋信號(Fb)，並輸出相位比較信號；充電泵2，其係輸入前述相位比較信號，並輸出脈衝信號；迴路濾波器3，其係使前述脈衝信號成為直流信號；選擇器7，其係藉由選擇信號(S)選擇前述直流信號、第一參照電壓(VREF1)及第二參照電壓(VREF2)，並輸出控制電壓Vc；電壓控制振盪器(VCO)8，其係輸入前述控制電壓、基準電壓(VLIM)、修整信號(T)及限位信號(L)，按照前述控制電壓改變輸出信號(Fvco)之頻率，可限制輸出信號之上限頻率，並且可藉由修整信號改變對控制電壓輸出之輸出信號之頻率感度，及藉由限位信號改變輸出信號之上限頻率；分頻器(計數器)亦即分頻單元(DIV)62，其係輸入前述輸出信號及前述基準信號，將輸出信號予以分頻，而輸出前述回饋信號及計數結果；及校正電路亦即校正單元(CAL)64，其係自前述計數結果輸出前述選擇信號、前述修整信號及前述限位信號。
本實施形態係自動調整VCO之頻率感度與上限頻率之相位同步電路，且藉由VCO將上限頻率設定成比邏輯電路之最高動作頻率低之值，即使因微細處理造成顯著之處理不均一及環境變動而發生特性之變動，仍可量產且廉價地提供對低頻至高頻之寬廣頻率範圍之信號滿足希望之特性之PLL。
本實施例之PLL之動作與實施例1所示之PLL相同。特別是本實施例藉由個別地具有校正電路64，而可在LSI內部，以不同之部分具有：高速邏輯部之分頻器(計數器)62，及低速邏輯部之校正電路64，因此，可構成在佈局上富彈性之PLL。
[實施例4]
參照圖41詳細說明本發明第四種實施形態(實施例4)之相位同步電路(PLL)。圖41係顯示本實施形態之PLL之構造圖。
本實施形態之PLL包含：相位頻率比較器1，其係輸入基準信號(Fref)及回饋信號(Fb)，並輸出相位比較信號；充電泵2，其係輸入前述相位比較信號，並輸出脈衝信號；迴路濾波器3，其係使前述脈衝信號成為直流信號；選擇器7，其係藉由選擇信號(S)選擇前述直流信號、第一參照電壓(VREF1)及第二參照電壓(VREF2)，並輸出控制電壓Vc；電壓控制振盪器(VCO)a，其係輸入前述控制電壓、基準電壓(VLIM)、修整信號(T)、限位信號(L)及增益信號(G)，按照前述控制電壓改變輸出信號(Fvco)之頻率，可限制輸出信號之上限頻率，並且可藉由修整信號改變對控制電壓輸出之輸出信號之頻率感度，藉由限位信號改變輸出信號之上限頻率，及藉由增益信號改變上限頻率限制特性；分頻器(計數器)62，其係輸入前述輸出信號及前述基準信號，將輸出信號予以分頻，而輸出前述回饋信號及計數結果；及校正電路91，其係自前述計數結果輸出前述選擇信號、前述修整信號、前述限位信號及增益信號。
本實施例之PLL之動作與實施例1所示之PLL相同。
本實施形態係自動調整VCO之頻率感度與上限頻率之相位同步電路，且藉由VCO將上限頻率設定成比邏輯電路之最高動作頻率低之值，即使因微細處理造成顯著之處理不均一及環境變動而發生特性之變動，仍可廉價地量產對低頻至高頻之寬廣頻率範圍之信號滿足希望之特性之PLL。
特別是本實施例藉由個別地具有校正電路64，而可在LSI內部，以不同之部分具有：高速邏輯部之分頻器(計數器)62，及低速邏輯部之校正電路91，因此，可構成在佈局上富彈性之PLL。
[實施例5]
參照圖42詳細說明本發明第五種實施形態(實施例5)之相位同步電路(PLL)。圖42係顯示本實施形態之PLL之構造圖。
本實施形態之PLL包含：相位頻率比較器1，其係輸入基準信號(Fref)及回饋信號(Fb)，並輸出相位比較信號；充電泵2，其係輸入前述相位比較信號，並輸出脈衝信號；迴路濾波器3，其係使前述脈衝信號成為直流信號；選擇器7，其係藉由選擇信號(S)選擇前述直流信號、第一參照電壓(VREF1)、第二參照電壓(VREF2)、外部電壓1及外部電壓2，並輸出控制電壓Vc；電壓控制振盪器(VCO)a，其係輸入前述控制電壓、基準電壓(VLIM)、修整信號(T)、限位信號(L)及增益信號(G)，按照前述控制電壓改變輸出信號(Fvco)之頻率，可限制輸出信號之上限頻率，並且可藉由修整信號改變對控制電壓輸出之輸出信號之頻率感度，藉由限位信號改變輸出信號之上限頻率，及藉由增益信號改變上限頻率限制特性；分頻器(計數器)62，其係輸入前述輸出信號及前述基準信號，將輸出信號予以分頻，而輸出前述回饋信號及計數結果；校正電路91，其係自前述計數結果輸出前述選擇信號、前述修整信號、前述限位信號及增益信號；及暫存器h，其係將自LSI外部選擇手動修整與自動修整模式之模式選擇信號(M)輸出至校正電路91與選擇器71。
本實施例之PLL之動作與實施例2所示之PLL相同。
本實施形態係自動調整VCO之頻率感度與上限頻率之相位同步電路，且藉由VCO將上限頻率設定成比邏輯電路之最高動作頻率低之值，即使因微細處理造成顯著之處理不均一及環境變動而發生特性之變動，仍可廉價地量產對低頻至高頻之寬廣頻率範圍之信號滿足希望之特性之PLL。
特別是本實施例之特徵為：可藉由自外部輸入模式選擇信號，選擇手動修整與自動修整，來進行PLL之調整。
[實施例6]
其次，參照圖43詳細說明本發明第六種實施形態(實施例6)之相位同步電路(PLL)。圖43係顯示本實施形態之PLL之構造圖。
本實施形態之PLL包含：相位頻率比較器1，其係輸入基準信號(Fref)及回饋信號(Fb)，並輸出相位比較信號；充電泵2，其係輸入前述相位比較信號，並輸出脈衝信號；迴路濾波器3，其係使前述脈衝信號成為直流信號；選擇器7，其係藉由選擇信號(S)選擇前述直流信號、第一參照電壓(VREF1)及第二參照電壓(VREF2)，並輸出控制電壓Vc；電壓控制振盪器(VCO)a，其係輸入前述控制電壓、基準電壓(VLIM)、修整信號(T)、限位信號(L)及增益信號(G)，按照前述控制電壓改變輸出信號(Fvco)之頻率，可限制輸出信號之上限頻率，並且可藉由修整信號改變對控制電壓輸出之輸出信號之頻率感度，藉由限位信號改變輸出信號之上限頻率，及藉由增益信號改變上限頻率限制特性；分頻器k，其係輸入前述輸出信號、前述基準信號及分頻數(N)，按照輸入之分頻數將輸出信號予以分頻，而輸出前述回饋信號，並且自前述輸出信號輸出前述選擇信號、前述修整信號、前述限位信號及前述增益信號；波形產生部i，其係輸入前述基準信號，並輸出分頻數調變信號(W)；及調變器j，其係輸入前述分頻數調變信號(W)，將分頻數調變信號作為調變信號之前述分頻數(N)，而輸出至分頻器k。
本實施例之自動修整動作與記載於實施例2之PLL相同，因此省略。本實施形態係自動調整VCO之頻率感度與上限頻率之相位同步電路，且藉由VCO將上限頻率設定成比邏輯電路之最高動作頻率低之值，即使因微細處理造成顯著之處理不均一及環境變動而發生特性之變動，仍可廉價地量產對低頻至高頻之寬廣頻率範圍之信號滿足希望之特性之PLL。
特別是本實施例之特徵為：藉由具有波形產生部i、調變器j及分頻器k，可實現分數之PLL及頻譜擴散PLL。
[實施例7]
圖44顯示本發明第七種實施形態(實施例7)之介面裝置。本實施形態係將第一~六種實施形態所示之相位同步電路用於介面裝置。亦即，本實施形態使用上述相位同步電路，而產生供給至串並列轉換裝置之時脈信號。
一般而言，將光碟裝置及硬碟裝置等記憶媒體連接於個人電腦等電腦用之介面，有標準規格之ATA(先進技術附件)。藉由使用ATA，各種記憶媒體依據相同之命令及控制軟體而連接於電腦。本實施形態之記憶媒體採用光碟裝置，該裝置以主電腦與ATA(ATAPI)連接。
圖44中，光碟裝置之構造包含：光碟e；光學拾取裝置(pick－up)d，其係在光碟e上照射光束，進行資料之讀取及寫入；信號處理裝置(READWRITE)b2，其係對光學拾取裝置d進行寫入資料及讀取資料之處理；ATA介面裝置(ATAPI)b1，其係用於對主電腦(HOST)c輸入輸出信號處理裝置b2之資料；供給基準電壓之基準電壓產生器(BGR)b3；及供給基準信號之水晶振子f。
信號處理裝置b2及ATA介面裝置b1可分別藉由半導體積體電路裝置而構成。
以下，說明ATA介面裝置b1。
串並列轉換器(Serializer)b14自信號處理裝置b2，將傳送資料輸入自第二PLL(b15)輸入之時脈(CLK)，並將傳送信號(RX)輸出至主電腦c。
接收主電腦c之傳送信號(TX)之時脈資料回復器(Clock Data Recovery；CDR)b1自第一PLL(b13)輸入時脈(CLK)，產生再生資料(DATA)與再生時脈(CLK)，並輸出至Deserializer(DES)b11。Deserializer(DES)b11自再生資料(DATA)與再生時脈(CLK)產生接收資料，並輸出至信號處理裝置b2。
此時，第一、第二PLL(b13),(b15)中可使用第一~六種實施形態中所示之PLL。自水晶振子f輸入基準信號，自基準電壓產生器b3供給第一參照電壓及基準電壓。雖然亦可自基準電壓產生器b3供給第二參照電壓，不過最宜使用電源電壓。
本實施例即使因微細處理造成顯著之處理不均一及環境變動而發生特性之變動，由於介面裝置內之PLL藉由校正而上限頻率始終設定為L，因此可避免因分頻器不正常動作，而發生PLL不閉鎖之情形。
此外，第一、第二PLL之頻率特性之感度及上限頻率均可個別地設定。因而如圖45所示，對第一、第二PLL分別考慮雜音及鎖定時間，而設定頻率特性之感度T21,T22後，藉由對此等頻率特性之感度設定指定之上限頻率L21,L22，可提供對低頻至高頻之寬廣頻率範圍之信號滿足希望之特性之介面裝置。
如此，本實施形態即使因微細處理造成顯著之處理不均一及環境變動而發生特性之變動，仍可量產且廉價地提供對低頻至高頻之寬廣頻率範圍之信號滿足希望之特性之介面裝置。
另外，本實施形態之媒體側係光碟裝置，主機側係主電腦，不過，本發明並不限定於此種組合。如亦可適用於媒體側為硬碟裝置等之一般記憶媒體，主機側為網路伺服器、DVD(多樣化數位光碟)播放器等之組合。
[實施例8]
圖46顯示本發明第八種實施形態(實施例8)之記錄再生裝置之構造例。本實施形態將第一~六種實施形態之相位同步電路用於記錄再生裝置。本實施形態之記錄再生裝置使用上述第一~六種實施形態之相位同步電路，而產生供給至邏輯電路之時脈信號。
一般而言，將光碟裝置及硬碟裝置等記憶媒體連接於個人電腦等電腦用之介面，有標準規格之ATA(先進技術附件)。藉由使用ATA，各種記憶媒體依據相同之命令及控制軟體而連接於電腦。本實施形態之記憶媒體採用光碟裝置，該裝置以主電腦與ATA(ATAPI)連接。
圖46中，光碟裝置之構造包含：光碟e；在光碟e上照射光束進行資料之讀取、寫入之光學拾取裝置(pick－up)d；對光學拾取裝置d進行寫入資料之處理之寫入邏輯電路(LOGIC)b21與決定寫入倍速之PLL b22；進行讀取資料之處理之讀入邏輯電路(LOGIC)b23與決定讀入倍速之信號處理電路(PRML)；及將信號處理裝置b2之資料輸入輸出主電腦(HOST)b1用之ATA介面裝置b1。信號處理裝置b2及ATA介面裝置b1可分別藉由半導體積體電路裝置而構成。
以下，說明信號處理裝置b2。
以寫入邏輯電路b21處理自介面裝置b1輸入之信號，並輸出至光學拾取裝置d。此時，PLL b22產生寫入邏輯電路之處理時脈。
另外，輸入自光學拾取裝置輸出之讀入資料之讀入邏輯電路，處理信號並輸出信號至介面裝置b1。此時，信號處理電路b24產生讀入邏輯電路之處理時脈。
此時，PLL b22可使用第一~六種實施形態所示之PLL。自水晶振子f輸入基準信號，自基準電壓產生器b3供給第一參照電壓及基準電壓。雖亦可自基準電壓產生器b3供給第二參照電壓，不過，最宜使用電源電壓。
本實施例即使因微細處理造成顯著之處理不均一及環境變動而發生特性之變動，由於記錄再生裝置之PLL藉由校正而上限頻率始終設定為L，因此可避免因分頻器不正常動作，而發生PLL不閉鎖之情形。
此外，可個別地設定PLL之頻率特性之感度及上限頻率。因而如考慮PLL之雜音及鎖定時間，而設定頻率特性之感度後，藉由對該頻率特性之感度設定指定之上限頻率，可提供對低頻至高頻之寬廣頻率範圍之信號滿足希望之特性之記錄再生裝置。
如此，本實施形態係自動調整PLL之VCO之頻率感度與上限頻率之相位同步電路，且藉由VCO將上限頻率設定成比邏輯電路之最高動作頻率低之值，即使因微細處理造成顯著之處理不均一及環境變動而發生特性之變動，仍可量產且廉價地提供對低頻至高頻之寬廣頻率範圍之信號滿足希望之特性之記錄再生裝置。
另外，本實施形態之媒體側係光碟裝置，主機側係主電腦，不過，本發明並不限定於此種組合。如亦可適用於媒體側為硬碟裝置等之一般記憶媒體，主機側為網路伺服器、DVD(多樣化數位光碟)記錄器等之組合。
1．．．相位頻率比較器
2．．．充電泵
3．．．迴路濾波器
4,7,5111,811a3．．．選擇器
5,8,a．．．電壓控制振盪器
51,53,81,a1．．．電壓電流轉換器
52,54．．．電流控制振盪器
811a,a114,a11a,a11b．．．修整PMOS電晶體
511,531,8118,8119,8122,811e,8133,8134,a118,a119,a11e,a133,a144．．．修整NMOS電晶體
521,541．．．延遲器
51112,512,5211,5212,5213,5214,5215,5411,5412,5413,5414,5415,5419,541a,541b,541c,532,533,8111,8112,8113,8114,811a1,811a2,811a33,811a34,811b,811c,811d,8121,8131,8132,8141，8142,8151,8152,8153,a111,a112,a113,a11c,a11d,a131,a132,a141,a142,a143．．．PMOS電晶體
51111,51113,5112,5113,5114,5216,5217,5416,5417,5418,541d,541e,541f,534,8115,8116,8117,811a32,8135,8136,8143,8144,8145,8154,8155,8156,8157,a115,a116,a117,a134,a135,a145,a146,a147．．．NMOS電晶體
51114,811a31．．．反相器
522．．．差動單一轉換器
6,9,g,k．．．分頻器
61,64,91．．．校正電路
62．．．計數器
63．．．預換算裝置
641,642,643．．．狀態機器
811,813,a11．．．電流比較器
812,814,815,a13,a14．．．電流減法器
b．．．LSI
b1．．．介面裝置
b11．．．Deserializer
b12．．．時脈資料回復器
b13,b15．．．相位同步電路
b14．．．串並列轉換器
b2．．．記錄再生裝置
b21,b23．．．邏輯電路
b24．．．信號處理電路
b3．．．偏壓電流產生電路
c．．．主機
d．．．拾取裝置
e．．．媒體
f．．．水晶振子
h．．．暫存器
i．．．波形產生部
j．．．調變器
圖1係說明本發明之自動調整相位同步電路之第一種實施形態用之區塊圖。
圖2係說明圖1之自動調整相位同步電路中使用之分頻器之第一構造例用之區塊圖。
圖3係說明圖2之分頻器中使用之校正電路之構造例用之區塊圖。
圖4係說明圖1之自動調整相位同步電路中使用之電壓控制振盪器之第一構造例用之區塊圖。
圖5係顯示圖4之延遲電路之構造例之區塊圖。
圖6係說明圖4之電壓控制振盪器中使用之電壓電流轉換電路之第一構造例用之區塊圖。
圖7係說明圖6之電壓電流轉換電路中使用之電流比較器之第一構造例用之電路圖。
圖8係說明圖7之第一電流比較器中使用之修整NMOS構造例用之電路圖。
圖9係說明圖8之修整NMOS中使用之選擇器之構造例用之電路圖。
圖10係說明圖6之電壓電流轉換電路中使用之電流減法器之第一構造例用之電路圖。
圖11係說明圖1之自動調整相位同步電路之動作程序用之修整流程。
圖12A係說明圖1之自動調整相位同步電路中之藉由修整信號而修整電壓控制產生器之頻率感度之方法用之圖。
圖12B係說明圖1之自動調整相位同步電路中之藉由修整信號而修整電壓控制產生器之頻率感度之方法用之圖。
圖13A係說明圖1之自動調整相位同步電路中之藉由限位信號而修整電壓控制產生器之上限頻率之方法用之圖。
圖13B係顯示依據本實施例而修整之自動調整相位同步電路(PLL)中之一種頻率特性圖。
圖14係說明圖1之自動調整相位同步電路中使用之分頻器之第二構造例用之區塊圖。
圖15係說明圖6之電壓電流轉換電路中使用之電流比較器之第二構造例用之電路圖。
圖16係說明圖15之第二電流比較器中使用之修整PMOS電晶體之構造例用之電路圖。
圖17係說明圖16之修整PMOS電晶體中使用之選擇器之構造例用之電路圖。
圖18係說明圖4之電壓控制振盪器中使用之電壓電流轉換電路之第二構造例用之區塊圖。
圖19係說明圖18之第二電壓電流轉換電路中使用之電流比較器之構造例用之電路圖。
圖20係說明圖18之第二電壓電流轉換電路中使用之電流減法器之構造例用之電路圖。
圖21係說明圖4之電壓控制振盪器中使用之電壓電流轉換電路之第三構造例用之區塊圖。
圖22係說明圖21之第三電壓電流轉換電路中使用之電流減法器之構造例用之電路圖。
圖23係說明圖4之電壓控制振盪器中使用之電壓電流轉換電路之第四構造例用之區塊圖。
圖24係說明圖23之電壓電流轉換電路中使用之電流減法器之構造例用之電路圖。
圖25係說明本發明之自動調整相位同步電路之第二種實施形態用之區塊圖。
圖26係說明圖25之自動調整相位同步電路中使用之分頻器之第一構造例用之區塊圖。
圖27係說明圖25之自動調整相位同步電路中使用之電壓控制振盪器之第一構造例用之區塊圖。
圖28係說明圖27之電壓控制振盪器中使用之電壓電流轉換電路之第一構造例用之區塊圖。
圖29係說明圖28之第一電壓電流轉換電路中使用之電流比較器之第一構造例用之電路圖。
圖30係說明圖25之自動調整相位同步電路之動作程序用之修整流程。
圖31A係說明圖25之自動調整相位同步電路中之藉由修整信號而修整電壓控制產生器之頻率感度之方法用之圖。
圖31B係說明圖25之自動調整相位同步電路中之藉由限位信號而修整電壓控制產生器之上限頻率之方法用之圖。
圖32係說明圖25之自動調整相位同步電路中藉由限位信號修整電壓控制產生器之增益之方法用之圖。
圖33係說明圖29之第一電壓電流轉換電路中使用之電流比較器之第二構造例用之電路圖。
圖34係說明圖27之電壓控制振盪器中使用之電壓電流轉換電路之第二構造例用之區塊圖。
圖35係說明圖34之電壓電流轉換電路中使用之電流減法器之構造例用之電路圖。
圖36係說明圖27之電壓控制振盪器中使用之電壓電流轉換電路之第三構造例用之區塊圖。
圖37係說明圖27之電壓控制振盪器中使用之電壓電流轉換電路之第四構造例用之區塊圖。
圖38係說明圖37之電壓電流轉換電路中使用之電流減法器之構造例用之電路圖。
圖39係說明圖25之自動調整相位同步電路中使用之分頻器之第二構造例用之區塊圖。
圖40係說明本發明之自動調整相位同步電路之第三種實施形態用之區塊圖。
圖41係說明本發明之自動調整相位同步電路之第四種實施形態用之區塊圖。
圖42係說明本發明之自動調整相位同步電路之第五種實施形態用之區塊圖。
圖43係說明本發明之自動調整相位同步電路之第六種實施形態用之區塊圖。
圖44係說明使用本發明之自動調整相位同步電路之介面裝置之實施形態用之區塊圖。
圖45係說明圖44之介面裝置中藉由限位信號修整電壓控制產生器之方法用之圖。
圖46係說明使用本發明之自動調整相位同步電路之記錄再生裝置用之區塊圖。
1．．．相位頻率比較器
2．．．充電泵
3．．．迴路濾波器
6．．．分頻器
7．．．選擇器
8．．．電壓控制振盪器

Claims (16)

  1. 一種相位同步電路，其特徵為包含：相位頻率比較器、充電泵、迴路濾波器、選擇器、電壓控制振盪器、分頻器及調整單元，且構成為藉由前述相位頻率比較器比較基準信號與自前述分頻器輸出之回饋信號而作為相位差信號輸出，將該相位差信號通過前述充電泵、前述迴路濾波器及前述選擇器，作為控制電壓而輸入至前述電壓控制振盪器，藉此而將該電壓控制振盪器之輸出信號之頻率與相位控制為特定之值，前述電壓控制振盪器具備可將對前述控制電壓之前述輸出信號之頻率感度及前述輸出信號之上限頻率設定為任意值之功能，前述調整單元具有藉由調整用信號而調整前述電壓控制振盪器之輸出信號之頻率感度及上限頻率之功能，其中前述選擇器具備藉由選擇信號選擇前述迴路濾波器之輸出電壓、參照電壓1及參照電壓2，而作為控制電壓輸出之功能，前述電壓控制振盪器具備輸入前述控制電壓、基準電壓、修整信號及限位信號，按照前述控制電壓改變前述輸出信號之頻率，可設定對前述控制電壓之前述輸出信號之頻率感度及前述輸出信號之上限頻率之功能，前述分頻器係與前述調整單元一體地構成，包含在前述輸出信號之頻率與相位開始前述控制之前，以前述電 壓控制振盪器之頻率感度與輸出信號之上限頻率滿足希望之特性之方式而自動調整之控制器，並具有輸入前述輸出信號及前述基準信號，將前述輸出信號予以分頻，而輸出前述回饋信號之功能，並且具備自前述輸出信號輸出前述選擇信號、前述修整信號及前述限位信號之功能。
  2. 如請求項1之相位同步電路，其中前述分頻器係包含：計數器，其係輸入前述輸出信號及前述基準信號，以指定分頻數將前述輸出信號予以分頻作為前述回饋信號而輸出，並且特定時間計數前述輸出信號，並輸出計數結果；及校正電路，其係判定自前述計數器輸出之計數結果，並輸出前述選擇信號、前述修整信號及前述限位信號。
  3. 如請求項1之相位同步電路，其中前述電壓控制振盪器係包含：電壓電流轉換器，其係輸入前述控制電壓、前述基準電壓、前述修整信號及前述限位信號，可按照前述修整信號與前述限位信號改變輸出之控制信號；及電流控制振盪器，其係按照前述控制信號控制前述輸出信號之頻率。
  4. 如請求項3之相位同步電路，其中前述電壓電流轉換電路係包含：電流比較器，其係輸入前述控制電壓、前述基準電壓、 前述修整信號及前述限位信號，比較前述控制電壓及前述基準電壓，而輸出判定電壓；及電流減法器，其係輸入前述判定電壓、前述控制電壓及前述修整信號，並輸出前述控制電壓與前述判定電壓之相減結果，作為前述控制信號。
  5. 如請求項3之相位同步電路，其中前述電壓電流轉換電路係包含：電流比較器，其係輸入前述控制電壓、前述基準電壓、前述修整信號及前述限位信號，比較將前述控制電壓轉換後之轉換電壓及前述基準電壓，而輸出判定電壓；及電流減法器，其係輸入前述轉換電壓及前述判定電壓，並輸出前述轉換電壓與前述判定電壓之相減結果，作為前述控制信號。
  6. 一種相位同步電路，其特徵為包含：相位頻率比較器、充電泵、迴路濾波器、選擇器、電壓控制振盪器、分頻器及調整單元，且構成為藉由前述相位頻率比較器比較基準信號與自前述分頻器輸出之回饋信號而作為相位差信號輸出，將該相位差信號通過前述充電泵、前述迴路濾波器及前述選擇器，作為控制電壓而輸入至前述電壓控制振盪器，藉此而將該電壓控制振盪器之輸出信號之頻率與相位控制為特定之值，前述電壓控制振盪器具備可將對前述控制電壓之前述輸出信號之頻率感度及前述輸出信號之上限頻率設定為 任意值之功能，前述調整單元具有藉由調整用信號而調整前述電壓控制振盪器之輸出信號之頻率感度及上限頻率之功能，其中前述選擇器具備藉由選擇信號選擇前述控制電壓、第一參照電壓及第二參照電壓而作為控制電壓輸出之功能，前述電壓控制振盪器具備輸入前述控制電壓、基準電壓、修整信號、限位信號及增益信號，按照前述控制電壓改變輸出信號之頻率，可限制輸出信號之上限頻率，並且可分別藉由修整信號改變對控制電壓輸出之輸出信號之頻率感度，藉由限位信號改變輸出信號之上限頻率，及藉由增益信號改變上限頻率限制特性之功能，前述分頻器係與前述調整單元一體地構成，包含在前述輸出信號之頻率與相位開始前述控制之前，以前述電壓控制振盪器之頻率感度與輸出信號之上限頻率及上限頻率限制特性滿足希望之特性之方式而自動調整之控制器，並具備輸入前述輸出信號及前述基準信號，將輸出信號予以分頻而輸出前述回饋信號，並且自前述輸出信號輸出前述選擇信號、前述修整信號、前述限位信號及前述增益信號之功能。
  7. 如請求項6之相位同步電路，其中前述分頻器係與前述調整單元一體地構成，具有輸入前述輸出信號及前述基準信號，以指定分頻數將前述輸出信號予以分頻而作為前述回饋信號輸出之 功能，並且包含：計數器，其係特定時間計數前述輸出信號，並輸出計數結果；及校正電路，其係判定自前述計數器輸出之計數結果，並輸出前述選擇信號、前述修整信號、前述限位信號及前述增益信號。
  8. 如請求項6之相位同步電路，其中前述電壓控制振盪器係包含：電壓電流轉換器，其係輸入前述控制電壓、前述基準電壓、前述修整信號、前述限位信號及前述增益信號，可按照前述修整信號、前述限位信號及前述增益信號改變輸出之控制信號；及電流控制振盪器，其係按照前述控制信號，控制前述輸出信號之頻率。
  9. 如請求項8之相位同步電路，其中前述電壓電流轉換電路係包含：電流比較器，其係輸入前述控制電壓、前述基準電壓、前述修整信號、前述限位信號及前述增益信號，比較前述控制電壓與前述基準電壓，而輸出判定電壓；及電流減法器，其係輸入前述判定電壓、前述控制電壓及前述修整信號，並輸出前述控制電壓與前述判定電壓之相減結果，作為前述控制信號。
  10. 如請求項8之相位同步電路，其中前述電壓電流轉換電路係包含：電流比較器，其係輸入前述控制電壓、前述基準電壓、前述修整信號、前述限位信號及前述增益信號，比較將 前述控制電壓轉換後之轉換電壓與前述基準電壓，而輸出判定電壓；及電流減法器，其係輸入前述轉換電壓及前述判定電壓，並輸出前述轉換電壓與前述判定電壓之相減結果，作為前述控制信號。
  11. 一種相位同步電路，其特徵為包含：相位頻率比較器、充電泵、迴路濾波器、選擇器、電壓控制振盪器、分頻器及調整單元，且構成為藉由前述相位頻率比較器比較基準信號與自前述分頻器輸出之回饋信號而作為相位差信號輸出，將該相位差信號通過前述充電泵、前述迴路濾波器及前述選擇器，作為控制電壓而輸入至前述電壓控制振盪器，藉此而將該電壓控制振盪器之輸出信號之頻率與相位控制為特定之值，前述電壓控制振盪器具備可將對前述控制電壓之前述輸出信號之頻率感度及前述輸出信號之上限頻率設定為任意值之功能，前述調整單元具有藉由調整用信號而調整前述電壓控制振盪器之輸出信號之頻率感度及上限頻率之功能，其中前述選擇器具有藉由選擇信號選擇前述控制電壓、第一參照電壓及第二參照電壓而作為控制電壓輸出之功能，前述電壓控制振盪器具有輸入前述控制電壓、基準電壓、修整信號及限位信號，按照前述控制電壓改變輸出 信號之頻率，可限制輸出信號之上限頻率，並且可分別藉由修整信號改變對控制電壓輸出之輸出信號之頻率感度，及藉由限位信號改變輸出信號之上限頻率之功能，前述分頻器具有輸入前述基準信號及前述輸出信號，將輸出信號予以分頻而輸出前述回饋信號，並且特定時間計數前述輸出信號，而輸出計數結果之功能，前述調整單元包含：校正電路，其係判定前述計數結果，並輸出前述選擇信號、前述修整信號及前述限位信號；及控制器，其係在前述輸出信號之頻率與相位開始前述控制之前，以前述電壓控制振盪器之頻率感度與輸出信號之上限頻率滿足希望之特性之方式而自動調整。
  12. 一種相位同步電路，其特徵為包含：相位頻率比較器、充電泵、迴路濾波器、選擇器、電壓控制振盪器、分頻器及調整單元，且構成為藉由前述相位頻率比較器比較基準信號與自前述分頻器輸出之回饋信號而作為相位差信號輸出，將該相位差信號通過前述充電泵、前述迴路濾波器及前述選擇器，作為控制電壓而輸入至前述電壓控制振盪器，藉此而將該電壓控制振盪器之輸出信號之頻率與相位控制為特定之值，前述電壓控制振盪器具備可將對前述控制電壓之前述輸出信號之頻率感度及前述輸出信號之上限頻率設定為任意值之功能， 前述調整單元具有藉由調整用信號而調整前述電壓控制振盪器之輸出信號之頻率感度及上限頻率之功能，其中前述選擇器具有藉由選擇信號選擇前述控制電壓、第一參照電壓及第二參照電壓而作為控制電壓輸出之功能，前述電壓控制振盪器具有輸入前述控制電壓、基準電壓、修整信號、限位信號及增益信號，按照前述控制電壓改變輸出信號之頻率，可限制輸出信號之上限頻率，並且可分別藉由修整信號改變對控制電壓輸出之輸出信號之頻率感度，藉由限位信號改變輸出信號之上限頻率，及藉由增益信號改變上限頻率限制特性之功能，前述分頻器具有輸入前述基準信號及前述輸出信號，將輸出信號予以分頻而輸出前述回饋信號，並且特定時間計數前述輸出信號，而輸出計數結果之功能，前述調整單元包含：校正電路，其係判定前述計數結果，並輸出前述選擇信號、前述修整信號、前述限位信號及前述增益信號；及控制器，其係在前述輸出信號之頻率與相位開始前述控制之前，以前述電壓控制振盪器之頻率感度與輸出信號之上限頻率滿足希望之特性之方式而自動調整。
  13. 一種相位同步電路，其特徵為包含：相位頻率比較器、充電泵、迴路濾波器、選擇器、電壓控制振盪器、分頻器及調整單元，且構成為 藉由前述相位頻率比較器比較基準信號與自前述分頻器輸出之回饋信號而作為相位差信號輸出，將該相位差信號通過前述充電泵、前述迴路濾波器及前述選擇器，作為控制電壓而輸入至前述電壓控制振盪器，藉此而將該電壓控制振盪器之輸出信號之頻率與相位控制為特定之值，前述電壓控制振盪器具備可將對前述控制電壓之前述輸出信號之頻率感度及前述輸出信號之上限頻率設定為任意值之功能，前述調整單元具有藉由調整用信號而調整前述電壓控制振盪器之輸出信號之頻率感度及上限頻率之功能，其中前述選擇器具有藉由選擇信號選擇前述控制電壓、第一參照電壓、第二參照電壓、外部電壓1及外部電壓2而作為控制電壓輸出之功能，前述電壓控制振盪器具有輸入前述控制電壓、基準電壓、修整信號、限位信號及增益信號，按照前述控制電壓改變輸出信號之頻率，可限制輸出信號之上限頻率，並且可分別藉由修整信號改變對控制電壓輸出之輸出信號之頻率感度，藉由限位信號改變輸出信號之上限頻率，及藉由增益信號改變上限頻率限制特性之功能，前述分頻器具有輸入前述基準信號及前述輸出信號，將輸出信號予以分頻而輸出前述回饋信號，並且特定時間計數前述輸出信號，而輸出計數結果之功能，前述調整單元包含： 校正電路，其係判定前述計數結果，並輸出前述選擇信號、前述修整信號、前述限位信號及前述增益信號；暫存器，其係供給切換手動調整與自動調整用之切換信號；及控制器，其係在前述輸出信號之頻率與相位開始前述控制之前，以前述電壓控制振盪器之頻率感度與輸出信號之上限頻率滿足希望之特性之方式而自動調整。
  14. 一種相位同步電路，其特徵為包含：相位頻率比較器、充電泵、迴路濾波器、選擇器、電壓控制振盪器、分頻器及調整單元，且構成為藉由前述相位頻率比較器比較基準信號與自前述分頻器輸出之回饋信號而作為相位差信號輸出，將該相位差信號通過前述充電泵、前述迴路濾波器及前述選擇器，作為控制電壓而輸入至前述電壓控制振盪器，藉此而將該電壓控制振盪器之輸出信號之頻率與相位控制為特定之值，前述電壓控制振盪器具備可將對前述控制電壓之前述輸出信號之頻率感度及前述輸出信號之上限頻率設定為任意值之功能，前述調整單元具有藉由調整用信號而調整前述電壓控制振盪器之輸出信號之頻率感度及上限頻率之功能，其中前述選擇器具有藉由選擇信號選擇前述控制電壓、第一參照電壓、第二參照電壓而作為控制電壓輸出之功能， 前述電壓控制振盪器具有輸入前述控制電壓、基準電壓、修整信號、限位信號及增益信號，按照前述控制電壓改變輸出信號之頻率，可限制輸出信號之上限頻率，並且可分別藉由修整信號改變對控制電壓輸出之輸出信號之頻率感度，藉由限位信號改變輸出信號之上限頻率，及藉由增益信號改變上限頻率限制特性之功能，前述分頻器係與前述調整單元一體地構成，具有輸入前述輸出信號、前述基準信號及分頻數，將輸出信號予以分頻，而輸出前述回饋信號，並且自前述輸出信號輸出前述選擇信號、前述修整信號、前述限位信號及前述增益信號之功能，並包含：波形產生部，其係輸入前述基準信號，並輸出調變信號；及調變器，其係輸入前述調變信號，對調變信號實施調變而作為分頻數輸出；前述分頻器包含控制器，該控制器係在前述輸出信號之頻率與相位開始前述控制之前，以前述電壓控制振盪器之頻率感度、輸出信號之上限頻率、及上限頻率限制特性滿足希望之特性之方式而自動調整。
  15. 一種半導體積體電路裝置，其特徵為包含：時脈資料回復器，其係依據指定之規格，自串列之輸入信號產生再生資料與再生時脈；第一相位同步電路，其係供給用以產生前述再生時脈之時脈； 並列、串列轉換器，其係自前述再生資料與前述再生時脈，將串列之前述再生資料予以並列轉換；並列、串列轉換器，其係將輸入之並列之輸入信號予以串列轉換，並依據上述指定之規格而輸出；及第二相位同步電路，其係產生供給至前述並列、串列轉換器之時脈信號；前述第一相位同步電路及前述第二相位同步電路係構成為分別包含：相位頻率比較器、充電泵、迴路濾波器、電壓控制振盪器、分頻器及調整單元，以前述相位頻率比較器比較基準信號與自前述分頻器輸出之回饋信號而作為相位差信號輸出，將該相位差信號通過前述充電泵及前述迴路濾波器而作為控制電壓輸入至前述電壓控制振盪器，藉此將該電壓控制振盪器之輸出信號之頻率與相位控制成指定之值，前述調整單元具有藉由調整用信號調整前述電壓控制振盪器之輸出信號之頻率與相位之功能，前述電壓控制振盪器具有依據前述調整用信號，可將對前述控制電壓之前述輸出信號之頻率感度及前述輸出信號之上限頻率限制於任意之值之功能。
  16. 如請求項15之半導體積體電路裝置，其中前述調整用信號包含：修整信號，其係設定對產生供給至前述並列、串列轉換器之時脈信號之相位同步電路及供給用以產生前述再生時脈之時脈之相位同步電路的前述各控制電壓之前述輸出信號之頻率感度；及限位信號，其係設定前述輸出信號之上限頻率。
TW095122140A 2005-08-08 2006-06-20 相位同步電路及使用其之半導體積體電路裝置 TWI385929B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005229387A JP4435723B2 (ja) 2005-08-08 2005-08-08 位相同期回路およびそれを用いた半導体集積回路装置

Publications (2)

Publication Number Publication Date
TW200713832A TW200713832A (en) 2007-04-01
TWI385929B true TWI385929B (zh) 2013-02-11

Family

ID=37717122

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095122140A TWI385929B (zh) 2005-08-08 2006-06-20 相位同步電路及使用其之半導體積體電路裝置

Country Status (3)

Country Link
US (2) US7504894B2 (zh)
JP (1) JP4435723B2 (zh)
TW (1) TWI385929B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI840802B (zh) * 2021-05-10 2024-05-01 南韓商三星電子股份有限公司 鎖相迴路及鎖相迴路操作方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487707B2 (en) 2006-08-08 2013-07-16 Mstar Semiconductor, Inc. Frequency synthesizer
US20080036544A1 (en) * 2006-08-08 2008-02-14 Fucheng Wang Method for adjusting oscillator in phase-locked loop and related frequency synthesizer
KR100869227B1 (ko) * 2007-04-04 2008-11-18 삼성전자주식회사 프리 캘리브레이션 모드를 가진 위상동기루프 회로 및위상동기루프 회로의 프리 캘리브레이션 방법
JP2008263508A (ja) * 2007-04-13 2008-10-30 Nec Electronics Corp クロックアンドデータリカバリ回路
WO2008146433A1 (ja) * 2007-05-30 2008-12-04 Panasonic Corporation スペクトラム拡散制御ｐｌｌ回路及びそのスタートアップ方法
US7728677B2 (en) * 2007-08-17 2010-06-01 Agere Systems Inc. Method and apparatus for calibrating a voltage controlled oscillator by varying voltage applied to power supply input
KR100889734B1 (ko) * 2007-09-11 2009-03-24 한국전자통신연구원 Ｔｄｄ 방식 통신 장치 및 그 동작 방법
JP5099630B2 (ja) * 2007-11-16 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置
US8836434B2 (en) * 2008-09-05 2014-09-16 Icera Inc. Method and system for calibrating a frequency synthesizer
US8085098B2 (en) * 2008-10-10 2011-12-27 Canon Kabushiki Kaisha PLL circuit
JP2010130412A (ja) 2008-11-28 2010-06-10 Renesas Technology Corp 半導体集積回路
JP5160578B2 (ja) * 2009-05-14 2013-03-13 日本電信電話株式会社 クロックデータ再生回路
WO2011116218A2 (en) * 2010-03-19 2011-09-22 Rhk Technology, Inc. Frequency measuring and control apparatus with integrated parallel synchronized oscillators
US8513992B1 (en) * 2010-09-10 2013-08-20 Integrated Device Technology, Inc. Method and apparatus for implementation of PLL minimum frequency via voltage comparison
FR2964809B1 (fr) * 2010-09-14 2012-11-02 St Microelectronics Sa Dispositif et procede de generation d'un signal de frequence parametrable
US8798223B2 (en) * 2010-12-23 2014-08-05 Ashish K. Choudhury Clock and data recovery unit without an external reference clock
JP2013081084A (ja) * 2011-10-04 2013-05-02 Renesas Electronics Corp デジタルｐｌｌ回路、半導体集積回路装置
TWI502897B (zh) * 2012-12-28 2015-10-01 Himax Tech Inc 壓控振盪器及鎖相迴路
JP6285457B2 (ja) 2013-11-07 2018-02-28 株式会社日立製作所 共振器、位相同期回路及び半導体集積回路装置
CN104734696B (zh) 2013-12-24 2017-11-03 上海东软载波微电子有限公司 锁相环频率校准电路及方法
CN104702275B (zh) * 2015-04-01 2017-12-08 成都西蒙电子技术有限公司 一种低相噪微波频率源电路和设备及方法
JP2018101958A (ja) * 2016-12-21 2018-06-28 ルネサスエレクトロニクス株式会社 半導体装置及び制御システム
EP3649735A4 (en) 2017-07-07 2021-03-24 INTEL Corporation DEVICE AND METHOD FOR IMPROVING LOCKTIME
US10958217B2 (en) * 2017-12-14 2021-03-23 U-Blox Ag Methods, circuits, and apparatus for calibrating an in-phase and quadrature imbalance
US10873335B2 (en) 2019-05-02 2020-12-22 Apple Inc. Divider control and reset for phase-locked loops
JP7534667B2 (ja) 2020-02-20 2024-08-15 株式会社ソシオネクスト 位相同期回路、送受信回路及び半導体集積回路
JP2022115619A (ja) * 2021-01-28 2022-08-09 ソニーセミコンダクタソリューションズ株式会社 半導体集積回路及び撮像装置
US11736113B2 (en) * 2021-07-09 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Automatic hybrid oscillator gain adjustor circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552865B2 (en) * 2001-05-25 2003-04-22 Infineon Technologies Ag Diagnostic system for a read/write channel in a disk drive
US6870411B2 (en) * 2001-08-30 2005-03-22 Renesas Technology Corp. Phase synchronizing circuit
TW200522008A (en) * 2003-09-19 2005-07-01 Matsushita Electric Ind Co Ltd Disk device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3177025B2 (ja) 1992-11-12 2001-06-18 旭化成マイクロシステム株式会社 Ｐｌｌ回路
JPH11289250A (ja) 1998-04-06 1999-10-19 Hitachi Ltd Ｐｌｌ回路およびシリアル・パラレル変換回路
JP2000049597A (ja) 1998-07-29 2000-02-18 Asahi Chem Ind Co Ltd Ｐｌｌ回路
JP3795364B2 (ja) * 2001-09-27 2006-07-12 シャープ株式会社 集積回路および受信装置
GB0127537D0 (en) * 2001-11-16 2002-01-09 Hitachi Ltd A communication semiconductor integrated circuit device and a wireless communication system
JP2005064896A (ja) * 2003-08-13 2005-03-10 Renesas Technology Corp 同期クロック発生回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552865B2 (en) * 2001-05-25 2003-04-22 Infineon Technologies Ag Diagnostic system for a read/write channel in a disk drive
US6870411B2 (en) * 2001-08-30 2005-03-22 Renesas Technology Corp. Phase synchronizing circuit
TW200522008A (en) * 2003-09-19 2005-07-01 Matsushita Electric Ind Co Ltd Disk device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI840802B (zh) * 2021-05-10 2024-05-01 南韓商三星電子股份有限公司 鎖相迴路及鎖相迴路操作方法

Also Published As

Publication number Publication date
US7504894B2 (en) 2009-03-17
JP4435723B2 (ja) 2010-03-24
US20090153204A1 (en) 2009-06-18
US7737792B2 (en) 2010-06-15
US20070030079A1 (en) 2007-02-08
JP2007049277A (ja) 2007-02-22
TW200713832A (en) 2007-04-01

Similar Documents

Publication Publication Date Title
TWI385929B (zh) 相位同步電路及使用其之半導體積體電路裝置
US8289057B2 (en) Phase locked loop
US9692395B2 (en) Frequency divider, clock generating apparatus, and method capable of calibrating frequency drift of oscillator
US8085098B2 (en) PLL circuit
US6333652B1 (en) Delay circuit
US7884655B2 (en) Control circuitry
JP6906460B2 (ja) Ｐｌｌ回路、それを備えた半導体装置、及び、ｐｌｌ回路の制御方法
JP5197485B2 (ja) Ｐｌｌ回路
JP4213359B2 (ja) 信号生成回路、タイミングリカバリｐｌｌ，信号生成システム及び信号生成方法
JP4514932B2 (ja) 校正された周波数変調位相同期ループのための方法および装置
US7170331B2 (en) Delay circuit
JP2006135892A (ja) 電圧制御発振器及び発振周波数調整方法
JP4555379B2 (ja) 位相同期回路およびそれを用いた半導体集積回路装置
US10291243B2 (en) Digital linearization technique for charge pump based fractional phased-locked loop
TWI814098B (zh) 片上系統裝置、擴頻時脈生成器及其離散時間迴路濾波方法
JPH11273253A (ja) パルス幅制御回路及びディスク記録制御回路
JP2005136798A (ja) クロック生成システム及び半導体集積回路
JP5231931B2 (ja) Ｐｌｌ回路
US20240235561A9 (en) Sampling fractional-n phase-locked loop with feedback spur compensation
JP2008085534A (ja) 電圧制御型発振器
JP3843103B2 (ja) パルス幅制御回路
JP3843104B2 (ja) パルス幅制御回路
JP2007184845A (ja) 半導体装置
KR20060074516A (ko) 위상 고정 루프의 전하 펌프