WO2007069360A1 - フィルタのカットオフ周波数調整回路 - Google Patents

フィルタのカットオフ周波数調整回路 Download PDF

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WO2007069360A1
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filter
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Takeshi Ikeda
Hiroshi Miyagi
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Neuro Solution Corp.
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00Networks using active elements
    • H03H11/02Multiple-port networks
    • H03H11/04Frequency selective two-port networks
    • H03H11/12Frequency selective two-port networks using amplifiers with feedback
    • H03H11/1291Current or voltage controlled filters
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H2210/00Indexing scheme relating to details of tunable filters
    • H03H2210/02Variable filter component
    • H03H2210/021Amplifier, e.g. transconductance amplifier
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H2210/00Indexing scheme relating to details of tunable filters
    • H03H2210/04Filter calibration method
    • H03H2210/043Filter calibration method by measuring time constant

Definitions

  • the present invention relates to a filter cut-off frequency adjusting circuit on a semiconductor integrated circuit, and more particularly, to a circuit for adjusting the cut-off frequency of a filter composed of a capacitor and a resistor. This is suitable.
  • FIG. 1 is a diagram showing an example of the filter circuit.
  • 10 0 1 is a differential operation, and its negative input terminal is grounded.
  • 1 0 2 is a resistor connected to the positive input terminal of the differential op-amp 1 0 1.
  • 1 0 3 is a capacitor connected between the positive input terminal and the output terminal of the differential operational amplifier 1 0 1.
  • Filter circuit shown in FIG. 1 This Ri known primary Akuti Boeuf Lee Noreta der, its mosquito Tsu preparative-off frequency f c,
  • the resistance value R and the capacitance value C are determined to be values necessary to obtain a desired cut-off frequency.
  • the semiconductor process
  • Patent Document 1 Japanese Patent Laid-Open No. 2 0 4 — 2 3 5 4 7
  • Patent Document 2 Japanese Patent Laid-Open No. 2 0 0 4-3 0 3 5 0 8 Disclosure of Invention
  • Patent Documents 1 and 2 can select the resistance value, they disclose how to select the optimum resistance value to obtain a desired cutoff frequency. The selection method of resistance value was unknown.
  • an object of the present invention is to appropriately adjust the cut-off frequency of a finelet using a signal processing unit such as a DSP (Digital Signal Processor).
  • a signal processing unit such as a DSP (Digital Signal Processor).
  • the filter force cutoff frequency adjusting circuit includes a plurality of resistors, a switch for selecting one of the plurality of resistors, A filter circuit is configured with a sensor and.
  • the cut-off frequency is determined based on the resistance value of the resistance element selected from the plurality of resistance elements by the switch and the capacitance value of the sensor.
  • the first frequency clock signal and the second frequency clock signal for adjustment are generated. And a first clock signal that is output from the filter circuit when the clock signal of the first frequency is input to the filter circuit.
  • the second frequency clock signal is input to the filter circuit, the second level of the signal output from the filter circuit is compared in magnitude and the switch is controlled according to the comparison.
  • a plurality of capacitors are provided, and based on the capacitance value of the capacitor selected by the switch and the resistance value of the resistance element. It is also possible to determine the force frequency of the filter circuit. As in the case described above, the cut-off frequency of this field ⁇ is adjusted using a clock generation circuit and a signal processing unit. For example, it is determined whether or not the first level and the second level are within the range of the predetermined value, and if the level is within the range of the predetermined value, the second level The switch is controlled based on the result of the determination.
  • an optimum resistance value or capacitance value is selected by using the signal processing unit, and thereby the cutoff frequency of the finoleta can be adjusted appropriately.
  • FIG. 1 is a diagram illustrating an example of a finalizer circuit.
  • FIG. 2 is a diagram illustrating a configuration example of a filter cut-off frequency adjusting circuit according to the present embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of the clock generation circuit according to the present embodiment.
  • FIG. 4 is a diagram illustrating a configuration example of the filter circuit according to the present embodiment.
  • FIG. 5 is a diagram illustrating the frequency characteristics of the filter circuit according to the present embodiment.
  • FIG. 6 is a diagram showing a configuration example of a radio receiver to which the filter cut-off frequency adjusting circuit according to the present embodiment is applied.
  • Fig. 7 is a flowchart showing an example of operation in the cut-off frequency adjustment mode.
  • FIG. 2 is a diagram showing a configuration example of the filter force-off frequency adjusting circuit according to the present embodiment.
  • the cut-off frequency adjusting circuit according to this embodiment includes a filter circuit 1, a clock generation circuit 2, a DSP 3 as a signal processing unit, and a clock circuit. 4, an inverter 5, an A / D converter 6, and a plurality of switches SW 1 to SW 3.
  • CMOS Complementary Metal Oxide Semiconductor
  • Bi-CMOS Bi-CMOS
  • DSP 3 controls the on / off of each switch SW1 to SW3 by the mode control signal AE, and at the same time the clock generation circuit 2 by the mode control signal AE and the frequency switching control signal FSEL. Control the behavior.
  • the mode control signal AE output from the DSP 3 is at the “Lo” level, it is in the normal mode, the first and second switches SW 1 and SW 2 are turned off, and the third Switch SW 3 is turned on.
  • the mode control signal AE is at the “Hi” level, the cut-off frequency adjustment mode is set, the first and second switches SW 1 and SW 2 are turned on, and the third switch is turned on. Switch SW 3 is turned off.
  • Clock generation circuit 2 uses DSP 3 to adjust the cutoff frequency.
  • the clock signal CK 1 of the first frequency eg 2 40 KH z
  • the clock of the second frequency eg 4 80 KH z
  • FIG. 3 is a diagram illustrating a configuration example of the clock generation circuit 2.
  • 2 2 is an AND gate, which takes a logical product of a clock signal C K of a reference frequency (eg, 3.84 MHz) and a mode control signal A E.
  • a reference frequency eg, 3.84 MHz
  • a E a mode control signal
  • the mode control signal A E force S “Hi” level
  • the clock signal CK passes through the AND gate 22.
  • 2 3 is a 1/2 frequency divider, which divides the frequency of the clock signal CK (3.84 MHz) by 1/2.
  • 24 is a frequency switching switch, and switching is controlled by a frequency switching control signal F S E L supplied from D S P 3.
  • the two input terminals of this frequency switching switch 24 are connected to the clock signal supplied from the input terminal of the 1 Z 2 divider circuit 23 (the signal of 3.8 4 MHz not divided). ) And the clock signal supplied from the output terminal of the 1/2 divider circuit 2 3 (1.92 MHz signal divided by 1 to 2).
  • the frequency switching switch 2 4 is connected to the output terminal of the 1/2 division circuit 2 3. Select and output the supplied clock signal.
  • the frequency switching switch 2 4 is input to the 1/2 frequency dividing circuit 2 3. Selects the clock signal supplied from the end and outputs it.
  • the D gate 26 calculates the logical product of the value of each bit output from the 3-bit counter 25 and the mode control signal AE, and outputs the result. • 3 o If you increase the voltage accuracy, you can increase the number of bits.
  • the ratio of the resistance values is 4 R in order from the most significant bit.
  • P cook signal C K 2. 28 is a bias resistor that applies a bias voltage to the clock signal.
  • the clock signal C K 1 / c K 2 output from the clock generation circuit 2 is the second switch SW shown in Fig. 2.
  • the circuit shown in Fig. 3 is shown as an example of the configuration of the clock generation circuit 2. However, this is only an example and is not limited to this.
  • FIG. 4 is a diagram showing a configuration example of the filter circuit 1. In Figure 4, o
  • A is a differential op-amp
  • R 1 and R 2 are resistors connected in series to the positive input terminal of the differential operational amplifier OA.
  • the resistor R 1 has a configuration in which N (N is an integer of 2 or more) resistor elements R 1,..., R 2, N are connected in series.
  • the resistance values of the resistance elements RM, R, 2..., R 1 N may be the same or different.
  • the resistor R 2 has a configuration in which N resistor elements R 2 1> 2 2, •, R 2 N are connected in series.
  • the resistance values of the resistance elements 2 1, 2 2 ,..., R 2 N may be the same or may be different.
  • C 0 is a capacitor connected to the input terminal IN
  • C 1 is a differential operational amplifier Capacitor connected between the positive input terminal of OA and the ground
  • C 2 is connected between the output terminal ⁇ UT of the differential op amp OA and the connection point of resistors R l and R 2 It is a capacitor.
  • the negative feedback input of the output of the differential op-amp OA is input to the negative input terminal of the differential operational amplifier OA.
  • the filter circuit 1 shown in Fig. 4 includes a differential operational amplifier O A, resistors R l,
  • resistors R 1 and R 2 are respectively connected to a plurality of resistance elements R,,, R, 2 ,
  • • ⁇ , S 2 N -, is a sweep rate pitch for selecting a plurality of resistance elements R 2 1, R 2 2, ⁇ ⁇ ⁇ , what Re or Churyoku et R 2 N.
  • R 1 N and a plurality of switches S,,, S, 2 , ..., S 1 N ⁇ , are connected by ladder, and any one switch can be turned on.
  • the resistance element connected in series is selected. For example, when the first switch is turned on, the first resistance element is short-circuited, and the second and subsequent resistance elements R 1, 2 ,..., R 1 N are connected in series.
  • a plurality of resistance elements R 2 ,, R 2 2, ⁇ ⁇ ⁇ , R 2 N and a plurality of Sui Tsu Chi S 2 ,, S 2 2, ⁇ ' ⁇ , S 2 N are ladder connected
  • the resistor elements connected in series are selected. For example, when the first switch S 2 , is turned on, the first resistance element R 2 , is short-circuited, and the second and subsequent resistance elements R 2 2 ,..., R 2 N are connected in series. It will be.
  • a plurality of sweep rate pitch S have S 1 2,, ⁇ ⁇ , S 1 N - ,, S 2,, S 2 2, ⁇ ⁇ ⁇ , S 2 N -, Chi jar of, i-th (
  • any one set of switches S, i, S. By turning on i, the resistance value of the resistor R 1 R 2 connected to the differential operational amplifier OA can be made variable.
  • the AZD converter 6 converts the signal output from the filter circuit 1 into digital data and supplies it to D S P 3.
  • D S P 3 performs digital signal processing on the digital data input from the A / D converter 6 when the normal mode is set, and outputs the resulting data to the outside.
  • the DSP 3 inputs the first frequency clock signal CK 1 generated by the clock generation circuit 2 to the filter circuit 1 in the cutoff frequency adjustment mode.
  • the level LV 1 of the signal output from the filter circuit 1 and the clock signal CK 2 of the second frequency generated by the clock generation circuit 2 are filtered. 1 is compared with the level LV 2 of the signal output from the filter circuit 1 and the switch? "1 2 ⁇ ⁇ » 1 ⁇ > 2 1 » ⁇ 2 2» ⁇ ...
  • Controls S 2- that is, DS ⁇ 3 is the switch control signal ⁇ ⁇ , Is supplied to the filter circuit 1 so that all switches s,,,
  • the switch 3 first detects the difference jS between the signal level LV1 and the signal level LV2, and the difference value is a predetermined value ⁇ (desired force).
  • a force equal to the difference between the signal level of 2 40 KH ⁇ and the signal level of 4 8 OKH z) is equal to the predetermined tolerance X for the ⁇ Determining whether or not you can enter ⁇
  • a clock signal C K 1 of 2400 kHz is applied to the filter circuit.
  • the signal output from the filter circuit 1 is LV 1 0 [d ⁇ ], and the clock signal CK 2 of 4 80 KHz is input to the filter circuit 1. If the level of the signal output from the filter circuit 1 is LV 2 force S— ⁇ [dB] (if [3] is high), the desired cutoff frequency is obtained. You will be there.
  • the clock signal CK 2 of 48 kHz is filtered.
  • the level LV 2 of the output signal from the first output of the filter circuit is not 1 a [d B] ( ⁇ ⁇ a), and an error occurs.
  • DSP 3 determines whether this error is within a predetermined tolerance X. In other words, if the tolerance is ⁇ x, it is determined whether or not the condition of ⁇ — ⁇ ⁇
  • Each switch S,,, S, 2 when the signal level LV 1, LV 2 difference 3 is adjusted to be within the range of the predetermined value ⁇ or its tolerance X S, ⁇ _,, S 2 ,, S 2 2, ⁇ ⁇ ⁇ , S 2 N -, the data representing the selected state, is held in Note re not shown, DSP 3 each sweep rate Tsu 0 in accordance with the data 1 1, 1 2, 1 N-1 2 1, 2 2. As a result, the desired frequency characteristic is maintained constant.
  • FIG. 6 is a diagram showing a configuration example of a radio receiver to which the filter cut-off frequency adjusting circuit according to the present embodiment configured as described above is applied. Note that in FIG. 6, those given the same reference numerals as those shown in FIG. 2 have the same functions, and therefore, redundant description is omitted here.
  • the radio receiver shown in Fig. 6 receives an RF signal (high frequency signal) via an antenna 51 and supplies the received RF signal to an LNA (low noise amplifier) 52.
  • the signal amplified by the LNA 5 2 is supplied to the mixer 5 3.
  • the mixer 53 mixes the RF signal of a predetermined frequency band input from the LNA 52 and the local oscillation signal supplied from the local oscillator 54.
  • the RF signal is converted to an IF signal (intermediate frequency signal).
  • the IF signal generated by the mixer 53 is supplied to the buffer 4 via the third switch SW 3.
  • the IF filter 5 4 connected to the subsequent stage of the buffer 4 is equivalent to the above-described filter circuit 1 and corresponds to the IF signal input from the buffer 4.
  • the AZ D converter 6 converts the IF signal input from the IF filter 5 4 into digital data and supplies it to D S P 3.
  • D S P 3 performs baseband processing including demodulation processing on the input digital data.
  • clock signals CK 1 and CK generated sequentially by clock generation circuit 2 2 is supplied to the buffer 4 via the second switch SW 2.
  • the IF filter 5 4 is a mouth signal that is input from the buffer 4.
  • the A / D converter 6 converts the signal input from the IF filter 5 4 into a digital signal and supplies it to the DSP 3.
  • ⁇ DS ⁇ 3 is the input digital data (signal level LV 1 and LV 2 data), and the IF filter 54 (the filter circuit 1) switch
  • Fig. 7 is a flowchart showing an example of operation in the adjustment mode of the power-off frequency.
  • DS ⁇ 3 sets the mode control signal A "to“ Hi ”and sets the adjustment mode of the power cutoff frequency (step S 1).
  • DSP 3 includes a plurality of switches S, provided corresponding to the resistor R 1.
  • Step S 2 the clock generation circuit 2 controls the clock of 2400 KHz according to the control of the DSP 3.
  • Clock signal CK 1 is generated (step S 3).
  • the first frequency clock signal CK 1 generated here is processed by the final circuit 1 and the A / D converter 6.
  • the DSP 3 detects the signal level LV 1 based on the data inputted from the A / D converter 6 and holds it in a memory (not shown) (step S 4).
  • the clock generation circuit 2 generates a clock signal CK 2 of 4880 KHz according to the control of the DSP 3 (step S 5, the second generated in this step).
  • the frequency clock signal CK 2 is processed by the filter circuit 1 and the A / D converter 6 and supplied to the DSP 3.
  • the DSP 3 is input from the A / D converter 6. Based on the data, the signal level LV 2 is detected and held in memory (not shown) (step S 6).
  • DSP 3 calculates signal level LV 1, LV 2 (difference between LV 1 and LV 2) 3 (step S 7), and the difference 3) is equal to a predetermined value. Judge whether it is within the specified error range. That is, it is determined whether or not the condition of ⁇ — ⁇ ⁇ / 3 ⁇ ⁇ + ⁇ is satisfied (step S 8). If this condition is not satisfied, it is determined whether or not the signal level LV 2 is greater than a predetermined value ⁇ (step S 9).
  • step S 1 the actual cut-off frequency is shifted higher than the desired cut-off frequency, so DSP 3 is switched on in step S 1 good Ri also the first-stage (sweep rate pitch S,,, S 2, side) to control the cormorants'll switch to the jar by turning on the sweep rate pitch of (Step-up S 1 0). As a result, the combined resistance values R 1, R 2 increase, and the cut-off frequency decreases. On the other hand, when LV 2 is ⁇ , the actual cut-off frequency is shifted lower than the desired cut-off frequency, so DSP 3 is switched on in step S 1.
  • Tchiyo Ri also the second-stage (sweep rate pitch S, ⁇ -,, S 2 , side) to control the cormorants by switching to jar by turning on the sweep rate pitch of (Step-up S 1 1).
  • the combined resistance values R 1, R 2 are reduced, and the cut-off frequency is increased.
  • step S 1 0 or step S I 1 After step S 1 0 or step S I 1, return to step S 3 and repeat the same process. It is also possible to return to the processing of step S 5 instead of step S 3. As a result of such repeated processing, the suites 1 1 1,. 1 2, ⁇ ⁇ »° 1 ⁇ -1>. twenty one , . twenty two , ⁇ ⁇
  • step S 8 DSP 3 switches the switch control signals BP, BP N _, Is held in a memory (not shown) (step S 1 2), and the mode control signal AE is returned to “Lo” (step S 13).
  • step S 8 If S, N _,, S 2,, S 2 2 ,..., S 2 N —, is not satisfied, the error in step S 8 is not satisfied. Process.
  • switch control signals BP, BP N in memory at step S 1 2, switches S,,, S, 2 , S, N _,, S 2 ,, S 2 2
  • the state of, ⁇ is fixed.
  • This memory can be either non-volatile memory or volatile memory.
  • non-volatile memory once the cutoff frequency is adjusted, it is not necessary to adjust thereafter.
  • volatile memory for example, the cut-off frequency is adjusted each time the radio receiver is turned on. Even if non-volatile memory is used, the adjustment can be performed again.
  • DSP 3 is used.
  • the optimum resistance value of the filter circuit 1 is selected by the digital signal processing, and the force-off frequency of the filter circuit 1 can be adjusted appropriately.
  • a plurality of resistance elements R,,, R, 2, ⁇ Selection ⁇ , R, N, R, , R 2 a, ' ⁇ ⁇ , the R 2 N Churyoku, et either
  • the resistance value is made variable and the force cutoff frequency of the filter circuit 1 is adjusted accordingly.
  • For example, multiple capacitors can be used. It is also possible to change the capacitance directly by selecting one of them and adjusting the cut-off frequency of the filter circuit 1 accordingly.
  • the secondary active filter has been described as an example of the filter circuit 1.
  • the present invention is not limited to this.
  • it is a primary or higher-order active filter. It can be a good filter or a passive filter. It can also be used for various types of finalizers, such as Chepischew filters, Vex self filters, and cut filter.
  • the present invention is useful for a circuit for adjusting the cutoff frequency of a filter circuit composed of a capacitor and a resistor.

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Abstract

 複数の抵抗素子と、その中から何れかを選択するためのスイッチと、コンデンサとを備え、複数の抵抗素子の中からスイッチにより選択された抵抗素子の抵抗値とコンデンサの容量値とに基づいてそのカットオフ周波数が決定されるフィルタ回路1と、第1の周波数のクロック信号CK1および第2の周波数のクロック信号CK2を発生するクロック発生回路2と、第1の周波数のクロック信号CK1をフィルタ回路1に入力した場合にフィルタ回路1から出力される信号のレベルと、第2の周波数のクロック信号CK2をフィルタ回路1に入力した場合にフィルタ回路1から出力される信号のレベルとを大小比較し、その比較結果に応じてスイッチを制御するDSP3とを備える。

Description

明 細 書 フ ィ ルタ のカ ツ トオフ周波数調整回路 技術分野
本発明は、 半導体集積回路上における フィ ルタのカ ツ トオフ周波数調 整回路に関 し、 特に、 コ ンデンサと抵抗とで構成される フ ィ ノレタのカ ッ トオフ周波数を調整するための回路に用レ、て好適なものである。 背景技術
従来、 コ ンデンサと抵抗と で構成されるフ ィ ルタ回路が各種電子回路 において用いられている。 図 1 は、 当該フ ィルタ回路の一例を示す図で' ある。 図 1 において、 1 0 1 は差動オペァンプであ り 、 そのマイナス入 力端子は接地されている。 1 0 2 は差動ォぺアンプ 1 0 1 のプラス入力 端子に接続された抵抗である。 1 0 3 は差動オペアンプ 1 0 1 のプラ ス 入力端子と 出力端子と の間に接続された ンデンサである。 こ の図 1 に 示すフィルタ回路は周知の一次ァクティ ブフ イ ノレタであ り 、 そのカ ツ ト オフ周波数 f cは、
f = 1 2 π ( R C ) 1 2
によって与え られ、 抵抗の抵抗値 Rおよびコ ンデンサ 'の容量値 Cに依存 する。
こ こ で 、 抵抗値 Rおよび容量値 Cは、 所望のカ ツ トオフ周波数を得る のに必要な値に決められる。 と ころが、 半導体プロ セスにおいて実際は
、 フ ィ ルタ回路を構成する抵抗およびコ ンデンサの製造ばらつき によ り カ ッ トォフ周波数がずれ (半導体プロ セスでは抵抗値 Rおよび容量値 C のばらつきが ± 3 0 %程度) 、 カ ッ トオフ周波数規格を満足せずに不良 品と なる場合がある と い う 問題があった。 そのため.、 フィ ノレタ回路の力 ッ トオフ周波数は、 当該フ ィ ルタ回路を組み込んで製造した製品 (例え ばラ ジオ受信機など) の出荷前に、 個別に調整でき る よ う にする こ と が 望ま しい。
これに対して、 従来、 抵抗値の異なる複数の抵抗を け 、 その中から 何れかを選択可能に構成する こ とで抵抗値を可変と し 、 これに つて力 ッ トオフ周波数を調整でき る よ う に したフィ ノレタ回路が提案 れてレ、る (例えば、 特許文献 1 , 2参照)
特許文献 1 : 特開 2 0 0 4 — 2 3 5 4 7 号公報
特許文献 2 : 特開 2 0 0 4 — 3 0 3 5 0 8 号公報 発明の開示
しかしながら、 上記特許文献 1 , 2 では、 抵抗値を選択する こ とがで き る ものの、 所望のカ ツ トオフ周波数を得るのに最適な抵抗値をどのよ う に選択するのかについては開示しておらず、 抵抗値の選択方法が不明 であった。
そこで本発明は、 D S P (Digital Signal Processor) などの信号処 理部を利用 して、 フイ ノレタ のカ ツ 卜ォフ周波数を適切に調 でさ る つ にする こ と を 目的とする。
上記した課題を解決するために 、 本発明によ る フ ィルタの力 ク トオフ 周波数調整回路では、 複数の抵抗 子と 、 複数の抵抗 子の中から何れ かを選択するためのスィ ツチと、 ン丁ンサと を備えてフィルタ回路を 構成する。 このフ ィ ルタ回路は、 複数の抵抗素子の中からスィ ッチによ り選択された抵抗素子の抵抗値と ンテンサの容量値と に づいてその カ ツ トオフ周波数が決定される。 本発明ではさ らに、 準とする第 1 の 周波数のク 口 ッ ク信号および調整用の第 2 の周波数のク クク信号を発 生する ク 口 ッ ク発生回路を備える と と もに、 第 1 の周波数のク ロ ッ ク信 号をフ ィ ルタ回路に入力 した場合にフィルタ回路から出力 される信号の 第 1 の レベノレと 、 第 2 の周波数のク 口 ッ ク信号をフ ィ ルタ回路に入力 し た場 にフ ィルタ回路から出力される信号の第 2 の レベルと を大小比較 し、 その比較 に応じてスィ ッチを制御する信号処理部を備えている また、 抵饥 子を複数設ける と に代えて複数のコ ンデンサを設け、 スィ ツチによ り 選択されたコ ンケンサの容量値と抵抗素子の抵抗値と に 基づいてフ ィ ルタ回路の力 ッ 卜ォフ周波数が決定される よ う に しても良 い。 この場ム α のカ ツ トオフ周波数の 整も上述の場合と 同様に、 ク ロ ッ ク発生回路と信号処理部と を用レ、て行 ラ 。 例えば、 第 1 の レベルと第 2 の レべノレと の が所定の値の範囲内にあるかどう かを判定し 、 所定の値 の範囲内になレ、と きには第 2 の レぺルと所定の値とのどち らの方が大き いかを判定 し 、 その判定結果に 、じてスィ ツチを制御する。
上記のよ ラ に構成した本発明によれば 、 信号処理部を利用 して最適な 抵抗値あるいは容量値を選択 し 、 これによってフ ィノレタのカ ッ トオフ周 波数を適切に 整する こ とがでさ る o 図面の簡単な説明
図 1 は、 フ イ ノレタ回路の一例を示す図である。
図 2 は、 本実施形態による フ ィ ルタ のカ ツ トオフ周波数調整回路の構 成例を示す図である。
図 3 は、 本実施形態による ク 口 ッ ク発生回路の構成例を示す図である 図 4 は、 本実施形態による フ ィルタ回路の構成例を示す図である。 図 5 は、 本実施形態による フ ィ ルタ回路の周波数特性を示す図である 図 6 は、 本実施形態によるフ ィルタのカ ツ トオフ周波数調整回路を適 用 したラ ジオ受信機の構成例を示す図である。
図 7 は、 カ ツ トオフ周波数の調整モー ド時における動作例を示すフ ロ 一チヤ一トである。 発明を実施するための最良の形態
以下、 本発明の一実施形態を図面に基づいて説明する。 図 2 は、 本実 施形態によ るフ ィルタの力 ッ トオフ周波数調整回路の構成例を示す図で ある。 図 2 に示すよ う に、 本実施形態によ るカ ッ トオフ周波数調整回路 は、 フィ ルタ回路 1 、 ク ロ ック発生回路 2 、 信号処理部と しての D S P 3 、 ノくッ フ ァ 4 、 イ ンバ一タ 5 、 Aノ D変換器 6 および複数のスィ ッチ S W 1 〜 S W 3 を備えて構成されている。 これらは、 例えば C M O S (C omplementary Metal Oxide Semiconductor) プロセスまたは B i — C M O S (Bipolar-CMOS) プロセスによって 1 チップに集積化する こ とが可 能である。
D S P 3 は、 モー ド制御信号 A Eによって各スィ ツチ S W 1〜S W 3 のオン オフを制御する と と もに、 モー ド制御信号 A Eおよび周波数切 替制御信号 F S E Lによってク 口 ッ ク発生回路 2 の動作を制御する。 D S P 3 よ り 出力されるモー ド制御信号 A Eが " L o " レベルのと きは通 常モー ドと な り 、 第 1 および第 2 のスィ ッチ S W 1 , S W 2 がオフ、 第 3 のスィ ッチ S W 3 がオンと される。 一方、 モー ド制御信号 A Eが " H i " レベルのと きはカ ッ トオフ周波数の調整モー ドと な り 、 第 1 および 第 2 のスィ ッチ S W 1 , S W 2 がオン、 第 3 のスィ ッチ S W 3 がオフ と される。
ク ロ ッ ク発生回路 2 は、 D S P 3 によってカ ツ トオフ周波数の調整モ ー ドが設定されている と き に、 第 1 の周波数 (例えば 2 4 0 K H z ) の ク ロ ッ ク信号 C K 1 およぴ第 2 の周波数 (例えば 4 8 0 K H z ) のク ロ ッ ク信号 C K 2 を順次発生する。
図 3 は、 ク ロ ッ ク発生回路 2 の構成例を示す図である。 図 3 において 、 2 2 は A N Dゲー トであ り 、 基準周波数 (例えば 3 . 8 4 MH z ) の ク ロ ッ ク信号 C K とモー ド制御信号 A E と の論理積を と る。 モ一 ド制御 信号 A E力 S " H i " レベルのと き に、 ク ロ ック信号 C Kがこの A N Dゲ ― ト 2 2 を通過する。
2 3 は 1 / 2分周回路であ り 、 ク ロ ック信号 C Kの周波数 ( 3 . 8 4 MH z ) を 1 / 2 に分周する。 2 4 は周波数切替スィ ッチであ り 、 D S P 3 から供給される周波数切替制御信号 F S E Lによって切替が制御さ れる。 この周波数切替スィ ッチ 2 4 の 2つの入力端子には、 1 Z 2分周 回路 2 3 の入力端から供給される ク 口 ック信号 (分周 されていない 3 . 8 4 MH z の信号) と、 1 / 2 分周回路 2 3 の出力端から供給される ク ロ ッ ク信号 ( 1 ノ 2分周 された 1 . 9 2 M H z の信号) と が入力されて いる。 ク ロ ッ ク発生回路 2 にて 2 4 O K H z のク ロ ッ ク信号 C K 1 を発 生する と きは、 周波数切替スィ ッチ 2 4 は、 1 ノ 2 分周回路 2 3 の出力 端から供給される ク ロ ッ ク信号を選択して出力する。 一方、 ク ロ ッ ク発 生回路 2 にて 4 8 O K H z のク ロ ッ ク信号 C K 2 を発生する と きは、 周 波数切替スィ ツチ 2 4 は、 1 / 2分周回路 2 3 の入力端から供給される ク 口 ッ ク信号を選択して出力する。
2 5 は 3 ビッ ト カ ウンタであ り 、 周波数切替スィ ツチ 2 4 よ り 選択的 に出力されたク ロ ッ ク信号に基づいてカ ウン ト動作し、 3 ビッ 卜のカ ウ ン ト値を出力する。 こ こで、 Q 0 は最上位ビッ ト、 Q 1 は第 2 ビッ ト、 Q 2 は最下位ビッ 卜の出力端子である。 2 6 は第 3 の A N Dゲー トであ り 、 3 ビッ トカ ウ ンタ 2 5 によ り カ ウン ト されるカ ウ ン ト値の各 ビッ ト に対して 1 つずつ設けられてレ、る o 各ビク 卜に対応 したそれぞれの A N
Dゲ — ト 2 6 は 、 3 ビッ 卜カ ク ンタ 2 5 り 出力される各ビッ 卜 の値と モ一ド制御信号 A E との論理積を と り 、 その結果をそれぞれ出力す •3 o なお 、 電圧精度を上げる と さは 、 力 クンタのビッ 卜数を増やせば良い。
2 7 は抵抗であ り 、 第 3 の A N Dゲ一卜 2 6 の 3 つの出力に対して 1 つずつ設け られてお り 、 その抵抗値の比率は最上位ビッ トから順に 4 R
: 2 R R と なつている o I Cの場合は抵抗の相対精度が非常に良い。 この 3 つの抵抗 2 7 の一端はま と めて接続されてお り 、 その接続点に現 れる信号が第 1 の周波数のク D ッ ク信号 C K 1 または第 2 の周波数のク
P ク ク信号 C K 2 と して出力 される 。 2 8 はク ロ ッ ク信号に対してバイ ァス 圧を与えるバイ ァス抵抗である。 ク ロ ッ ク発生回路 2 よ 出力さ れたク 口 ク ク信号 C K 1 / c K 2 は 、 図 2 に示した第 2 のスィ シチ S W
2およびバ ッ フ ァ 4 を介してフ ィ ノレタ回路 1 に入力される。
なお こ こではク ロ ック発生回路 2 の構成例と して図 3 のよ ラ な回路 を示したが、 これは単なる一例であつて、 これに限定される ちのではな レ、 o
図 4 は、 フ ィ ルタ回路 1 の構成例を示す図である 。 図 4 において、 o
Aは差動ォペアンプ、 R l , R 2 は差動オペアンプ O Aのプラス入力端 子に直列に接続された抵抗である。 抵抗 R 1 は、 N個 ( Nは 2以上の整 数 ) の抵抗素子 R , , , , 2 . · · · , R , Nを直列に接続した構成と な つている。 抵抗素子 R M , R , 2 . · · · , R 1 Nの抵抗値は同 じであつ てち良い し、 異なつていても良い。 同様に、 抵抗 R 2 は、 N個の抵抗素 子 R 2 1 > 2 2 , • · · , R 2 Nを直列に接続した構成と なっている。 抵 抗素 · 2 1, 2 2 , · · · , R 2 Nの抵抗値は同 じであっても良い し、 異なつていて も良い。
C 0 は入力端子 I Nに接続されたコ ンデンサ、 C 1 は差動オペアンプ O Aのプラ ス入力端子と アース と の間に接続されたコ ンデンサ、 C 2 は 差動ォぺァ ンプ O Aの出力端子 ο U T と抵抗 R l , R 2 の接続点と の間 に接続されたコ ンデンサである。 差動オペアンプ O Aのマイナス入力端 子には 、 当該差動ォぺアンプ O Aの出力が負帰還入力 されている。
この図 4 に示すフ ィルタ回路 1 は、 差動オペアンプ O A、 抵抗 R l ,
R 2およびコ ンデンサ C 1 , C 2 から成る周知の二次ァクティ ブフ ィ ル タにおレ、て、 抵抗 R 1 , R 2 をそれぞれ複数の抵抗素子 R , , , R , 2 ,
, R 1 N, R 2 1 . Λ 2 2 > • , R 2 Nで構成したものである。
s , , , s , 2 > • • > c ^ 1 - 1 ! は複数の抵抗素子 R , い R 1 2 , · ·
· , R 1 Nの中から何れかを選択するためのスィ ッチ、 S 2 ,, S 2 2 , ·
• · , S 2 N— , は複数の抵抗素子 R 2 1 , R 2 2 , · · · , R 2 Nの中力 ら何 れかを選択するためのスィ ッチである。 複数の抵抗素子 R , ,, R , 2 , .
• · , R 1 N と複数のスィ ッチ S , , , S , 2 , · · · , S 1 N― , はラダー接 続されてお り 、 何れか 1 つのスィ ッ チをオンとする こ と によ り 、 直列接 続する抵抗素子を選択するよ う になっている。 例えば、 1 番目 のスイ ツ チ をオンにする と 、 1 番目の抵抗素子 は短絡され、 2番目以降 の抵抗素子 R , 2, · · · , R 1 Nが直列接続される こ と になる。
同様に、 複数の抵抗素子 R 2 ,, R 2 2, · · · , R 2 Nと複数のスイ ツ チ S 2,, S 2 2 , · ' · , S 2 N , はラダー接続されており 、 何れか 1 つ のスィ ツチをオンとする こ と によ り 、 直列接続する抵抗素子を選択する よ う になってレ、る。 例えば、 1 番目 のスィ ッチ S 2 , をオンにする と 、 1 番目の抵抗素子 R 2 , は短絡され、 2番目以降の抵抗素子 R 2 2 , . . . , R 2 Nが直列接続される こ とになる。
こ こ で、 複数のスィ ッ チ S , い S 1 2 , , · · , S 1 N - ,, S 2 , , S 2 2 , · · · , S 2 N - , の う ち、 i 番目 ( i = l 〜N— 1 ) のスィ ッチど う しは同期 してオンと なる。 このよ う に、 何れか 1 組のスィ ッチ S , i, S。 i をオンとする こ と によ り 、 差動オペアンプ O Aに接続される抵抗 R 1 R 2の抵抗値を可変とする こ と ができ る。
これによ り 、 フイ ノレタ回路 1 のカ ツ トオフ周波数 f cを可変とする こ と ができ る。 すなわち、 フ ィルタ回路 1 のカ ッ トオフ周波数 f cは、 複数の 抵抗素子 R , , , R , 2 , · · · R , N R 2 , , R 2 2 , · · · , R 2 Nの 中力 り スィ ッ チ S i , , S ] 2 , · · · , S , N - , , ¾ 2 1 . S 2 2 . · · ·
, S 2 N _ , によ り選択された抵抗素子の直列接続に係る合成抵抗値と コ ン デンサ C I , C 2の容量値と に基づいて決定される。 抵抗 R l R 2の 合成抵抗値をそれぞれ R , R 2、 コ ンデンサ C I , C 2の容量値をそれ ぞれ C t , C 2で表すとする と 、 フ ィ ルタ回路 1 のカ ッ トオフ周波数 f c は、
f c = 1 / 2 π ( R , R 2 C , C 2 ) 1/2
によって与え られる。
図 2に戻り 、 AZD変換器 6は、 フィルタ回路 1 よ り 出力される信号 をデジタルデータに変換して D S P 3に供給する。 D S P 3は、 通常モ ドの設定時において、 A/D変換器 6から入力 されるデジタルデータ に対して処理のデジタル信号処理を行い、 その結果得られたデータを外 部に出力する。
また、 D S P 3は、 カ ッ トオフ周波数の調整モー ド時において、 ク ロ ッ ク発生回路 2によ り 発生された第 1 の周波数のク 口 ッ ク信号 C K 1 を フ ィ ルタ回路 1 に入力 した場合にフ ィ ルタ回路 1 から出力される信号の レベル L V 1 と 、 ク ロ ッ ク発生回路 2によ り 発生された第 2の周波数の ク ロ ッ ク信号 C K 2 をフ ィ ルタ回路 1 に入力 した場合にフ ィ ノレタ回路 1 から出力される信号の レベル L V 2 と を大小比較 し、 その比較結果に応 スイ ツ ?" 1 2 · · » 1 ^> 2 1 » ^ 2 2 » · · · ,
S 2 Ν - , を制御する。 すなわち、 D S Ρ 3は、 スィ ッチ制御信号 Β Ρ , をフ ィルタ回路 1 に供給する こ と によ り 、 全てのスィ ツチ s , ,
2 , · · · , S I N _ ! , 2 1 > ^ 2 2 > · · " > 0 2 N一 1 ^"ノ '》>-す 何れ力、 1 組のスィ ツチ S , ; , S 2 i をオンにする。
スィ ッチの制御について具体的に言 う と 、 D S P 3 は、 まず信号レべ L V 1 と信号レベル L V 2 との差 jS を検出 し 、 その差 の値が所定の 値 α (所望の力 ッ トオフ周波数を表す周波数特性において、 2 4 0 K H ζ の信号レベルと 4 8 O K H z の信号レベルと の差に相当する値) と等 しい力 当該 α に対して所定の許容誤差 X の範囲内に入ってレ、る力、ど う かを判定する ο
例えば、 図 5 に示す実線のよ う な周波数特性のフ ィルタ回路 1 を構成 しょ う とする場合、 2 4 0 K H z のク ロ ッ ク信号 C K 1 をフ レタ回路
1 に入力 した場合にフ ィ ルタ回路 1 から出力される信号の レべノレ L V 1 が 0 [ d Β ]で 、 4 8 0 K H z のク ロ ッ ク信号 C K 2 をフ レタ回路 1 に 入力 した場 Π にフィ ルタ回路 1 から出力される信号の レベル L V 2 力 S— α [ d B ]と なつていれば ( ]3 = ひ であれば) 、 所望のカ ツ トオフ周波数 が得られている こ と になる。
これに対して 、 抵抗やコ ンデンサの製造ばらつきによ り 周波数特性が 点線のよ う に所望の周波数特性からずれている と 、 4 8 O K H z のク ロ ッ ク信号 C K 2 をフ ィ ルタ回路 1 に入力 した場合にフ レタ回路 1 力、ら 出力される信号の レベル L V 2 は一 a [ d B ]と ならず ( β ≠ a ) 、 誤差 が生 じる。 D S P 3 は、 この誤差が所定の許容誤差 X の範囲内かど う か を判定する。 すなわち、 許容誤差を ± x と した場合に、 α — χ ≤ |3 ≤ α + χ の条件を満たすか否かを判定する。 そ して、 この条件を満たさない と き には、 信号レベル L V 2 と所定の値 α とのどち らの方が大きいかを 判定し、 その判定結果に応じてスィ ッ チ S , , , S 1 2 , · · · , S I N ― , S 2 , , S 2 2 , · · · , S 2 N — ,の選択状態を切 り 替える。 こ こで、 L V 2 〉 aのと きは、 実際のカ ッ トオフ周波数が所望のカ ツ トオフ周波数よ り も高い方にずれているので、 今までよ り も前段側 (ス イ ッチ S , , , S 2 I側) のスィ ッチをオンとする よ う に切 り 替える こ と に よ り 、 合成抵抗値 R , R 2を大き く して、 カ ッ トオフ周波数が低く なる よ う にする。 逆に、 L V 2 < a のと きは、 実際のカ ッ トオフ周波数が所 望のカ ツ トオフ周波数よ り も低い方にずれているので、 今までよ り も後 段側 (スィ ッチ S , N - , S 2 N - ,側) のスィ ッチをオンとする よ う に切 り 替える こ と によ り 、 合成抵抗値 R , , R 2を小さ く して、 カ ッ トオフ周 波数が高く なる よ う にする。
信号レベル L V 1 , L V 2 の差)3 が所定の値 α またはその許容誤差 X の範囲内に入る よ う に調整されたと き の各スィ ッチ S , , , S , 2 , · · · , S , Ν _ , , S 2 , , S 2 2 , · · · , S 2 N― , の選択状態を表すデータは 、 図示しないメ モ リ に保持され、 D S P 3 はそのデータに従って各スィ ツ 0 1 1 , 1 2 , 1 N - 1 2 1 , 2 2 , · · > 1 の 選択状態を保持する。 これによ り 、 所望の周波数特性が一定に維持され る。
図 6 は、 上記の つに構成した本実施形態によ る フ ィ ルタ のカ ツ トォ フ周波数調整回路を適用 したラ ジオ受信機の構成例を示す図である。 な お、 この図 6 におレ、て 、 図 2 に示した符号と 同一の符号を付したものは 同一の機能を有する ちのであるので、 こ こでは重複する説明を省略する o
図 6 に示すラ ジォ受信機では、 アンテナ 5 1 を介 して R F信号 (高周 波信号) を受信 し 受信 した R F信号を L N A (低雑音増幅器) 5 2 に 供給する。 L N A 5 2 で増幅された信号は、 混合器 5 3 に供給される。 混合器 5 3 は、 L N A 5 2 から入力される所定の周波数帯域の R F信号 と 、 局部発振器 5 4 から供給される局部発振信号と を混合する こ と によ つて、 R F信号を I F信号 (中間周波信号) に変換する。
D S P 3 によって通常モー ドが設定されている と きは、 混合器 5 3 に よって生成された I F信号が第 3 の ス ィ ツチ S W 3 を介 してバ ッ フ ァ 4 に供給される。 バ ッ フ ァ 4 の後段に接続された I F フ ィ ノレタ 5 4 は、 上 述 したフ ィ ノレタ回路 1 に相当する も のであ り 、 バ ッ フ ァ 4 よ り入力され た I F信号に対してフ ィルタ リ ング処理を行 う こ と によ り 近接チャ ンネ ルの信号を除去して、 その結果を AZ D変換器 6 に出力する。 AZ D変 換器 6 は、 I F フ ィルタ 5 4 よ り 入力 された I F信号をデジタルデータ に変換して D S P 3 に供給する。 D S P 3 は、 入力されたデジタルデ一 タに対して復調処理を含むベースバン ド処理を実行する。
一方、 D S P 3 によつて力 ッ トオフ周波数の調整モ一 ドが設定されて いる と きは、 ク ロ ッ ク発生回路 2 によ つて順次に発生されたク D ッ ク信 号 C K 1 , C K 2 が、 第 2 のス ィ ッ チ S W 2 を介してバッ ファ 4 に供給 される。 I F フ ィルタ 5 4 は 、 バッ フ ァ 4 よ り 入力されたク 口 シ ク信号
C K 1 / C K 2 に対してフィ ルタ リ ング処理を行って、 その 果を Α/
D変換器 6 に出力する。 A/ D変換器 6 は、 I F フイ ノレタ 5 4 り入力 された信号をデジタノレデ一タに変換して D S P 3 に供給する ο D S Ρ 3 は、 入力されたデジタルテ一タ (信号レべノレ L V 1 , L V 2 を表すデー タ) を用いて、 I F フイ ノレタ 5 4 (フ イ ノレタ回路 1 ) のスィ ッチ
° 1 Z > * • • , ° 1 - 1 > 2 1 , ° 2 2 , · · · , S 2 Ν - , を制御する。 図 7 は 、 力 ッ トオフ周波数の調整モ一 ド時における動作例を示すフ ロ 一チヤ一 トである。 まず、 D S Ρ 3 は 、 モー ド制御信号 A Ε を " H i " に して、 力 ク トオフ周波数の調整モー ドを設定する (ステ ップ S 1 ) 。 また、 D S P 3 は、 抵抗 R 1 に対応 して設けられた複数のス ィ ツチ S ,
» 1 2 » • • * » 1 Ν — 1 し 、 抵抗 R 2 に対応 して設けられた複数の S
, , S 2 2 , · · · , S 2 N— , の う ち、 所定の 1 組のスィ ッチ S , i , S 2 i (例えば、 ほぼ真中に位置するスィ ッチ) をオンとする (ステ ップ S 2 次に 、 ク ロ ッ ク発生回路 2 は、 D S P 3 の制御に従つて 2 4 0 K H z のク ロ ッ ク信号 C K 1 を発生する (ステ ップ S 3 こ こで発生された 第 1 の周波数のク ロ ッ ク信号 C K 1 は、 フ イ ノレタ回路 1 および A / D変 換器 6 で処理されて、 D S P 3 に供給される。 D S P 3 は、 A/ D変換 器 6 から入力 されるデータに基づいて信号レベル L V 1 を検出 し 図示 しないメ モ リ に保持する (ステ ツプ S 4 ) 。
次に 、 ク ロ ック発生回路 2 は、 D S P 3 の制御に従つて 4 8 0 K H z のク ロ ッ ク信号 C K 2 を発生する (ステ ップ S 5 こ こで発生された 第 2 の周波数のク ロ ッ ク信号 C K 2 は、 フ イ ノレタ回路 1 および A / D変 換器 6 で処理されて、 D S P 3 に供給される。 D S P 3 は、 A/ D変換 器 6 から入力 されるデータに基づレゝて信号レベル L V 2 を検出 し 、 図示 しないメ モ リ に保持する (ステ ツプ S 6 ) 。
そ して、 D S P 3 は、 信号レべル L V 1 , L V 2 の差 )3 を算出 し (ス テ ツプ S 7 ) 、 その差)3 の値が所定の値ひ と等 しレ、か 、 所定の誤差土 の範囲内に入っているかどう かを判定する。 すなわち、 α — χ ≤ /3 ≤ α + χ の条件を満たすか否かを判定する (ステ ップ S 8 ) 。 そ して、 この 条件を満たさ ないと きには、 信号レベル L V 2 の方が所定の値 α よ り も 大きいか否かを判定する (ステ ップ S 9 ) 。
L V 2 〉 a であるならば、 実際のカ ツ トオフ周波数が所望のカ ツ トォ フ周波数よ り も高い方にずれているので、 D S P 3 は、 ステ ップ S 1 で オンに したスィ ッチよ り も前段側 (スィ ッチ S , , , S 2 ,側) のスィ ッチ をオン とする よ う に切 り 替える よ う に制御する (ステ ップ S 1 0 ) 。 こ れによ り 、 合成抵抗値 R , , R 2が大き く な り 、 カ ッ トオフ周波数は低く なる。 一方、 L V 2 く α のと きは、 実際のカ ッ トオフ周波数が所望のカ ッ ト オフ周波数よ り も低い方にずれているので、 D S P 3 は、 ステ ップ S 1 でオンに したスィ ッチよ り も後段側 (スィ ッチ S , Ν― , , S 2 ,側) の スィ ッチをオンとするよ う に切り 替える よ う に制御する (ステ ップ S 1 1 ) 。 これによ り 、 合成抵抗値 R , , R 2が小さ く な り 、 カ ッ トオフ周波 数は高く なる。
ステ ップ S 1 0 またはステ ップ S I 1 の処理の後は、 ステ ップ S 3 の 処理に戻り 、 同様の処理を繰り 返す。 なお、 ステ ップ S 3 ではなく ステ ッ プ S 5 の処理に戻るよ う に しても良い。 このよ う な繰り返しの処理に よつ 、 ス イ ツ つ 1 1 , 。 1 2 , · · » ° 1 Ν - 1 > 。 2 1 , 。 2 2 , · ·
· , S 2 N_ ,の中のどれをオンとするかが順次切 り 替えられてレ、く 。 そ し て、 ステ ップ S 8 において a — x ≤ j3 ≤ a + x の条件を満たすよ う にな る と 、 D S P 3 は、 そのと きのスィ ッ チ制御信号 B P ,〜 B P N_ , を図示 しないメ モ リ に保持し (ステ ッ プ S 1 2 ) 、 モー ド制御信号 A E を " L o " に戻す (ステ ップ S 1 3 ) 。 なお、 スィ ッチ S , , , S , 2 , · · · ,
S , N _ , , S 2 , , S 2 2 , · · · , S 2 N — , をどのよ う に切 り 替えてもス テ ツプ S 8 の条件を満足 しないと きは、 エラ一処理をする。
ステ ップ S 1 2 でスィ ッチ制御信号 B P , 〜 B P N , をメ モ リ に保持す る こ と によ り 、 スィ ッチ S , , , S , 2 , · · · , S , N _ , , S 2 , , S 2 2
, · · · , の状態が確定する。 こ のメ モ リ は、 不揮発性のメ モ リ であっても揮発性のメ モ リ であっても良レ、。 不揮発性のメ モ リ を用いる と きは、 一度カ ッ トオフ周波数の調整を行えば、 その後は調整を行 う必 要がない。 揮発性のメ モ リ を用いる と きは、 例えばラジオ受信機の電源 をオンにする都度カ ッ トオフ周波数の調整を行 う。 なお、 不揮発性のメ モ リ を用いた場合でも、 調整を再度行 う こ と は可能である。
以上詳しく 説明 したよ う に、 本実施形態によれば、 D S P 3 を利用 し たデジタル信号処理によってフ ィ ルタ回路 1 の最適な抵抗値を選択 し、 これによつてフィルタ回路 1 の力 ッ トオフ周波数を適切に調整する こ と ができ る。
なお、 上記実施形態では、 複数の抵抗素子 R , , , R , 2 , · . · , R , N , R , , R 2 a , ' · · , R 2 Nの中力、ら何れかを選択する こ と によ って 抵抗値を可変と し、 これに つてフ レタ回路 1 の力 ッ トオフ周波数を 調整する例について説明 したが、 これに限定されなレ、 ο 例えば、 複数の コ ンデンサを設け、 その中から何れかを選択する こ と によって容量 直を 可変と し、 これによつてフ ィ ノレタ回路 1 のカ ツ トォフ周波数を調整する よ う に しても良い。
また 、 上記実施形態では 、 ク ロ ッ ク発生回路 2 で発生する ク ロ ッ ク信 号 C K 1 , C K 2 の周波数と して 2 4 0 Κ Η ζ 、 4 8 0 Κ Η ζ を用いる 例について説明 したが、 この周波数に限定される ものではない。
また 、 上記実施形態では 、 フ ィ ルタ回路 1 の一例と して 2 次ァクティ ブフィ ルタ を挙げて説明 したが、 これに限定されない ο 例えば、 1 次あ るいは高次のアク ティ ブフ ィルタであっても良レ、 し 、 パッ シブフ ィルタ であつ て も良い。 また、 チェ ピシェ フ フ レタ 、 ベクセルフ ィ ルタ 、 ィ カ ツ ドフ ィ ルタなど、 様 なタイ プのフ イノレタにも 用する こ とが可 能である o
また 、 上記実施形態では 、 カ ツ トオフ周波数調整回路をラ ジオ受信機 に適用する例について説明 したが、 これに限定されなレ、 。 コ ンデンサと 抵抗と で構成される フ ィ ルタ回路を用いた電子回路またはその応用製 Ρ
PD
であれば、 何れにも適用する こ とが可能である。
その他、 上記実施形態は 、 何れも本発明を実施するにあたっての具体 化の一例を示したものに過ぎず、 これによ つて本発明の技術的範囲が限 定的に解釈されてはならなレ、ものである。 すなわち 、 本発明はその精神 、 またはその主要な特徴から逸脱する こ と なく 、 様々な形で実施する こ と ができ る。 産業上の利用可能性
本発明は、 コ ンデンサと抵抗と で構成されるフ ィ ルタ回路のカ ツ トォ フ周波数を調整するための回路に有用である。

Claims

複数の抵抗素子と 、 上記複数の抵抗素子の中から何れかを選択する ためのスィ クチと 、 コ ンデンサ と を備え、 上記複数の抵抗素子の中から 上記スィ yチによ り 選択された抵抗素子の抵抗値と上記 ンデンサの容 量値と に基づいてそのカ ツ トオフ周波数が決定されるフィルタ回路と 、 請
基準とする第 1 の周波数のク 口 ッ ク信号および調整用の第 2 の周波数 のク ロ ッ ク信号を発生するク 口 ッ ク発生回路と、
の 1
上記第 1 の周波数のク 口 ッ ク信号を 6上記フ ィ ルタ回路に入力 した 口 に上記フ ィ ルタ回路から出力される信号の第 1 の レベノレと 、 上 d 2 の 囲
周波数のク P ッ ク信号を上記フ ィ ルタ回路に入力 した場 1=1 に上記フィ ル タ回路から出力 される信号の第 2 のレベルと を大小比較し 、 その比較結 果に応 じて上記スィ ツチを制御する信号処理部と を備えたこ と を特徴と する フ ィ ルタのカ ツ トオフ周波数調整回路。
2 . 複数の ンデンサと 、 上記複数のコ ンデンサの中から何れかを選択 するためのスイ ッチと 、 抵抗素子と を備え、 上記複数の ンデンサの中 から上記スィ ツチによ り 選択されたコ ンデンサの容量値と上 己抵 素子 の抵抗値と に基づレヽてそのカ ツ トオフ周波数が決定されるフ イ ノレタ回路 と 基準とする第 1 の周波数のク ロ y ク信号および調整用の第 2 の周波数 のク ロ シ ク信号を発生する ク 口 ッ ク発生回路と 、 上記第 1 の周波数のク 口 ッ ク信号を上記フ ィ ルタ回路に入力 した場合 に上記フ ィ ルタ回路から出力される信号の第 1 の レベノレと 、 上記第 2 の 周波数のク ロ ッ ク信号を上記フ ィ ルタ回路に入力 した場 に上記フ ィ ル タ回路から出力される信号の第 2 の レベノレと を大 .,ト比較し 、 その比較結 果 'ϋ、じて上記スィ ツチを制御する信号処理部と を備えたこ と を特徴と するフ ィルタのカ ツ ォフ周波数調整回路
3 . 上記信号処理部は 、 上記第 1 の レベルと上記第 2 の レべノレと の差が 所定の値の範囲内にあるかど う かを判定し 、 所定の値の範囲内にないと きには上記第 2 の レベルと上記所定の値とのどち らの方が大きいかを判 定し 、 その判定結果に 、 じて上記スィ ツチを制御する こ と を特徵とする
PR求の範囲第 1 項または第 2 項に記載のフ イ ノレタ のカ ツ トオフ周波数調 整回路。
4 . 上記フ ィルタ回路、 上記ク ロ ック発生回路および上記信号処理部の 全てが C M O S プロ セスで構成されている こ と を特徴とする請求の範囲 第 1 項または第 2項に記載のフ ィ ルタ のカ ッ トオフ周波数調整回路。
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