JPWO2007069360A1 - フィルタのカットオフ周波数調整回路 - Google Patents
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Abstract
複数の抵抗素子と、その中から何れかを選択するためのスイッチと、コンデンサとを備え、複数の抵抗素子の中からスイッチにより選択された抵抗素子の抵抗値とコンデンサの容量値とに基づいてそのカットオフ周波数が決定されるフィルタ回路1と、第1の周波数のクロック信号CK1および第2の周波数のクロック信号CK2を発生するクロック発生回路2と、第1の周波数のクロック信号CK1をフィルタ回路1に入力した場合にフィルタ回路1から出力される信号のレベルと、第2の周波数のクロック信号CK2をフィルタ回路1に入力した場合にフィルタ回路1から出力される信号のレベルとを大小比較し、その比較結果に応じてスイッチを制御するDSP3とを備える。
Description
本発明は、半導体集積回路上におけるフィルタのカットオフ周波数調整回路に関し、特に、コンデンサと抵抗とで構成されるフィルタのカットオフ周波数を調整するための回路に用いて好適なものである。
従来、コンデンサと抵抗とで構成されるフィルタ回路が各種電子回路において用いられている。図1は、当該フィルタ回路の一例を示す図である。図1において、101は差動オペアンプであり、そのマイナス入力端子は接地されている。102は差動オペアンプ101のプラス入力端子に接続された抵抗である。103は差動オペアンプ101のプラス入力端子と出力端子との間に接続されたコンデンサである。この図1に示すフィルタ回路は周知の一次アクティブフィルタであり、そのカットオフ周波数fcは、
fc=1/2π(RC)1/2
によって与えられ、抵抗の抵抗値Rおよびコンデンサの容量値Cに依存する。
ここで、抵抗値Rおよび容量値Cは、所望のカットオフ周波数を得るのに必要な値に決められる。ところが、半導体プロセスにおいて実際は、フィルタ回路を構成する抵抗およびコンデンサの製造ばらつきによりカットオフ周波数がずれ(半導体プロセスでは抵抗値Rおよび容量値Cのばらつきが±30%程度)、カットオフ周波数規格を満足せずに不良品となる場合があるという問題があった。そのため、フィルタ回路のカットオフ周波数は、当該フィルタ回路を組み込んで製造した製品(例えばラジオ受信機など)の出荷前に、個別に調整できるようにすることが望ましい。
これに対して、従来、抵抗値の異なる複数の抵抗を設け、その中から何れかを選択可能に構成することで抵抗値を可変とし、これによってカットオフ周波数を調整できるようにしたフィルタ回路が提案されている(例えば、特許文献1,2参照)。
特開2004−23547号公報
特開2004−303508号公報
fc=1/2π(RC)1/2
によって与えられ、抵抗の抵抗値Rおよびコンデンサの容量値Cに依存する。
ここで、抵抗値Rおよび容量値Cは、所望のカットオフ周波数を得るのに必要な値に決められる。ところが、半導体プロセスにおいて実際は、フィルタ回路を構成する抵抗およびコンデンサの製造ばらつきによりカットオフ周波数がずれ(半導体プロセスでは抵抗値Rおよび容量値Cのばらつきが±30%程度)、カットオフ周波数規格を満足せずに不良品となる場合があるという問題があった。そのため、フィルタ回路のカットオフ周波数は、当該フィルタ回路を組み込んで製造した製品(例えばラジオ受信機など)の出荷前に、個別に調整できるようにすることが望ましい。
これに対して、従来、抵抗値の異なる複数の抵抗を設け、その中から何れかを選択可能に構成することで抵抗値を可変とし、これによってカットオフ周波数を調整できるようにしたフィルタ回路が提案されている(例えば、特許文献1,2参照)。
しかしながら、上記特許文献1,2では、抵抗値を選択することができるものの、所望のカットオフ周波数を得るのに最適な抵抗値をどのように選択するのかについては開示しておらず、抵抗値の選択方法が不明であった。
そこで本発明は、DSP(Digital Signal Processor)などの信号処理部を利用して、フィルタのカットオフ周波数を適切に調整できるようにすることを目的とする。
上記した課題を解決するために、本発明によるフィルタのカットオフ周波数調整回路では、複数の抵抗素子と、複数の抵抗素子の中から何れかを選択するためのスイッチと、コンデンサとを備えてフィルタ回路を構成する。このフィルタ回路は、複数の抵抗素子の中からスイッチにより選択された抵抗素子の抵抗値とコンデンサの容量値とに基づいてそのカットオフ周波数が決定される。本発明ではさらに、基準とする第1の周波数のクロック信号および調整用の第2の周波数のクロック信号を発生するクロック発生回路を備えるとともに、第1の周波数のクロック信号をフィルタ回路に入力した場合にフィルタ回路から出力される信号の第1のレベルと、第2の周波数のクロック信号をフィルタ回路に入力した場合にフィルタ回路から出力される信号の第2のレベルとを大小比較し、その比較結果に応じてスイッチを制御する信号処理部を備えている。
また、抵抗素子を複数設けることに代えて複数のコンデンサを設け、スイッチにより選択されたコンデンサの容量値と抵抗素子の抵抗値とに基づいてフィルタ回路のカットオフ周波数が決定されるようにしても良い。この場合のカットオフ周波数の調整も上述の場合と同様に、クロック発生回路と信号処理部とを用いて行う。例えば、第1のレベルと第2のレベルとの差が所定の値の範囲内にあるかどうかを判定し、所定の値の範囲内にないときには第2のレベルと所定の値とのどちらの方が大きいかを判定し、その判定結果に応じてスイッチを制御する。
上記のように構成した本発明によれば、信号処理部を利用して最適な抵抗値あるいは容量値を選択し、これによってフィルタのカットオフ周波数を適切に調整することができる。
そこで本発明は、DSP(Digital Signal Processor)などの信号処理部を利用して、フィルタのカットオフ周波数を適切に調整できるようにすることを目的とする。
上記した課題を解決するために、本発明によるフィルタのカットオフ周波数調整回路では、複数の抵抗素子と、複数の抵抗素子の中から何れかを選択するためのスイッチと、コンデンサとを備えてフィルタ回路を構成する。このフィルタ回路は、複数の抵抗素子の中からスイッチにより選択された抵抗素子の抵抗値とコンデンサの容量値とに基づいてそのカットオフ周波数が決定される。本発明ではさらに、基準とする第1の周波数のクロック信号および調整用の第2の周波数のクロック信号を発生するクロック発生回路を備えるとともに、第1の周波数のクロック信号をフィルタ回路に入力した場合にフィルタ回路から出力される信号の第1のレベルと、第2の周波数のクロック信号をフィルタ回路に入力した場合にフィルタ回路から出力される信号の第2のレベルとを大小比較し、その比較結果に応じてスイッチを制御する信号処理部を備えている。
また、抵抗素子を複数設けることに代えて複数のコンデンサを設け、スイッチにより選択されたコンデンサの容量値と抵抗素子の抵抗値とに基づいてフィルタ回路のカットオフ周波数が決定されるようにしても良い。この場合のカットオフ周波数の調整も上述の場合と同様に、クロック発生回路と信号処理部とを用いて行う。例えば、第1のレベルと第2のレベルとの差が所定の値の範囲内にあるかどうかを判定し、所定の値の範囲内にないときには第2のレベルと所定の値とのどちらの方が大きいかを判定し、その判定結果に応じてスイッチを制御する。
上記のように構成した本発明によれば、信号処理部を利用して最適な抵抗値あるいは容量値を選択し、これによってフィルタのカットオフ周波数を適切に調整することができる。
図1は、フィルタ回路の一例を示す図である。
図2は、本実施形態によるフィルタのカットオフ周波数調整回路の構成例を示す図である。
図3は、本実施形態によるクロック発生回路の構成例を示す図である。
図4は、本実施形態によるフィルタ回路の構成例を示す図である。
図5は、本実施形態によるフィルタ回路の周波数特性を示す図である。
図6は、本実施形態によるフィルタのカットオフ周波数調整回路を適用したラジオ受信機の構成例を示す図である。
図7は、カットオフ周波数の調整モード時における動作例を示すフローチャートである。
図2は、本実施形態によるフィルタのカットオフ周波数調整回路の構成例を示す図である。
図3は、本実施形態によるクロック発生回路の構成例を示す図である。
図4は、本実施形態によるフィルタ回路の構成例を示す図である。
図5は、本実施形態によるフィルタ回路の周波数特性を示す図である。
図6は、本実施形態によるフィルタのカットオフ周波数調整回路を適用したラジオ受信機の構成例を示す図である。
図7は、カットオフ周波数の調整モード時における動作例を示すフローチャートである。
以下、本発明の一実施形態を図面に基づいて説明する。図2は、本実施形態によるフィルタのカットオフ周波数調整回路の構成例を示す図である。図2に示すように、本実施形態によるカットオフ周波数調整回路は、フィルタ回路1、クロック発生回路2、信号処理部としてのDSP3、バッファ4、インバータ5、A/D変換器6および複数のスイッチSW1〜SW3を備えて構成されている。これらは、例えばCMOS(Complementary Metal Oxide Semiconductor)プロセスまたはBi−CMOS(Bipolar−CMOS)プロセスによって1チップに集積化することが可能である。
DSP3は、モード制御信号AEによって各スイッチSW1〜SW3のオン/オフを制御するとともに、モード制御信号AEおよび周波数切替制御信号FSELによってクロック発生回路2の動作を制御する。DSP3より出力されるモード制御信号AEが“Lo”レベルのときは通常モードとなり、第1および第2のスイッチSW1,SW2がオフ、第3のスイッチSW3がオンとされる。一方、モード制御信号AEが“Hi”レベルのときはカットオフ周波数の調整モードとなり、第1および第2のスイッチSW1,SW2がオン、第3のスイッチSW3がオフとされる。
クロック発生回路2は、DSP3によってカットオフ周波数の調整モードが設定されているときに、第1の周波数(例えば240KHz)のクロック信号CK1および第2の周波数(例えば480KHz)のクロック信号CK2を順次発生する。
図3は、クロック発生回路2の構成例を示す図である。図3において、22はANDゲートであり、基準周波数(例えば3.84MHz)のクロック信号CKとモード制御信号AEとの論理積をとる。モード制御信号AEが“Hi”レベルのときに、クロック信号CKがこのANDゲート22を通過する。
23は1/2分周回路であり、クロック信号CKの周波数(3.84MHz)を1/2に分周する。24は周波数切替スイッチであり、DSP3から供給される周波数切替制御信号FSELによって切替が制御される。この周波数切替スイッチ24の2つの入力端子には、1/2分周回路23の入力端から供給されるクロック信号(分周されていない3.84MHzの信号)と、1/2分周回路23の出力端から供給されるクロック信号(1/2分周された1.92MHzの信号)とが入力されている。クロック発生回路2にて240KHzのクロック信号CK1を発生するときは、周波数切替スイッチ24は、1/2分周回路23の出力端から供給されるクロック信号を選択して出力する。一方、クロック発生回路2にて480KHzのクロック信号CK2を発生するときは、周波数切替スイッチ24は、1/2分周回路23の入力端から供給されるクロック信号を選択して出力する。
25は3ビットカウンタであり、周波数切替スイッチ24より選択的に出力されたクロック信号に基づいてカウント動作し、3ビットのカウント値を出力する。ここで、Q0は最上位ビット、Q1は第2ビット、Q2は最下位ビットの出力端子である。26は第3のANDゲートであり、3ビットカウンタ25によりカウントされるカウント値の各ビットに対して1つずつ設けられている。各ビットに対応したそれぞれのANDゲート26は、3ビットカウンタ25より出力される各ビットの値とモード制御信号AEとの論理積をとり、その結果をそれぞれ出力する。なお、電圧精度を上げるときは、カウンタのビット数を増やせば良い。
27は抵抗であり、第3のANDゲート26の3つの出力に対して1つずつ設けられており、その抵抗値の比率は最上位ビットから順に4R:2R:Rとなっている。ICの場合は抵抗の相対精度が非常に良い。この3つの抵抗27の一端はまとめて接続されており、その接続点に現れる信号が第1の周波数のクロック信号CK1または第2の周波数のクロック信号CK2として出力される。28はクロック信号に対してバイアス電圧を与えるバイアス抵抗である。クロック発生回路2より出力されたクロック信号CK1/CK2は、図2に示した第2のスイッチSW2およびバッファ4を介してフィルタ回路1に入力される。
なお、ここではクロック発生回路2の構成例として図3のような回路を示したが、これは単なる一例であって、これに限定されるものではない。
図4は、フィルタ回路1の構成例を示す図である。図4において、OAは差動オペアンプ、R1,R2は差動オペアンプOAのプラス入力端子に直列に接続された抵抗である。抵抗R1は、N個(Nは2以上の整数)の抵抗素子R11,R12,・・・,R1Nを直列に接続した構成となっている。抵抗素子R11,R12,・・・,R1Nの抵抗値は同じであっても良いし、異なっていても良い。同様に、抵抗R2は、N個の抵抗素子R21,R22,・・・,R2Nを直列に接続した構成となっている。抵抗素子R21,R22,・・・,R2Nの抵抗値は同じであっても良いし、異なっていても良い。
C0は入力端子INに接続されたコンデンサ、C1は差動オペアンプOAのプラス入力端子とアースとの間に接続されたコンデンサ、C2は差動オペアンプOAの出力端子OUTと抵抗R1,R2の接続点との間に接続されたコンデンサである。差動オペアンプOAのマイナス入力端子には、当該差動オペアンプOAの出力が負帰還入力されている。
この図4に示すフィルタ回路1は、差動オペアンプOA、抵抗R1,R2およびコンデンサC1,C2から成る周知の二次アクティブフィルタにおいて、抵抗R1,R2をそれぞれ複数の抵抗素子R11,R12,・・・R1N,R21,R22,・・・,R2Nで構成したものである。
S11,S12,・・・,S1N−1は複数の抵抗素子R11,R12,・・・,R1Nの中から何れかを選択するためのスイッチ、S21,S22,・・・,S2N−1は複数の抵抗素子R21,R22,・・・,R2Nの中から何れかを選択するためのスイッチである。複数の抵抗素子R11,R12,・・・,R1Nと複数のスイッチS11,S12,・・・,S1N−1はラダー接続されており、何れか1つのスイッチをオンとすることにより、直列接続する抵抗素子を選択するようになっている。例えば、1番目のスイッチS11をオンにすると、1番目の抵抗素子R11は短絡され、2番目以降の抵抗素子R12,・・・,R1Nが直列接続されることになる。
同様に、複数の抵抗素子R21,R22,・・・,R2Nと複数のスイッチS21,S22,・・・,S2N−1はラダー接続されており、何れか1つのスイッチをオンとすることにより、直列接続する抵抗素子を選択するようになっている。例えば、1番目のスイッチS21をオンにすると、1番目の抵抗素子R21は短絡され、2番目以降の抵抗素子R22,・・・,R2Nが直列接続されることになる。
ここで、複数のスイッチS11,S12・・・,S1N−1,S21,S22,・・・,S2N−1のうち、i番目(i=1〜N−1)のスイッチどうしは同期してオンとなる。このように、何れか1組のスイッチS1i,S2iをオンとすることにより、差動オペアンプOAに接続される抵抗R1,R2の抵抗値を可変とすることができる。
これにより、フィルタ回路1のカットオフ周波数fcを可変とすることができる。すなわち、フィルタ回路1のカットオフ周波数fcは、複数の抵抗素子R11,R12,・・・,R1N,R21,R22,・・・,R2Nの中からスイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1により選択された抵抗素子の直列接続に係る合成抵抗値とコンデンサC1,C2の容量値とに基づいて決定される。抵抗R1,R2の合成抵抗値をそれぞれR1,R2、コンデンサC1,C2の容量値をそれぞれC1,C2で表すとすると、フィルタ回路1のカットオフ周波数fcは、
fc=1/2π(R1R2C1C2)1/2
によって与えられる。
図2に戻り、A/D変換器6は、フィルタ回路1より出力される信号をデジタルデータに変換してDSP3に供給する。DSP3は、通常モードの設定時において、A/D変換器6から入力されるデジタルデータに対して処理のデジタル信号処理を行い、その結果得られたデータを外部に出力する。
また、DSP3は、カットオフ周波数の調整モード時において、クロック発生回路2により発生された第1の周波数のクロック信号CK1をフィルタ回路1に入力した場合にフィルタ回路1から出力される信号のレベルLV1と、クロック発生回路2により発生された第2の周波数のクロック信号CK2をフィルタ回路1に入力した場合にフィルタ回路1から出力される信号のレベルLV2とを大小比較し、その比較結果に応じてスイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1を制御する。すなわち、DSP3は、スイッチ制御信号BP1〜BPN−1をフィルタ回路1に供給することにより、全てのスイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1をオフにするか、何れか1組のスイッチS1i,S2iをオンにする。
スイッチの制御について具体的に言うと、DSP3は、まず信号レベルLV1と信号レベルLV2との差βを検出し、その差βの値が所定の値α(所望のカットオフ周波数を表す周波数特性において、240KHzの信号レベルと480KHzの信号レベルとの差に相当する値)と等しいか、当該αに対して所定の許容誤差xの範囲内に入っているかどうかを判定する。
例えば、図5に示す実線のような周波数特性のフィルタ回路1を構成しようとする場合、240KHzのクロック信号CK1をフィルタ回路1に入力した場合にフィルタ回路1から出力される信号のレベルLV1が0[dB]で、480KHzのクロック信号CK2をフィルタ回路1に入力した場合にフィルタ回路1から出力される信号のレベルLV2が−α[dB]となっていれば(β=αであれば)、所望のカットオフ周波数が得られていることになる。
これに対して、抵抗やコンデンサの製造ばらつきにより周波数特性が点線のように所望の周波数特性からずれていると、480KHzのクロック信号CK2をフィルタ回路1に入力した場合にフィルタ回路1から出力される信号のレベルLV2は−α[dB]とならず(β≠α)、誤差が生じる。DSP3は、この誤差が所定の許容誤差xの範囲内かどうかを判定する。すなわち、許容誤差を±xとした場合に、α−x≦β≦α+xの条件を満たすか否かを判定する。そして、この条件を満たさないときには、信号レベルLV2と所定の値αとのどちらの方が大きいかを判定し、その判定結果に応じてスイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1の選択状態を切り替える。
ここで、LV2>αのときは、実際のカットオフ周波数が所望のカットオフ周波数よりも高い方にずれているので、今までよりも前段側(スイッチS11,S21側)のスイッチをオンとするように切り替えることにより、合成抵抗値R1,R2を大きくして、カットオフ周波数が低くなるようにする。逆に、LV2<αのときは、実際のカットオフ周波数が所望のカットオフ周波数よりも低い方にずれているので、今までよりも後段側(スイッチS1N−1,S2N−1側)のスイッチをオンとするように切り替えることにより、合成抵抗値R1,R2を小さくして、カットオフ周波数が高くなるようにする。
信号レベルLV1,LV2の差βが所定の値αまたはその許容誤差xの範囲内に入るように調整されたときの各スイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1の選択状態を表すデータは、図示しないメモリに保持され、DSP3はそのデータに従って各スイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1の選択状態を保持する。これにより、所望の周波数特性が一定に維持される。
図6は、上記のように構成した本実施形態によるフィルタのカットオフ周波数調整回路を適用したラジオ受信機の構成例を示す図である。なお、この図6において、図2に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。
図6に示すラジオ受信機では、アンテナ51を介してRF信号(高周波信号)を受信し、受信したRF信号をLNA(低雑音増幅器)52に供給する。LNA52で増幅された信号は、混合器53に供給される。混合器53は、LNA52から入力される所定の周波数帯域のRF信号と、局部発振器54から供給される局部発振信号とを混合することによって、RF信号をIF信号(中間周波信号)に変換する。
DSP3によって通常モードが設定されているときは、混合器53によって生成されたIF信号が第3のスイッチSW3を介してバッファ4に供給される。バッファ4の後段に接続されたIFフィルタ54は、上述したフィルタ回路1に相当するものであり、バッファ4より入力されたIF信号に対してフィルタリング処理を行うことにより近接チャンネルの信号を除去して、その結果をA/D変換器6に出力する。A/D変換器6は、IFフィルタ54より入力されたIF信号をデジタルデータに変換してDSP3に供給する。DSP3は、入力されたデジタルデータに対して復調処理を含むベースバンド処理を実行する。
一方、DSP3によってカットオフ周波数の調整モードが設定されているときは、クロック発生回路2によって順次に発生されたクロック信号CK1,CK2が、第2のスイッチSW2を介してバッファ4に供給される。IFフィルタ54は、バッファ4より入力されたクロック信号CK1/CK2に対してフィルタリング処理を行って、その結果をA/D変換器6に出力する。A/D変換器6は、IFフィルタ54より入力された信号をデジタルデータに変換してDSP3に供給する。DSP3は、入力されたデジタルデータ(信号レベルLV1,LV2を表すデータ)を用いて、IFフィルタ54(フィルタ回路1)のスイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1を制御する。
図7は、カットオフ周波数の調整モード時における動作例を示すフローチャートである。まず、DSP3は、モード制御信号AEを“Hi”にして、カットオフ周波数の調整モードを設定する(ステップS1)。また、DSP3は、抵抗R1に対応して設けられた複数のスイッチS11,S12,・・・,S1N−1と、抵抗R2に対応して設けられた複数のS21,S22・・・,S2N−1のうち、所定の1組のスイッチS1i,S2i(例えば、ほぼ真中に位置するスイッチ)をオンとする(ステップS2)。
次に、クロック発生回路2は、DSP3の制御に従って240KHzのクロック信号CK1を発生する(ステップS3)。ここで発生された第1の周波数のクロック信号CK1は、フィルタ回路1およびA/D変換器6で処理されて、DSP3に供給される。DSP3は、A/D変換器6から入力されるデータに基づいて信号レベルLV1を検出し、図示しないメモリに保持する(ステップS4)。
次に、クロック発生回路2は、DSP3の制御に従って480KHzのクロック信号CK2を発生する(ステップS5)。ここで発生された第2の周波数のクロック信号CK2は、フィルタ回路1およびA/D変換器6で処理されて、DSP3に供給される。DSP3は、A/D変換器6から入力されるデータに基づいて信号レベルLV2を検出し、図示しないメモリに保持する(ステップS6)。
そして、DSP3は、信号レベルLV1,LV2の差βを算出し(ステップS7)、その差βの値が所定の値αと等しいか、所定の誤差±xの範囲内に入っているかどうかを判定する。すなわち、α−x≦β≦α+xの条件を満たすか否かを判定する(ステップS8)。そして、この条件を満たさないときには、信号レベルLV2の方が所定の値αよりも大きいか否かを判定する(ステップS9)。
LV2>αであるならば、実際のカットオフ周波数が所望のカットオフ周波数よりも高い方にずれているので、DSP3は、ステップS1でオンにしたスイッチよりも前段側(スイッチS11,S21側)のスイッチをオンとするように切り替えるように制御する(ステップS10)。これにより、合成抵抗値R1,R2が大きくなり、カットオフ周波数は低くなる。
一方、LV2<αのときは、実際のカットオフ周波数が所望のカットオフ周波数よりも低い方にずれているので、DSP3は、ステップS1でオンにしたスイッチよりも後段側(スイッチS1N−1,S2N−1側)のスイッチをオンとするように切り替えるように制御する(ステップS11)。これにより、合成抵抗値R1,R2が小さくなり、カットオフ周波数は高くなる。
ステップS10またはステップS11の処理の後は、ステップS3の処理に戻り、同様の処理を繰り返す。なお、ステップS3ではなくステップS5の処理に戻るようにしても良い。このような繰り返しの処理によって、スイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1の中のどれをオンとするかが順次切り替えられていく。そして、ステップS8においてα−x≦β≦α+xの条件を満たすようになると、DSP3は、そのときのスイッチ制御信号BP1〜BPN−1を図示しないメモリに保持し(ステップS12)、モード制御信号AEを“Lo”に戻す(ステップS13)。なお、スイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1をどのように切り替えてもステップS8の条件を満足しないときは、エラー処理をする。
ステップS12でスイッチ制御信号BP1〜BPN−1をメモリに保持することにより、スイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1の状態が確定する。このメモリは、不揮発性のメモリであっても揮発性のメモリであっても良い。不揮発性のメモリを用いるときは、一度カットオフ周波数の調整を行えば、その後は調整を行う必要がない。揮発性のメモリを用いるときは、例えばラジオ受信機の電源をオンにする都度カットオフ周波数の調整を行う。なお、不揮発性のメモリを用いた場合でも、調整を再度行うことは可能である。
以上詳しく説明したように、本実施形態によれば、DSP3を利用したデジタル信号処理によってフィルタ回路1の最適な抵抗値を選択し、これによってフィルタ回路1のカットオフ周波数を適切に調整することができる。
なお、上記実施形態では、複数の抵抗素子R11,R12,・・・,R1N,R21,R22,・・・,R2Nの中から何れかを選択することによって抵抗値を可変とし、これによってフィルタ回路1のカットオフ周波数を調整する例について説明したが、これに限定されない。例えば、複数のコンデンサを設け、その中から何れかを選択することによって容量値を可変とし、これによってフィルタ回路1のカットオフ周波数を調整するようにしても良い。
また、上記実施形態では、クロック発生回路2で発生するクロック信号CK1,CK2の周波数として240KHz、480KHzを用いる例について説明したが、この周波数に限定されるものではない。
また、上記実施形態では、フィルタ回路1の一例として2次アクティブフィルタを挙げて説明したが、これに限定されない。例えば、1次あるいは高次のアクティブフィルタであっても良いし、パッシブフィルタであっても良い。また、チェビシェフフィルタ、ベッセルフィルタ、バイカッドフィルタなど、様々なタイプのフィルタにも適用することが可能である。
また、上記実施形態では、カットオフ周波数調整回路をラジオ受信機に適用する例について説明したが、これに限定されない。コンデンサと抵抗とで構成されるフィルタ回路を用いた電子回路またはその応用製品であれば、何れにも適用することが可能である。
その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
DSP3は、モード制御信号AEによって各スイッチSW1〜SW3のオン/オフを制御するとともに、モード制御信号AEおよび周波数切替制御信号FSELによってクロック発生回路2の動作を制御する。DSP3より出力されるモード制御信号AEが“Lo”レベルのときは通常モードとなり、第1および第2のスイッチSW1,SW2がオフ、第3のスイッチSW3がオンとされる。一方、モード制御信号AEが“Hi”レベルのときはカットオフ周波数の調整モードとなり、第1および第2のスイッチSW1,SW2がオン、第3のスイッチSW3がオフとされる。
クロック発生回路2は、DSP3によってカットオフ周波数の調整モードが設定されているときに、第1の周波数(例えば240KHz)のクロック信号CK1および第2の周波数(例えば480KHz)のクロック信号CK2を順次発生する。
図3は、クロック発生回路2の構成例を示す図である。図3において、22はANDゲートであり、基準周波数(例えば3.84MHz)のクロック信号CKとモード制御信号AEとの論理積をとる。モード制御信号AEが“Hi”レベルのときに、クロック信号CKがこのANDゲート22を通過する。
23は1/2分周回路であり、クロック信号CKの周波数(3.84MHz)を1/2に分周する。24は周波数切替スイッチであり、DSP3から供給される周波数切替制御信号FSELによって切替が制御される。この周波数切替スイッチ24の2つの入力端子には、1/2分周回路23の入力端から供給されるクロック信号(分周されていない3.84MHzの信号)と、1/2分周回路23の出力端から供給されるクロック信号(1/2分周された1.92MHzの信号)とが入力されている。クロック発生回路2にて240KHzのクロック信号CK1を発生するときは、周波数切替スイッチ24は、1/2分周回路23の出力端から供給されるクロック信号を選択して出力する。一方、クロック発生回路2にて480KHzのクロック信号CK2を発生するときは、周波数切替スイッチ24は、1/2分周回路23の入力端から供給されるクロック信号を選択して出力する。
25は3ビットカウンタであり、周波数切替スイッチ24より選択的に出力されたクロック信号に基づいてカウント動作し、3ビットのカウント値を出力する。ここで、Q0は最上位ビット、Q1は第2ビット、Q2は最下位ビットの出力端子である。26は第3のANDゲートであり、3ビットカウンタ25によりカウントされるカウント値の各ビットに対して1つずつ設けられている。各ビットに対応したそれぞれのANDゲート26は、3ビットカウンタ25より出力される各ビットの値とモード制御信号AEとの論理積をとり、その結果をそれぞれ出力する。なお、電圧精度を上げるときは、カウンタのビット数を増やせば良い。
27は抵抗であり、第3のANDゲート26の3つの出力に対して1つずつ設けられており、その抵抗値の比率は最上位ビットから順に4R:2R:Rとなっている。ICの場合は抵抗の相対精度が非常に良い。この3つの抵抗27の一端はまとめて接続されており、その接続点に現れる信号が第1の周波数のクロック信号CK1または第2の周波数のクロック信号CK2として出力される。28はクロック信号に対してバイアス電圧を与えるバイアス抵抗である。クロック発生回路2より出力されたクロック信号CK1/CK2は、図2に示した第2のスイッチSW2およびバッファ4を介してフィルタ回路1に入力される。
なお、ここではクロック発生回路2の構成例として図3のような回路を示したが、これは単なる一例であって、これに限定されるものではない。
図4は、フィルタ回路1の構成例を示す図である。図4において、OAは差動オペアンプ、R1,R2は差動オペアンプOAのプラス入力端子に直列に接続された抵抗である。抵抗R1は、N個(Nは2以上の整数)の抵抗素子R11,R12,・・・,R1Nを直列に接続した構成となっている。抵抗素子R11,R12,・・・,R1Nの抵抗値は同じであっても良いし、異なっていても良い。同様に、抵抗R2は、N個の抵抗素子R21,R22,・・・,R2Nを直列に接続した構成となっている。抵抗素子R21,R22,・・・,R2Nの抵抗値は同じであっても良いし、異なっていても良い。
C0は入力端子INに接続されたコンデンサ、C1は差動オペアンプOAのプラス入力端子とアースとの間に接続されたコンデンサ、C2は差動オペアンプOAの出力端子OUTと抵抗R1,R2の接続点との間に接続されたコンデンサである。差動オペアンプOAのマイナス入力端子には、当該差動オペアンプOAの出力が負帰還入力されている。
この図4に示すフィルタ回路1は、差動オペアンプOA、抵抗R1,R2およびコンデンサC1,C2から成る周知の二次アクティブフィルタにおいて、抵抗R1,R2をそれぞれ複数の抵抗素子R11,R12,・・・R1N,R21,R22,・・・,R2Nで構成したものである。
S11,S12,・・・,S1N−1は複数の抵抗素子R11,R12,・・・,R1Nの中から何れかを選択するためのスイッチ、S21,S22,・・・,S2N−1は複数の抵抗素子R21,R22,・・・,R2Nの中から何れかを選択するためのスイッチである。複数の抵抗素子R11,R12,・・・,R1Nと複数のスイッチS11,S12,・・・,S1N−1はラダー接続されており、何れか1つのスイッチをオンとすることにより、直列接続する抵抗素子を選択するようになっている。例えば、1番目のスイッチS11をオンにすると、1番目の抵抗素子R11は短絡され、2番目以降の抵抗素子R12,・・・,R1Nが直列接続されることになる。
同様に、複数の抵抗素子R21,R22,・・・,R2Nと複数のスイッチS21,S22,・・・,S2N−1はラダー接続されており、何れか1つのスイッチをオンとすることにより、直列接続する抵抗素子を選択するようになっている。例えば、1番目のスイッチS21をオンにすると、1番目の抵抗素子R21は短絡され、2番目以降の抵抗素子R22,・・・,R2Nが直列接続されることになる。
ここで、複数のスイッチS11,S12・・・,S1N−1,S21,S22,・・・,S2N−1のうち、i番目(i=1〜N−1)のスイッチどうしは同期してオンとなる。このように、何れか1組のスイッチS1i,S2iをオンとすることにより、差動オペアンプOAに接続される抵抗R1,R2の抵抗値を可変とすることができる。
これにより、フィルタ回路1のカットオフ周波数fcを可変とすることができる。すなわち、フィルタ回路1のカットオフ周波数fcは、複数の抵抗素子R11,R12,・・・,R1N,R21,R22,・・・,R2Nの中からスイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1により選択された抵抗素子の直列接続に係る合成抵抗値とコンデンサC1,C2の容量値とに基づいて決定される。抵抗R1,R2の合成抵抗値をそれぞれR1,R2、コンデンサC1,C2の容量値をそれぞれC1,C2で表すとすると、フィルタ回路1のカットオフ周波数fcは、
fc=1/2π(R1R2C1C2)1/2
によって与えられる。
図2に戻り、A/D変換器6は、フィルタ回路1より出力される信号をデジタルデータに変換してDSP3に供給する。DSP3は、通常モードの設定時において、A/D変換器6から入力されるデジタルデータに対して処理のデジタル信号処理を行い、その結果得られたデータを外部に出力する。
また、DSP3は、カットオフ周波数の調整モード時において、クロック発生回路2により発生された第1の周波数のクロック信号CK1をフィルタ回路1に入力した場合にフィルタ回路1から出力される信号のレベルLV1と、クロック発生回路2により発生された第2の周波数のクロック信号CK2をフィルタ回路1に入力した場合にフィルタ回路1から出力される信号のレベルLV2とを大小比較し、その比較結果に応じてスイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1を制御する。すなわち、DSP3は、スイッチ制御信号BP1〜BPN−1をフィルタ回路1に供給することにより、全てのスイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1をオフにするか、何れか1組のスイッチS1i,S2iをオンにする。
スイッチの制御について具体的に言うと、DSP3は、まず信号レベルLV1と信号レベルLV2との差βを検出し、その差βの値が所定の値α(所望のカットオフ周波数を表す周波数特性において、240KHzの信号レベルと480KHzの信号レベルとの差に相当する値)と等しいか、当該αに対して所定の許容誤差xの範囲内に入っているかどうかを判定する。
例えば、図5に示す実線のような周波数特性のフィルタ回路1を構成しようとする場合、240KHzのクロック信号CK1をフィルタ回路1に入力した場合にフィルタ回路1から出力される信号のレベルLV1が0[dB]で、480KHzのクロック信号CK2をフィルタ回路1に入力した場合にフィルタ回路1から出力される信号のレベルLV2が−α[dB]となっていれば(β=αであれば)、所望のカットオフ周波数が得られていることになる。
これに対して、抵抗やコンデンサの製造ばらつきにより周波数特性が点線のように所望の周波数特性からずれていると、480KHzのクロック信号CK2をフィルタ回路1に入力した場合にフィルタ回路1から出力される信号のレベルLV2は−α[dB]とならず(β≠α)、誤差が生じる。DSP3は、この誤差が所定の許容誤差xの範囲内かどうかを判定する。すなわち、許容誤差を±xとした場合に、α−x≦β≦α+xの条件を満たすか否かを判定する。そして、この条件を満たさないときには、信号レベルLV2と所定の値αとのどちらの方が大きいかを判定し、その判定結果に応じてスイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1の選択状態を切り替える。
ここで、LV2>αのときは、実際のカットオフ周波数が所望のカットオフ周波数よりも高い方にずれているので、今までよりも前段側(スイッチS11,S21側)のスイッチをオンとするように切り替えることにより、合成抵抗値R1,R2を大きくして、カットオフ周波数が低くなるようにする。逆に、LV2<αのときは、実際のカットオフ周波数が所望のカットオフ周波数よりも低い方にずれているので、今までよりも後段側(スイッチS1N−1,S2N−1側)のスイッチをオンとするように切り替えることにより、合成抵抗値R1,R2を小さくして、カットオフ周波数が高くなるようにする。
信号レベルLV1,LV2の差βが所定の値αまたはその許容誤差xの範囲内に入るように調整されたときの各スイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1の選択状態を表すデータは、図示しないメモリに保持され、DSP3はそのデータに従って各スイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1の選択状態を保持する。これにより、所望の周波数特性が一定に維持される。
図6は、上記のように構成した本実施形態によるフィルタのカットオフ周波数調整回路を適用したラジオ受信機の構成例を示す図である。なお、この図6において、図2に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。
図6に示すラジオ受信機では、アンテナ51を介してRF信号(高周波信号)を受信し、受信したRF信号をLNA(低雑音増幅器)52に供給する。LNA52で増幅された信号は、混合器53に供給される。混合器53は、LNA52から入力される所定の周波数帯域のRF信号と、局部発振器54から供給される局部発振信号とを混合することによって、RF信号をIF信号(中間周波信号)に変換する。
DSP3によって通常モードが設定されているときは、混合器53によって生成されたIF信号が第3のスイッチSW3を介してバッファ4に供給される。バッファ4の後段に接続されたIFフィルタ54は、上述したフィルタ回路1に相当するものであり、バッファ4より入力されたIF信号に対してフィルタリング処理を行うことにより近接チャンネルの信号を除去して、その結果をA/D変換器6に出力する。A/D変換器6は、IFフィルタ54より入力されたIF信号をデジタルデータに変換してDSP3に供給する。DSP3は、入力されたデジタルデータに対して復調処理を含むベースバンド処理を実行する。
一方、DSP3によってカットオフ周波数の調整モードが設定されているときは、クロック発生回路2によって順次に発生されたクロック信号CK1,CK2が、第2のスイッチSW2を介してバッファ4に供給される。IFフィルタ54は、バッファ4より入力されたクロック信号CK1/CK2に対してフィルタリング処理を行って、その結果をA/D変換器6に出力する。A/D変換器6は、IFフィルタ54より入力された信号をデジタルデータに変換してDSP3に供給する。DSP3は、入力されたデジタルデータ(信号レベルLV1,LV2を表すデータ)を用いて、IFフィルタ54(フィルタ回路1)のスイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1を制御する。
図7は、カットオフ周波数の調整モード時における動作例を示すフローチャートである。まず、DSP3は、モード制御信号AEを“Hi”にして、カットオフ周波数の調整モードを設定する(ステップS1)。また、DSP3は、抵抗R1に対応して設けられた複数のスイッチS11,S12,・・・,S1N−1と、抵抗R2に対応して設けられた複数のS21,S22・・・,S2N−1のうち、所定の1組のスイッチS1i,S2i(例えば、ほぼ真中に位置するスイッチ)をオンとする(ステップS2)。
次に、クロック発生回路2は、DSP3の制御に従って240KHzのクロック信号CK1を発生する(ステップS3)。ここで発生された第1の周波数のクロック信号CK1は、フィルタ回路1およびA/D変換器6で処理されて、DSP3に供給される。DSP3は、A/D変換器6から入力されるデータに基づいて信号レベルLV1を検出し、図示しないメモリに保持する(ステップS4)。
次に、クロック発生回路2は、DSP3の制御に従って480KHzのクロック信号CK2を発生する(ステップS5)。ここで発生された第2の周波数のクロック信号CK2は、フィルタ回路1およびA/D変換器6で処理されて、DSP3に供給される。DSP3は、A/D変換器6から入力されるデータに基づいて信号レベルLV2を検出し、図示しないメモリに保持する(ステップS6)。
そして、DSP3は、信号レベルLV1,LV2の差βを算出し(ステップS7)、その差βの値が所定の値αと等しいか、所定の誤差±xの範囲内に入っているかどうかを判定する。すなわち、α−x≦β≦α+xの条件を満たすか否かを判定する(ステップS8)。そして、この条件を満たさないときには、信号レベルLV2の方が所定の値αよりも大きいか否かを判定する(ステップS9)。
LV2>αであるならば、実際のカットオフ周波数が所望のカットオフ周波数よりも高い方にずれているので、DSP3は、ステップS1でオンにしたスイッチよりも前段側(スイッチS11,S21側)のスイッチをオンとするように切り替えるように制御する(ステップS10)。これにより、合成抵抗値R1,R2が大きくなり、カットオフ周波数は低くなる。
一方、LV2<αのときは、実際のカットオフ周波数が所望のカットオフ周波数よりも低い方にずれているので、DSP3は、ステップS1でオンにしたスイッチよりも後段側(スイッチS1N−1,S2N−1側)のスイッチをオンとするように切り替えるように制御する(ステップS11)。これにより、合成抵抗値R1,R2が小さくなり、カットオフ周波数は高くなる。
ステップS10またはステップS11の処理の後は、ステップS3の処理に戻り、同様の処理を繰り返す。なお、ステップS3ではなくステップS5の処理に戻るようにしても良い。このような繰り返しの処理によって、スイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1の中のどれをオンとするかが順次切り替えられていく。そして、ステップS8においてα−x≦β≦α+xの条件を満たすようになると、DSP3は、そのときのスイッチ制御信号BP1〜BPN−1を図示しないメモリに保持し(ステップS12)、モード制御信号AEを“Lo”に戻す(ステップS13)。なお、スイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1をどのように切り替えてもステップS8の条件を満足しないときは、エラー処理をする。
ステップS12でスイッチ制御信号BP1〜BPN−1をメモリに保持することにより、スイッチS11,S12,・・・,S1N−1,S21,S22,・・・,S2N−1の状態が確定する。このメモリは、不揮発性のメモリであっても揮発性のメモリであっても良い。不揮発性のメモリを用いるときは、一度カットオフ周波数の調整を行えば、その後は調整を行う必要がない。揮発性のメモリを用いるときは、例えばラジオ受信機の電源をオンにする都度カットオフ周波数の調整を行う。なお、不揮発性のメモリを用いた場合でも、調整を再度行うことは可能である。
以上詳しく説明したように、本実施形態によれば、DSP3を利用したデジタル信号処理によってフィルタ回路1の最適な抵抗値を選択し、これによってフィルタ回路1のカットオフ周波数を適切に調整することができる。
なお、上記実施形態では、複数の抵抗素子R11,R12,・・・,R1N,R21,R22,・・・,R2Nの中から何れかを選択することによって抵抗値を可変とし、これによってフィルタ回路1のカットオフ周波数を調整する例について説明したが、これに限定されない。例えば、複数のコンデンサを設け、その中から何れかを選択することによって容量値を可変とし、これによってフィルタ回路1のカットオフ周波数を調整するようにしても良い。
また、上記実施形態では、クロック発生回路2で発生するクロック信号CK1,CK2の周波数として240KHz、480KHzを用いる例について説明したが、この周波数に限定されるものではない。
また、上記実施形態では、フィルタ回路1の一例として2次アクティブフィルタを挙げて説明したが、これに限定されない。例えば、1次あるいは高次のアクティブフィルタであっても良いし、パッシブフィルタであっても良い。また、チェビシェフフィルタ、ベッセルフィルタ、バイカッドフィルタなど、様々なタイプのフィルタにも適用することが可能である。
また、上記実施形態では、カットオフ周波数調整回路をラジオ受信機に適用する例について説明したが、これに限定されない。コンデンサと抵抗とで構成されるフィルタ回路を用いた電子回路またはその応用製品であれば、何れにも適用することが可能である。
その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明は、コンデンサと抵抗とで構成されるフィルタ回路のカットオフ周波数を調整するための回路に有用である。
Claims (4)
- 複数の抵抗素子と、上記複数の抵抗素子の中から何れかを選択するためのスイッチと、コンデンサとを備え、上記複数の抵抗素子の中から上記スイッチにより選択された抵抗素子の抵抗値と上記コンデンサの容量値とに基づいてそのカットオフ周波数が決定されるフィルタ回路と、
基準とする第1の周波数のクロック信号および調整用の第2の周波数のクロック信号を発生するクロック発生回路と、
上記第1の周波数のクロック信号を上記フィルタ回路に入力した場合に上記フィルタ回路から出力される信号の第1のレベルと、上記第2の周波数のクロック信号を上記フィルタ回路に入力した場合に上記フィルタ回路から出力される信号の第2のレベルとを大小比較し、その比較結果に応じて上記スイッチを制御する信号処理部とを備えたことを特徴とするフィルタのカットオフ周波数調整回路。 - 複数のコンデンサと、上記複数のコンデンサの中から何れかを選択するためのスイッチと、抵抗素子とを備え、上記複数のコンデンサの中から上記スイッチにより選択されたコンデンサの容量値と上記抵抗素子の抵抗値とに基づいてそのカットオフ周波数が決定されるフィルタ回路と、
基準とする第1の周波数のクロック信号および調整用の第2の周波数のクロック信号を発生するクロック発生回路と、
上記第1の周波数のクロック信号を上記フィルタ回路に入力した場合に上記フィルタ回路から出力される信号の第1のレベルと、上記第2の周波数のクロック信号を上記フィルタ回路に入力した場合に上記フィルタ回路から出力される信号の第2のレベルとを大小比較し、その比較結果に応じて上記スイッチを制御する信号処理部とを備えたことを特徴とするフィルタのカットオフ周波数調整回路。 - 上記信号処理部は、上記第1のレベルと上記第2のレベルとの差が所定の値の範囲内にあるかどうかを判定し、所定の値の範囲内にないときには上記第2のレベルと上記所定の値とのどちらの方が大きいかを判定し、その判定結果に応じて上記スイッチを制御することを特徴とする請求の範囲第1項または第2項に記載のフィルタのカットオフ周波数調整回路。
- 上記フィルタ回路、上記クロック発生回路および上記信号処理部の全てがCMOSプロセスで構成されていることを特徴とする請求の範囲第1項または第2項に記載のフィルタのカットオフ周波数調整回路。
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