KR20210101464A - 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 - Google Patents

수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 Download PDF

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Abstract

수신 회로는 제 1 증폭 회로, 제 2 증폭 회로, 제 3 증폭 회로 및 피드백 회로를 포함할 수 있다. 상기 제 1 증폭 회로는 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 제 1 증폭 신호 및 제 2 증폭 신호를 생성할 수 있다. 상기 제 2 증폭 회로는 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호를 증폭하여 제 1 예비 출력 신호는 제 2 예비 출력 신호를 생성할 수 있다. 상기 제 3 증폭 회로는 상기 제 1 예비 출력 신호 및 상기 제 2 예비 출력 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성할 수 있다. 상기 피드백 회로는 전류 제어 신호, 상기 제 1 출력 신호 및 상기 제 2 출력 신호에 기초하여 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호의 전압 레벨을 변화시킬 수 있다.

Description

수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 {RECEIVING CIRCUIT, SEMICONDUCTOR APPARATUSA AND SYSTEM USING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 신호 전송 라인을 통해 전송된 신호를 수신하는 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭과 데이터를 전송 및 수신하여 서로 통신할 수 있다. 반도체 장치들은 수신 회로를 구비하여 외부 장치로부터 전송된 신호를 수신하거나 반도체 장치 내부 회로 사이에서 전송된 신호를 수신할 수 있다. 상기 수신 회로는 차동 증폭 동작을 수행하는 증폭 회로를 포함할 수 있다. 반도체 장치의 동작 속도가 점점 증가하면서, 채널을 통해 높은 주파수를 갖는 신호가 전송되고 있다. 상기 수신 회로는 채널을 통해 전송되는 신호의 주파수에 적합한 이득과 대역폭을 가져야 상기 신호를 정확하게 수신할 수 있다. 신호가 채널을 통해 전송될 때, 신호의 손실을 발생시키는 다양한 요인이 있으며, 심볼간 간섭 (Inter Symbol Interference, ISI) 및 크로스 토크 (cross-talk) 등이 대표적인 예이다. 고속 동작 환경에서 안정적으로 신호를 전송 및 수신하기 위해서는 심볼간 간섭 및 크로스 토크를 보상할 수 있도록 수신 회로의 이득 및 대역폭을 적절하게 조절할 필요가 있다.
본 발명의 실시예는 채널의 환경에 따라 직류 이득, 교류 이득 및 대역폭을 다양하게 조절하여 신호를 수신할 수 있는 수신 회로를 제공할 수 있다.
본 발명의 실시예에 따른 수신 회로는 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 제 1 증폭 신호 및 제 2 증폭 신호를 생성하는 제 1 증폭 회로; 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호를 증폭하여 제 1 예비 출력 신호 및 제 2 예비 출력 신호를 생성하는 제 2 증폭 회로; 상기 제 1 예비 출력 신호 및 상기 제 2 예비 출력 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 제 3 증폭 회로; 및 전류 제어 신호, 상기 제 1 출력 신호 및 상기 제 2 출력 신호에 기초하여 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호의 전압 레벨을 변화시키는 피드백 회로를 포함할 수 있다.
본 발명의 실시예에 따른 수신 회로는 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 제 1 증폭 신호 및 제 2 증폭 신호를 생성하는 제 1 증폭 회로; 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호를 증폭하여 제 1 예비 출력 신호 및 제 2 예비 출력 신호를 생성하는 제 2 증폭 회로; 상기 제 1 예비 출력 신호 및 상기 제 2 예비 출력 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하고, 저항 제어 신호에 기초하여 상기 제 1 및 제 2 출력 신호의 전체 이득을 증가시키는 제 3 증폭 회로; 및 상기 제 1 출력 신호 및 상기 제 2 출력 신호에 기초하여 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호의 전압 레벨을 변화시키고, 전류 제어 신호에 기초하여 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호의 대역폭을 증가시키는 피드백 회로를 포함할 수 있다.
본 발명의 실시예는 수신 회로의 동작 성능을 향상시켜 반도체 장치 사이의 정확한 통신을 가능하게 한다.
도 1은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 가변 전류 회로의 구성을 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 가변 로드 회로의 구성을 보여주는 도면이다.
도 4는 도 1 및 도 2에 도시된 가변 전류 회로의 동작에 따른 제 1 증폭 신호 및 제 2 증폭 신호의 이득을 보여주는 그래프이다.
도 5는 도 1에 도시된 커플링 회로의 연결 여부에 따른 제 1 증폭 신호 및 제 2 증폭 신호의 이득을 보여주는 그래프이다.
도 6은 도 1 및 도 3에 도시된 가변 로드 회로의 동작에 따른 제 1 출력 신호 및 제 2 출력 신호의 이득을 보여주는 그래프이다.
도 7은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 수신 회로(100)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 수신 회로(100)는 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)에 기초하여 제 1 출력 신호(OUT1) 및 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 2 입력 신호(IN2)는 상기 제 1 입력 신호(IN1)의 상보 신호일 수 있다. 일 실시예에서, 상기 제 2 입력 신호(IN2)는 기준 전압일 수 있고, 상기 기준 전압은 상기 제 1 입력 신호(IN1)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 제 2 출력 신호(OUT2)는 상기 제 1 출력 신호(OUT1)의 상보 신호일 수 있다. 상기 수신 회로(100)는 제 1 전압(V1)과 제 2 전압(V2)을 수신하여 증폭 동작을 수행하는 복수의 증폭 회로를 포함할 수 있다. 상기 제 1 전압(V1)은 상기 제 2 전압(V2)보다 높은 전압 레벨을 가질 수 있다.
상기 수신 회로(100)는 제 1 증폭 회로(110), 제 2 증폭 회로(120), 제 3 증폭 회로(130) 및 피드백 회로(140)를 포함할 수 있다. 상기 제 1 증폭 회로(110)는 상기 제 1 입력 신호(IN1) 및 상기 제 2 입력 신호(IN2)를 수신하고, 상기 제 1 입력 신호(IN1) 및 상기 제 2 입력 신호(IN2)를 증폭하여 제 1 증폭 신호(AOUT1) 및 제 2 증폭 신호(AOUT2)를 생성할 수 있다. 상기 제 1 증폭 신호(AOUT1)는 상기 제 1 입력 신호(IN1)에 대응하는 로직 레벨을 가질 수 있고, 상기 제 2 증폭 신호(AOUT2)는 상기 제 2 입력 신호(IN2)에 대응하는 로직 레벨을 가질 수 있다. 상기 제 2 증폭 회로(120)는 상기 제 1 증폭 신호(AOUT1) 및 상기 제 2 증폭 신호(AOUT2)를 수신하고, 상기 제 1 증폭 신호(AOUT1) 및 상기 제 2 증폭 신호(AOUT2)를 증폭하여 제 1 예비 출력 신호(POUT1) 및 제 2 예비 출력 신호(POUT2)를 생성할 수 있다. 상기 제 1 예비 출력 신호(POUT1)는 상기 제 1 증폭 신호(AOUT1)에 대응하는 로직 레벨을 가질 수 있고, 상기 제 2 예비 출력 신호(POUT2)는 상기 제 2 증폭 신호(AOUT2)에 대응하는 로직 레벨을 가질 수 있다. 상기 제 3 증폭 회로(130)는 상기 제 1 예비 출력 신호(POUT1) 및 상기 제 2 예비 출력 신호(POUT2)를 수신하고, 상기 제 1 예비 출력 신호(POUT1) 및 상기 제 2 예비 출력 신호(POUT2)를 증폭하여 제 1 출력 신호(OUT1) 및 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 1 출력 신호(OUT1)는 상기 제 1 예비 출력 신호(POUT1)에 대응하는 로직 레벨을 가질 수 있고, 상기 제 2 출력 신호(OUT2)는 상기 제 2 예비 출력 신호(POUT2)에 대응하는 로직 레벨을 가질 수 있다.
상기 피드백 회로(140)는 상기 제 3 증폭 회로(130)로부터 생성되는 상기 제 1 출력 신호(OUT1) 및 상기 제 2 출력 신호(OUT2)를 수신할 수 있다. 상기 피드백 회로(140)는 상기 제 1 출력 신호(OUT1) 및 상기 제 2 출력 신호(OUT2)에 기초하여 상기 제 1 증폭 신호(AOUT1) 및 상기 제 2 증폭 신호(AOUT2)의 전압 레벨을 변화시킬 수 있다. 상기 피드백 회로(140)는 전류 제어 신호(C<1:n>, n은 2 이상의 정수임.)를 수신하고, 상기 전류 제어 신호(C<1:n>)에 기초하여 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 전압 레벨의 변화 폭을 조절할 수 있다. 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 대역폭 (bandwidth)은 상기 전압 레벨의 변화 폭에 따라 변화될 수 있다. 예를 들어, 상기 전압 레벨의 변화 폭이 커질수록 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 대역폭은 증가할 수 있다. 상기 대역폭은 증폭 회로가 일정 크기 이상의 교류 이득을 얻을 수 있는 주파수의 범위를 의미할 수 있다. 상기 교류 이득은 상대적으로 높은 주파수 범위에서 증폭 회로의 이득을 의미할 수 있고, 상기 교류 이득은 증폭 회로로 입력되는 입력 신호의 전압 레벨이 천이할 때 상기 증폭 회로에서 생성되는 출력 신호의 이득을 의미할 수 있다. 직류 이득은 상대적으로 낮은 주파수 범위에서 증폭 회로의 이득을 의미할 수 있고, 증폭 회로의 입력 신호가 정상 상태 (steady state) 전압 레벨을 유지할 때 증폭 회로로부터 생성되는 출력 신호의 이득을 의미할 수 있다. 증폭 회로의 이득 및/또는 전체 이득은 상기 직류 이득과 상기 교류 이득을 모두 포함하는 용어로 사용될 수 있다. 상기 증폭 회로의 이득 또는 대역폭은 상기 증폭 회로에서 생성되는 출력 신호의 이득 또는 대역폭과 동일한 의미로 사용될 수 있다.
상기 피드백 회로(140)는 스위치 제어 신호(SEN)를 더 수신할 수 있다. 상기 피드백 회로(140)는 상기 스위치 제어 신호(SEN)에 기초하여 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 이득 및 대역폭을 조절할 수 있다. 상기 피드백 회로(140)는 상기 전류 제어 신호(C<1:n>)에 기초하여 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 대역폭을 증가시킬 때, 상기 스위치 제어 신호(SEN)에 기초하여 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 직류 이득 및 대역폭을 증가시키고, 교류 이득을 감소시킬 수 있다. 상기 제 3 증폭 회로(130)는 저항 제어 신호(R<1:m>, m은 2 이상의 정수)를 수신하고, 상기 저항 제어 신호(R<1:m>)에 기초하여 상기 제 1 출력 신호(OUT1) 및 상기 제 2 출력 신호(OUT2)의 전체 이득을 증가시킬 수 있다. 보다 상세한 설명은 후술하기로 한다.
상기 제 1 증폭 회로(110)는 제 1 입력 트랜지스터(IT11) 및 제 2 입력 트랜지스터(IT12)를 포함할 수 있다. 상기 제 1 및 제 2 입력 트랜지스터(IT11, IT12)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(IT11)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 2 증폭 신호(AOUT2)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 입력 트랜지스터(IT11)는 제 2 증폭 노드(ON1)와 상기 제 2 전압(V2)이 공급되는 제 2 전압 단자(102) 사이에 연결되고, 상기 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 제 2 증폭 노드(ON1)는 상기 제 1 전압(V1)이 공급되는 제 1 전압 단자(101)와 연결되고, 상기 제 2 증폭 노드(ON1)를 통해 상기 제 2 증폭 신호(AOUT2)가 출력될 수 있다. 상기 제 2 입력 트랜지스터(IT12)는 상기 제 2 입력 신호(IN2)에 기초하여 상기 제 1 증폭 신호(AOUT1)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 입력 트랜지스터(IT12)는 제 1 증폭 노드(OP1)와 상기 제 2 전압 단자(102) 사이에 연결되고, 상기 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 제 1 증폭 노드(OP1)는 상기 제 1 전압 단자(101)와 연결되고, 상기 제 1 증폭 노드(OP1)를 통해 상기 제 1 증폭 신호(AOUT1)가 출력될 수 있다. 상기 제 2 증폭 노드(ON1)와 상기 제 1 전압 단자(101) 사이에는 제 1 로드 저항(RL11)이 연결될 수 있고, 상기 제 1 증폭 노드(OP1)와 상기 제 2 전압 단자(101) 사이에는 제 2 로드 저항(RL12)이 연결될 수 있다. 상기 제 1 및 제 2 로드 저항(RL11, RL12)은 실질적으로 동일한 저항 값을 가질 수 있다. 일 실시예에서, 상기 제 1 및 제 2 로드 저항(RL11, RL12)은 서로 다른 저항 값을 가질 수도 있다. 상기 제 1 및 제 2 입력 트랜지스터(IT11, IT12)는 제 1 전류원(IS1)을 통해 상기 제 2 전압 단자(102)와 연결될 수 있다. 상기 제 1 증폭 회로(110)는 제 1 및 제 2 입력 트랜지스터(IT11, IT12)가 N 채널 모스 트랜지스터로 구성되는 N 타입 증폭 회로인 것을 예시하였으나, 이에 한정하려는 의도는 아니다. 상기 제 1 및 제 2 입력 트랜지스터(IT11, IT12)는 P 채널 모스 트랜지스터로 구성될 수 있고, 상기 제 1 증폭 회로(110)는 P 타입 증폭 회로로 구현될 수도 있다.
상기 피드백 회로(140)는 제 1 트랜지스터(T1), 제 2 트랜지스터(T2) 및 가변 전류 회로(141)를 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터(T1, T2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)는 상기 제 1 출력 신호(OUT1)에 기초하여 상기 제 1 증폭 신호(AOUT1)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 트랜지스터(T1)는 제 1 증폭 노드(OP1)와 제 1 노드(N1) 사이에 연결되고, 상기 제 1 출력 신호(OUT1)를 수신할 수 있다. 상기 제 2 트랜지스터(T2)는 상기 제 2 출력 신호(OUT2)에 기초하여 상기 제 2 증폭 신호(AOUT2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 트랜지스터(T2)는 제 2 증폭 노드(ON1)와 제 2 노드(N2) 사이에 연결되고, 상기 제 2 출력 신호(OUT2)를 수신할 수 있다.
상기 가변 전류 회로(141)는 상기 제 1 노드(N1)와 상기 제 2 전압 단자(102) 사이를 연결하고, 상기 제 2 노드(N2)와 상기 제 2 전압 단자(102) 사이를 연결할 수 있다. 상기 가변 전류 회로(141)는 상기 제 1 및 제 2 노드(N1, N2)를 디스차지시킬 수 있다. 상기 가변 전류 회로(141)는 상기 전류 제어 신호(C<1:n>)를 수신하고, 상기 전류 제어 신호(C<1:n>)에 기초하여 상기 제 1 및 제 2 노드(N1, N2)로부터 상기 제 2 전압 단자(102)로 흐르는 전류의 양을 조절할 수 있다. 상기 가변 전류 회로(141)를 통해 흐르는 전류의 양은 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 전압 레벨의 변화 폭에 대응될 수 있다. 상기 가변 전류 회로(141)를 통해 흐르는 전류의 양이 많아질수록 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 전압 레벨의 변화 폭은 커질 수 있고, 상기 가변 전류 회로(141)를 통해 흐르는 전류의 양이 적어질수록 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 전압 레벨의 변화 폭은 작아질 수 있다.
상기 피드백 회로(140)는 커플링 회로(142)를 더 포함할 수 있다. 상기 커플링 회로(142)는 상기 스위치 제어 신호(SEN)를 수신할 수 있다. 상기 커플링 회로(142)는 상기 스위치 제어 신호(SEN)에 기초하여 상기 제 1 및 제 2 노드(N1, N2)를 연결할 수 있다. 상기 제 1 및 제 2 노드(N1, N2)가 상기 커플링 회로(142)를 통해 연결되었을 때 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 직류 이득 및 대역폭은 증가되고, 교류 이득은 감소될 수 있다. 상기 커플링 회로(142)는 저항 소자(R), 캐패시터 소자(C) 및 스위치(SW)를 포함할 수 있다. 상기 저항 소자(R)는 상기 제 1 및 제 2 노드(N1, N2) 사이에 연결될 수 있다. 상기 캐패시터 소자(C)는 상기 제 1 및 제 2 노드(N1, N2) 사이에서 상기 저항 소자(R)와 병렬로 연결될 수 있다. 상기 스위치(SW)는 상기 제 1 및 제 2 노드(N1, N2) 사이에서 상기 저항 소자(R), 상기 캐패시터 소자(C)와 병렬로 연결될 수 있다. 상기 스위치(SW)는 상기 스위치 제어 신호(SEN)에 기초하여 상기 제 1 및 제 2 노드(N1, N2)를 단락시킬 수 있다. 상기 스위치 제어 신호(SEN)가 인에이블되어 상기 스위치(SW)가 턴온되면, 상기 제 1 및 제 2 노드(N1, N2)는 단락될 수 있고, 상기 저항 소자(R) 및 상기 캐패시터 소자(C)는 상기 제 1 및 제 2 노드(N1, N2)의 전압 레벨 변화에 영향을 미치지 않을 수 있다. 상기 제 1 및 제 2 노드(N1, N2)가 단락되면, 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 직류 이득 및 대역폭이 감소될 수 있고, 교류 이득은 증가될 수 있다. 상기 스위치 제어 신호(SEN)가 디스에이블되어 상기 스위치(SW)가 턴오프되면, 상기 저항 소자(R) 및 상기 캐패시터 소자(C)가 상기 제 1 및 제 2 노드(N1, N2) 사이의 R-C 커플링을 형성할 수 있다. 상기 R-C 커플링이 형성되면, 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 직류 이득 및 대역폭은 증가될 수 있고, 교류 이득은 감소될 수 있다.
상기 제 3 증폭 회로(130)는 제 1 입력 트랜지스터(IT31), 제 2 입력 트랜지스터(IT32) 및 가변 로드 회로(131)를 포함할 수 있다. 상기 제 1 입력 트랜지스터(IT31) 및 상기 제 2 입력 트랜지스터(IT32)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(IT31)는 상기 제 2 예비 출력 신호(POUT2)에 기초하여 상기 제 1 출력 신호(OUT1)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 입력 트랜지스터(IT31)는 제 1 출력 노드(OP3)와 상기 제 2 전압 단자(102) 사이에 연결되고, 상기 제 2 예비 출력 신호(POUT2)를 수신할 수 있다. 상기 제 1 출력 노드(OP3)는 상기 가변 로드 회로(131)를 통해 상기 제 1 전압 단자(101)와 연결될 수 있고, 상기 제 1 출력 노드(OP3)를 통해 상기 제 1 출력 신호(OUT1)가 출력될 수 있다. 상기 제 2 입력 트랜지스터(IT32)는 상기 제 1 예비 출력 신호(POUT1)에 기초하여 상기 제 2 출력 신호(OUT2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 입력 트랜지스터(IT32)는 제 2 출력 노드(ON3)와 상기 제 2 전압 단자(102) 사이에 연결되고, 상기 제 1 예비 출력 신호(POUT1)를 수신할 수 있다. 상기 제 2 출력 노드(ON3)는 상기 가변 로드 회로(131)를 통해 상기 제 1 전압 단자(101)와 연결될 수 있고, 상기 제 2 출력 노드(ON3)를 통해 상기 제 2 출력 신호(OUT2)가 출력될 수 있다. 상기 제 1 및 제 2 입력 트랜지스터(IT31, IT32)는 제 2 전류원(IS2)을 통해 상기 제 2 전압 단자(102)와 연결될 수 있다. 상기 제 2 전류원(IS2)을 통해 흐르는 전류의 양은 상기 제 1 전류원(IS1)을 통해 흐르는 전류의 양과 동일할 수도 있고, 다를 수도 있다.
상기 가변 로드 회로(131)는 제 3 노드(N3) 및 상기 제 1 출력 노드(OP3) 사이와 상기 제 4 노드(N4) 및 상기 제 2 출력 노드(ON3) 사이를 연결할 수 있다. 상기 제 3 및 제 4 노드(N3, N4)는 상기 제 1 전압 단자(101)와 연결되어 상기 제 1 전압(V1)을 공급받을 수 있다. 상기 제 3 노드(N3)는 제 1 로드 저항(RL31)을 통해 상기 제 1 전압 단자(101)와 연결될 수 있고, 상기 제 4 노드(N4)는 제 2 로드 저항(RL32)을 통해 상기 제 1 전압 단자(101)와 연결될 수 있다. 상기 제 1 로드 저항(RL31)은 상기 제 2 로드 저항(RL32)과 실질적으로 동일한 저항 값을 가질 수 있다. 일 실시예에서, 상기 제 1 및 제 2 로드 저항(RL31, RL32)은 서로 다른 저항 값을 가질 수도 있다. 상기 가변 로드 회로(131)는 상기 저항 제어 신호(R<1:m>)를 수신하고, 상기 제 3 노드(N3) 및 상기 제 1 출력 노드(OP3) 사이와 상기 제 4 노드(N4) 및 상기 제 2 출력 노드(ON3) 사이의 저항 값을 조절할 수 있다. 상기 저항 제어 신호(R<1:m>)에 기초하여 상기 가변 저항 로드(131)의 저항 값이 증가할수록, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 전체 이득은 증가할 수 있다. 반대로, 상기 저항 제어 신호(R<1:m>)에 기초하여 상기 가변 저항 로드(131)의 저항 값이 감소할수록, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 전체 이득은 감소될 수 있다.
상기 제 2 증폭 회로(120)는 제 1 입력 트랜지스터(IT21), 제 2 입력 트랜지스터(IT22), 제 1 로드 트랜지스터(LT1) 및 제 2 로드 트랜지스터(LT2)를 포함할 수 있다. 제 1 입력 트랜지스터(IT21), 제 2 입력 트랜지스터(IT22), 제 1 로드 트랜지스터(LT1) 및 제 2 로드 트랜지스터(LT2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(IT21)는 상기 제 2 증폭 신호(AOUT2)에 기초하여 제 1 예비 출력 노드(OP2)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 입력 트랜지스터(IT21)는 상기 제 1 예비 출력 노드(OP2)와 상기 제 2 전압 단자(102) 사이에 연결되고, 상기 제 2 증폭 신호(AOUT2)를 수신할 수 있다. 상기 제 1 예비 출력 노드(OP2)는 상기 제 1 로드 트랜지스터(LT1)와 연결되고, 상기 제 1 예비 출력 노드(OP2)를 통해 상기 제 1 예비 출력 신호(POUT1)가 출력될 수 있다. 상기 제 2 입력 트랜지스터(IT22)는 상기 제 1 증폭 신호(AOUT1)에 기초하여 제 2 예비 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 입력 트랜지스터(IT22)는 상기 제 2 예비 출력 노드(ON2)와 상기 제 2 전압 단자(102) 사이에 연결되고, 상기 제 1 증폭 신호(AOUT1)를 수신할 수 있다. 상기 제 2 예비 출력 노드(ON2)는 상기 제 2 로드 트랜지스터(LT2)와 연결되고, 상기 제 2 예비 출력 노드(ON2)를 통해 상기 제 2 예비 출력 신호(POUT2)가 출력될 수 있다. 상기 제 1 및 제 2 입력 트랜지스터(IT21, IT22)는 제 3 전류원(IS3)을 통해 상기 제 2 전압 단자(102)와 연결될 수 있다. 상기 제 3 전류원(IS3)을 통해 흐르는 전류의 양은 상기 제 1 전류원(IS1) 및 상기 제 2 전류원(IS2)을 통해 흐르는 전류의 양과 동일할 수도 있고, 상기 제 1 전류원(IS1) 또는 상기 제 2 전류원(IS2)을 통해 흐르는 전류의 양과 다를 수도 있다.
상기 제 1 로드 트랜지스터(LT1)는 상기 제 1 전압 단자(101)와 상기 제 1 예비 출력 노드(OP2) 사이에 연결되고, 상기 제 1 로드 트랜지스터(LT1)의 게이트는 상기 제 4 노드(N4)와 연결될 수 있다. 상기 제 1 로드 트랜지스터(LT1)는 상기 제 4 노드(N4)의 전압 레벨에 기초하여 상기 제 1 전압(V1)을 상기 제 1 예비 출력 노드(OP2)로 공급할 수 있다. 상기 제 2 로드 트랜지스터(LT2)는 상기 제 1 전압 단자(101)와 상기 제 2 예비 출력 노드(ON2) 사이에 연결되고, 상기 제 2 로드 트랜지스터(LT2)의 게이트는 상기 제 3 노드(N3)와 연결될 수 있다. 상기 제 2 로드 트랜지스터(LT2)는 상기 제 3 노드(N3)의 전압 레벨에 기초하여 상기 제 1 전압(V1)을 상기 제 2 예비 출력 노드(ON2)로 공급할 수 있다. 상기 제 2 증폭 회로(120)는 상기 제 1 및 제 2 로드 트랜지스터(LT1, LT2)를 구비하여 상기 제 3 증폭 회로(130)와 네거티브 피드백 (negative feedback) 방식으로 연결되는 것을 예시하였으나, 이에 한정하려는 의도는 아니다. 일 실시예에서, 상기 제 2 증폭 회로(120)는 상기 제 1 및 제 2 로드 트랜지스터(LT1, LT2)를 구비하지 않을 수 있다. 상기 제 1 로드 트랜지스터(LT1)와 상기 제 1 예비 출력 노드(OP2) 사이에는 제 1 로드 저항(RL21)이 연결될 수 있다. 상기 제 2 로드 트랜지스터(LT2)와 상기 제 2 예비 출력 노드(ON2) 사이에는 제 2 로드 저항(RL22)이 연결될 수 있다. 상기 제 1 및 제 2 로드 저항(RL21, RL22)은 실질적으로 동일한 저항 값을 가질 수 있다. 일 실시예에서, 상기 제 1 및 제 2 로드 저항(RL21, RL22)은 서로 다른 저항 값을 가질 수도 있다.
도 2는 본 발명의 실시예에 따른 가변 전류 회로(200)의 구성을 보여주는 도면이다. 상기 가변 전류 회로(200)는 도 1에 도시된 가변 전류 회로(141)로 적용될 수 있다. 도 1 및 도 2를 함께 참조하면, 상기 가변 전류 회로(200)는 상기 제 1 노드(N1) 및 상기 제 2 전압 단자(102) 사이와 상기 제 2 노드(N2)와 상기 제 2 전압 단자(102) 사이를 연결할 수 있다. 상기 가변 전류 회로(200)는 제 1 가변 전류 회로(210) 및 제 2 가변 전류 회로(220)를 포함할 수 있다. 상기 제 1 가변 전류 회로(210)는 상기 제 1 노드(N1) 및 상기 제 2 전압 단자(102) 사이에 연결되어 상기 제 1 노드(N1)로부터 상기 제 2 전압 단자(102)로 흐르는 전류의 양을 조절할 수 있다. 상기 제 1 가변 전류 회로(210)는 제 1 트랜지스터(T11), 제 2 트랜지스터(T12), 제 3 트랜지스터(T13), 제 4 트랜지스터(T14), 제 5 트랜지스터(T15) 및 제 6 트랜지스터(T16)를 포함할 수 있다. 상기 제 1 내지 제 6 트랜지스터(T11, T12, T13, T14, T15, T16)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 및 제 2 트랜지스터(T11, T12)는 상기 제 1 노드(N1)와 상기 제 2 전압 단자(102) 사이에 직렬로 연결될 수 있다. 상기 제 3 및 제 4 트랜지스터(T13, T14)는 상기 제 1 노드(N1)와 상기 제 2 전압 단자(102) 사이에 직렬로 연결되고, 상기 제 1 및 제 2 트랜지스터(T11, T12)와 병렬로 연결될 수 있다. 상기 제 5 및 제 6 트랜지스터(T15, T16)는 상기 제 1 노드(N1)와 상기 제 2 전압 단자(102) 사이에 직렬로 연결되고, 상기 제 1 및 제 2 트랜지스터(T11, T12)와 병렬로 연결될 수 있다. 상기 제 1 트랜지스터(T11)의 드레인은 상기 제 1 노드(N1)와 연결되고, 상기 제 1 트랜지스터(T11)의 게이트는 상기 전류 제어 신호의 제 1 비트(C<1>)를 수신할 수 있다. 상기 제 2 트랜지스터(T12)의 드레인은 상기 제 1 트랜지스터(T11)의 소스와 연결되고, 상기 제 2 트랜지스터(T12)의 소스는 상기 제 2 전압 단자(102)와 연결되며, 상기 제 2 트랜지스터(T12)의 게이트는 바이어스 전압(VBIAS)을 수신할 수 있다. 상기 바이어스 전압(VBIAS)은 상기 가변 전류 회로(200)를 통해 흐르는 전류의 양을 조절하기 위해 임의의 전압 레벨을 가질 수 있다. 상기 제 3 트랜지스터(T13)의 드레인은 상기 제 1 노드(N1)와 연결되고, 상기 제 3 트랜지스터(T13)의 게이트는 상기 전류 제어 신호의 제 2 비트(C<2>)를 수신할 수 있다. 상기 제 4 트랜지스터(T14)의 드레인은 상기 제 3 트랜지스터(T13)의 소스와 연결되고, 상기 제 4 트랜지스터(T14)의 소스는 상기 제 2 전압 단자(102)와 연결되며, 상기 제 4 트랜지스터(T14)의 게이트는 상기 바이어스 전압(VBIAS)을 수신할 수 있다. 상기 제 5 트랜지스터(T15)의 드레인은 상기 제 1 노드(N1)와 연결되고, 상기 제 5 트랜지스터(T15)의 게이트는 상기 전류 제어 신호의 제 3 비트(C<3>)를 수신할 수 있다. 상기 제 6 트랜지스터(T16)의 드레인은 상기 제 5 트랜지스터(T15)의 소스와 연결되고, 상기 제 6 트랜지스터(T16)의 소스는 상기 제 2 전압 단자(102)와 연결되며, 상기 제 6 트랜지스터(T16)의 게이트는 상기 바이어스 전압(VBIAS)을 수신할 수 있다. 상기 제 2 트랜지스터(T12), 상기 제 4 트랜지스터(T14) 및 상기 제 6 트랜지스터(T16)는 상기 바이어스 전압(VBIAS)에 기초하여 상기 제 1 노드(N1)로부터 상기 제 2 전압 단자(102)로 일정한 양의 전류가 흐를 수 있도록 한다. 상기 제 1 트랜지스터(T11), 상기 제 3 트랜지스터(T13) 및 상기 제 5 트랜지스터(T15)는 상기 전류 제어 신호의 각 비트(C<1:3>)에 기초하여 선택적으로 턴온되므로, 상기 제 1 노드(N1)로부터 상기 제 2 전압 단자(102)로 흐르는 전류의 양을 변화시킬 수 있다.
상기 제 2 가변 전류 회로(220) 상기 제 2 노드(N2) 및 상기 제 2 전압 단자(102) 사이에 연결되어 상기 제 2 노드(N2)로부터 상기 제 2 전압 단자(102)로 흐르는 전류의 양을 조절할 수 있다. 상기 제 2 가변 전류 회로(220)는 제 1 트랜지스터(T21), 제 2 트랜지스터(T22), 제 3 트랜지스터(T23), 제 4 트랜지스터(T24), 제 5 트랜지스터(T25) 및 제 6 트랜지스터(T26)를 포함할 수 있다. 상기 제 1 내지 제 6 트랜지스터(T21, T22, T23, T24, T25, T26)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 및 제 2 트랜지스터(T21, T22)는 상기 제 2 노드(N2)와 상기 제 2 전압 단자(102) 사이에 직렬로 연결될 수 있다. 상기 제 3 및 제 4 트랜지스터(T23, T24)는 상기 제 2 노드(N2)와 상기 제 2 전압 단자(102) 사이에 직렬로 연결되고, 상기 제 1 및 제 2 트랜지스터(T21, T22)와 병렬로 연결될 수 있다. 상기 제 5 및 제 6 트랜지스터(T25, T26)는 상기 제 2 노드(N2)와 상기 제 2 전압 단자(102) 사이에 직렬로 연결되고, 상기 제 1 및 제 2 트랜지스터(T21, T22)와 병렬로 연결될 수 있다. 상기 제 1 트랜지스터(T21)의 드레인은 상기 제 2 노드(N2)와 연결되고, 상기 제 1 트랜지스터(T21)의 게이트는 상기 전류 제어 신호의 제 1 비트(C<1>)를 수신할 수 있다. 상기 제 2 트랜지스터(T22)의 드레인은 상기 제 1 트랜지스터(T21)의 소스와 연결되고, 상기 제 2 트랜지스터(T22)의 소스는 상기 제 2 전압 단자(102)와 연결되며, 상기 제 2 트랜지스터(T22)의 게이트는 상기 바이어스 전압(VBIAS)을 수신할 수 있다. 상기 제 3 트랜지스터(T23)의 드레인은 상기 제 2 노드(N2)와 연결되고, 상기 제 3 트랜지스터(T23)의 게이트는 상기 전류 제어 신호의 제 2 비트(C<2>)를 수신할 수 있다. 상기 제 4 트랜지스터(T24)의 드레인은 상기 제 3 트랜지스터(T23)의 소스와 연결되고, 상기 제 4 트랜지스터(T24)의 소스는 상기 제 2 전압 단자(102)와 연결되며, 상기 제 4 트랜지스터(T24)의 게이트는 상기 바이어스 전압(VBIAS)을 수신할 수 있다. 상기 제 5 트랜지스터(T25)의 드레인은 상기 제 2 노드(N2)와 연결되고, 상기 제 5 트랜지스터(T25)의 게이트는 상기 전류 제어 신호의 제 3 비트(C<3>)를 수신할 수 있다. 상기 제 6 트랜지스터(T26)의 드레인은 상기 제 5 트랜지스터(T25)의 소스와 연결되고, 상기 제 6 트랜지스터(T26)의 소스는 상기 제 2 전압 단자(102)와 연결되며, 상기 제 6 트랜지스터(T26)의 게이트는 상기 바이어스 전압(VBIAS)을 수신할 수 있다. 상기 제 2 트랜지스터(T22), 상기 제 4 트랜지스터(T24) 및 상기 제 6 트랜지스터(T26)는 상기 바이어스 전압(VBIAS)에 기초하여 상기 제 2 노드(N2)로부터 상기 제 2 전압 단자(102)로 일정한 양의 전류가 흐를 수 있도록 한다. 상기 제 1 트랜지스터(T21), 상기 제 3 트랜지스터(T23) 및 상기 제 5 트랜지스터(T25)는 상기 전류 제어 신호의 각 비트(C<1:3>)에 기초하여 선택적으로 턴온되므로, 상기 제 2 노드(N2)로부터 상기 제 2 전압 단자(102)로 흐르는 전류의 양을 변화시킬 수 있다.
도 2에서, 상기 전류 제어 신호(C<1:3>)는 3비트를 포함하는 것으로 예시하였으나, 상기 전류 제어 신호(C<1:3>)는 3개 보다 적거나 많은 개수의 비트를 포함할 수 있다. 상기 제 1 및 제 2 가변 전류 회로(210, 220)를 구성하는 트랜지스터의 개수는 상기 전류 제어 신호(C<1:3>)의 비트 수에 따라 변화될 수 있다. 상기 제 1 트랜지스터(T11, T21), 상기 제 3 트랜지스터(T13, T23) 및 상기 제 5 트랜지스터(T15, T25)는 서로 동일한 사이즈를 가질 수 있다. 상기 사이즈는 트랜지스터의 너비와 길이의 비율을 의미할 수 있다. 일 실시예에서, 상기 제 1 트랜지스터(T11, T21), 상기 제 3 트랜지스터(T13, T23) 및 상기 제 5 트랜지스터(T15, T25)는 서로 다른 사이즈를 가질 수 있다. 예를 들어, 상기 제 3 트랜지스터(T13, T23)의 사이즈는 상기 제 1 트랜지스터(T11, T21)의 사이즈의 2배일 수 있고, 상기 제 5 트랜지스터(T15, T25)의 사이즈는 상기 제 3 트랜지스터(T13, T23)의 사이즈의 2배일 수 있다. 상기 제 1 및 제 2 가변 전류 회로(210, 220)는 다양한 사이즈를 갖는 트랜지스터를 구비하여 상기 제 1 및 제 2 노드(N1, N2)로부터 상기 제 2 전압 단자(102)로 흐르는 전류의 양을 다양하게 변화시킬 수 있다.
도 3은 본 발명의 실시예에 따른 가변 로드 회로(300)의 구성을 보여주는 도면이다. 상기 가변 로드 회로(300)는 도 1에 도시된 가변 로드 회로(131)로 적용될 수 있다. 도 1 및 도 3을 참조하면, 상기 가변 로드 회로(300)는 상기 제 3 노드(N3)와 상기 제 1 출력 노드(OP3) 사이를 연결하고, 상기 제 4 노드(N4)와 상기 제 2 출력 노드 사이(ON3)를 연결할 수 있다. 상기 가변 로드 회로(300)는 제 1 가변 로드 회로(310) 및 제 2 가변 로드 회로(320)를 포함할 수 있다. 상기 제 1 가변 로드 회로(310)는 상기 저항 제어 신호(R<1:3>)에 기초하여 상기 제 3 노드(N3)와 상기 제 1 출력 노드(OP3) 사이의 저항 값을 다양하게 조절할 수 있다. 상기 제 1 가변 로드 회로(310)는 제 1 트랜지스터(T31), 제 2 트랜지스터(T32) 및 제 3 트랜지스터(T33)를 포함할 수 있다. 상기 제 1 내지 제 3 트랜지스터(T31, T32, T33)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 내지 제 3 트랜지스터(T31, T32, T33)는 상기 제 3 노드(N3) 및 상기 제 1 출력 노드(OP3) 사이에서 병렬로 연결될 수 있다. 상기 제 1 트랜지스터(T31)의 소스는 상기 제 3 노드(N3)와 연결되고, 상기 제 1 트랜지스터(T31)의 드레인은 상기 제 1 출력 노드(OP3)와 연결되며, 상기 제 1 트랜지스터(T31)의 게이트는 상기 저항 제어 신호의 제 1 비트(R<1>)를 수신할 수 있다. 상기 제 2 트랜지스터의(T32) 소스는 상기 제 3 노드(N3)와 연결되고, 상기 제 2 트랜지스터(T32)의 드레인은 상기 제 1 출력 노드(OP3)와 연결되며, 상기 제 2 트랜지스터(T32)의 게이트는 상기 저항 제어 신호의 제 2 비트(R<2>)를 수신할 수 있다. 상기 제 3 트랜지스터(T33)의 소스는 상기 제 3 노드(N3)와 연결되고, 상기 제 3 트랜지스터(T33)의 드레인은 상기 제 1 출력 노드(OP3)와 연결되며, 상기 제 3 트랜지스터(T33)의 게이트는 상기 저항 제어 신호의 제 3 비트(R<3>)를 수신할 수 있다.
상기 제 2 가변 로드 회로(320)는 상기 저항 제어 신호(R<1:3>)에 기초하여 상기 제 4 노드(N4)와 상기 제 2 출력 노드(ON2) 사이의 저항 값을 다양하게 변화시킬 수 있다. 상기 제 2 가변 로드 회로(320)는 제 1 트랜지스터(T41), 제 2 트랜지스터(T42) 및 제 3 트랜지스터(T43)를 포함할 수 있다. 상기 제 1 내지 제 3 트랜지스터(T41, T42, T43)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 내지 제 3 트랜지스터(T41, T42, T43)는 상기 제 4 노드(N4) 및 상기 제 2 출력 노드(ON3) 사이에서 병렬로 연결될 수 있다. 상기 제 1 트랜지스터(T41)의 소스는 상기 제 4 노드(N4)와 연결되고, 상기 제 1 트랜지스터(T41)의 드레인은 상기 제 2 출력 노드(ON3)와 연결되며, 상기 제 1 트랜지스터(T41)의 게이트는 상기 저항 제어 신호의 제 1 비트(R<1>)를 수신할 수 있다. 상기 제 2 트랜지스터(T42)의 소스는 상기 제 4 노드(N4)와 연결되고, 상기 제 2 트랜지스터(T42)의 드레인은 상기 제 2 출력 노드(ON3)와 연결되며, 상기 제 2 트랜지스터(T42)의 게이트는 상기 저항 제어 신호의 제 2 비트(R<2>)를 수신할 수 있다. 상기 제 3 트랜지스터(T43)의 소스는 상기 제 4 노드(N4)와 연결되고, 상기 제 3 트랜지스터(T43)의 드레인은 상기 제 2 출력 노드(ON3)와 연결되며, 상기 제 3 트랜지스터(T43)의 게이트는 상기 저항 제어 신호의 제 3 비트(R<3>)를 수신할 수 있다.
도 3에서, 상기 저항 제어 신호(R<1:3>)는 3비트를 포함하는 것을 예시하였으나, 상기 저항 제어 신호(R<1:3>)는 3개 보다 적거나 많은 개수의 비트를 포함할 수 있다. 상기 제 1 및 제 2 가변 로드 회로(310, 320)를 구성하는 트랜지스터의 개수는 상기 저항 제어 신호(R<1:3>)의 비트 수에 따라 변화될 수 있다. 상기 제 1 내지 제 3 트랜지스터(R31, R41, R32, R42, R33, R43)는 서로 동일한 사이즈를 가질 수 있다. 일 실시예에서, 상기 제 1 내지 제 3 트랜지스터(R31, R41, R32, R42, R33, R43)는 서로 다른 사이즈를 가질 수 있다. 예를 들어, 상기 제 2 트랜지스터(R32, R42)의 사이즈는 상기 제 1 트랜지스터(R31, R41)의 사이즈의 2배일 수 있고, 상기 제 3 트랜지스터(R33, R43)의 사이즈는 상기 제 2 트랜지스터(R32, R42)의 사이즈의 2배일 수 있다. 상기 제 1 및 제 2 가변 로드 회로(310, 320)는 다양한 사이즈의 트랜지스터를 포함하여 상기 저항 제어 신호(R<1:3>)에 기초하여 다양한 저항 값을 설정할 수 있다.
도 4는 도 1 및 도 2에 도시된 가변 전류 회로(141, 200)의 동작에 따른 제 1 증폭 신호(AOUT1) 및 제 2 증폭 신호(AOUT2)의 이득을 보여주는 그래프이다. 상기 그래프에서 가로 축은 주파수를 헤르츠(Hz)의 단위로 도시하고, 세로 축은 이득의 크기를 데시벨(dB) 단위로 도시할 수 있다. 도 1 및 도 4를 참조하면, 상기 피드백 회로(140)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)를 피드백 받아 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 대역폭을 증가시킬 수 있다. 상기 피드백 회로(140)는 상기 전류 제어 신호(C<1:n>)에 따라 상기 가변 전류 회로(141)를 통해 흐르는 전류의 양을 변화시켜 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 대역폭을 조절할 수 있다. 상기 가변 전류 회로(141)를 통해 흐르는 전류의 양이 증가할수록, 상기 제 1 증폭 신호(AOTU1) 및 상기 제 2 증폭 신호(AOUT2)의 전압 레벨의 변화 폭이 증가할 수 있다. 상기 가변 전류 회로(141)를 통해 흐르는 전류의 양이 증가할 수록, 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 직류 이득이 감소될 수 있고, 상기 직류 이득이 감소되면서 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 대역폭은 증가될 수 있다.
도 5는 도 1에 도시된 커플링 회로(142)의 연결 여부에 따른 제 1 증폭 신호(AOUT1) 및 제 2 증폭 신호(AOUT2)의 이득을 보여주는 그래프이다. 상기 그래프에서 가로 축은 주파수를 헤르츠(Hz)의 단위로 도시하고, 세로 축은 이득의 크기를 데시벨(dB) 단위로 도시할 수 있다. 도 1 및 도 5를 참조하면, 상기 스위치(SW)가 상기 스위치 제어 신호(SEN)에 의해 턴온되고, 상기 커플링 회로(142)가 상기 제 1 및 제 2 노드(N1, N2) 사이에 연결되지 않았을 때, 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 직류 이득은 상대적으로 감소하고 교류 이득은 상대적으로 증가할 수 있다. 따라서, 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 교류 피킹 (peaking)은 상대적으로 증가할 수 있다. 교류 피킹이 증가하면, 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 피킹을 증가시켜 고주파수 동작 환경에서 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 정확한 샘플링을 가능하게 할 수 있다. 상기 스위치(SW)가 턴오프되고 상기 커플링 회로(142)가 상기 제 1 및 제 2 노드(N1, N2) 사이에 연결되면, 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 직류 이득은 상대적으로 증가하고, 상기 교류 이득은 상대적으로 감소할 수 있다. 따라서, 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 교류 피킹은 상대적으로 감소할 수 있다. 또한, 상기 커플링 회로(142)는 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 대역폭을 증가시킬 수 있다. 상기 교류 피킹이 감소하면, 상기 직류 이득과 상기 교류 이득 사이의 차이가 감소될 수 있고, 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 전압 레벨 변화 폭이 작아질 수 있다. 상기 직류 이득과 상기 교류 이득 사이의 차이가 감소되면, 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)를 구별하기 위한 전압 마진이 증가하고, 저주파수 동작 환경에서 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 정확한 샘플링을 가능하게 할 수 있다. 따라서, 상기 제 1 및 제 2 입력 신호(IN1, IN2)가 상대적으로 높은 주파수를 가질 때, 상기 수신 회로(100)는 상기 커플링 회로(142)의 상기 스위치(SW)를 턴온시켜 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 교류 피킹을 증가시킬 수 있다. 상기 제 1 및 제 2 입력 신호(IN1, IN2)가 상대적으로 낮은 주파수를 가질 때, 상기 수신 회로(100)는 상기 커플링 회로(142)의 상기 스위치(SW)를 턴오프시켜 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 직류 이득 감소를 방지하고, 대역폭을 증가시킬 수 있다.
도 6은 도 1 및 도 3에 도시된 가변 로드 회로(131, 300)의 동작에 따른 제 1 출력 신호(OUT1) 및 제 2 출력 신호(OUT2)의 이득을 보여주는 그래프이다. 상기 그래프에서 가로 축은 주파수를 헤르츠(Hz)의 단위로 도시하고, 세로 축은 이득의 크기를 데시벨(dB) 단위로 도시할 수 있다. 도 1 및 도 6을 참조하면, 상기 저항 제어 신호(R<1:m>)에 따라 상기 가변 로드 회로(131)의 저항 값이 증가할수록, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 전체 이득은 증가할 수 있다. 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 전체 이득이 증가하면서, 상기 제 3 증폭 회로(130)로부터 보다 정확한 전압 레벨을 갖는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)가 생성될 수 있다. 일반적으로, 전체 이득이 증가되면 대역폭이 감소되는 문제점이 발생할 수 있다. 이 때, 상기 피드백 회로(140)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)를 피드백 받아 상기 제 1 및 제 2 증폭 신호(AOUT1, AOUT2)의 대역폭을 증가시킬 수 있다. 따라서, 상기 제 3 증폭 회로(130)에서 대역폭이 감소되는 것을 상기 피드백 회로(140)가 보상함으로써 상기 수신 회로(100) 전체의 대역폭을 유지시키면서 이득을 증가시킬 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 시스템(700)의 구성을 보여주는 도면이다. 도 7을 참조하면, 상기 반도체 시스템(700)은 제 1 반도체 장치(710) 및 제 2 반도체 장치(720)를 포함할 수 있다. 상기 제 1 반도체 장치(710)는 상기 제 2 반도체 장치(720)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(710)는 다양한 종류의 호스트 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(710)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(720)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(720)는 제 1 버스(701) 및 제 2 버스(702)를 통해 상기 제 1 반도체 장치(710)와 연결될 수 있다. 상기 제 1 및 제 2 버스(701, 702)는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 제 1 버스(701)는 단방향 버스일 수 있다. 상기 제 1 반도체 장치(710)는 상기 제 1 버스(701)를 통해 제 1 신호(TS1)를 상기 제 2 반도체 장치(720)로 전송할 수 있고, 상기 제 2 반도체 장치(720)는 상기 제 1 버스(701)와 연결되어 상기 제 1 반도체 장치(710)로부터 전송된 상기 제 1 신호(TS1)를 수신할 수 있다. 상기 제 1 신호(TS1)는 예를 들어, 커맨드 신호, 클럭 신호, 어드레스 신호와 같은 제어 신호들을 포함할 수 있다. 상기 제 2 버스(702)는 양방향 버스일 수 있다. 상기 제 1 반도체 장치(710)는 상기 제 2 버스(702)를 통해 제 2 신호(TS2)를 상기 제 2 반도체 장치(720)로 전송하거나 상기 제 2 버스(702)를 통해 상기 제 2 반도체 장치(720)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 반도체 장치(720)는 상기 제 2 버스(702)를 통해 상기 제 2 신호(TS2)를 상기 제 1 반도체 장치(710)로 전송하거나 상기 제 2 버스(702)를 통해 상기 제 1 반도체 장치(710)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 신호(TS2)는 예를 들어, 데이터일 수 있다. 일 실시예에서, 상기 제 1 및 제 2 신호(TS1, TS2)는 상보 신호(TS1B, TS2B)와 함께 차동 신호 쌍으로서 상기 제 1 및 제 2 버스(701, 702)를 통해 각각 전송될 수 있다. 일 실시예에서, 상기 제 1 및 제 2 신호(TS1, TS2)는 싱글 엔디드(single-ended) 신호로서 상기 제 1 및 제 2 버스(701, 702)를 통해 각각 전송될 수 있다.
상기 제 1 반도체 장치(710)는 제 1 전송 회로(711, TX), 제 2 전송 회로(713, TX) 및 수신 회로(714, RX)를 포함할 수 있다. 상기 제 1 전송 회로(711)는 상기 제 1 버스(701)와 연결되고, 상기 제 1 반도체 장치(710)의 내부 신호에 기초하여 상기 제 1 버스(701)를 구동하여 상기 제 2 반도체 장치(720)로 제 1 신호(TS1)를 전송할 수 있다. 상기 제 2 전송 회로(713)는 상기 제 2 버스(702)와 연결되고, 상기 제 1 반도체 장치(710)의 내부 신호에 기초하여 상기 제 2 버스(702)를 구동하여 상기 제 2 반도체 장치(720)로 상기 제 2 신호(TS2)를 전송할 수 있다. 상기 수신 회로(714)는 상기 제 2 버스(702)와 연결되고, 상기 제 2 버스(702)를 통해 상기 제 2 반도체 장치(720)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 수신 회로(714)는 상기 제 2 버스(702)를 통해 전송된 상기 제 2 신호(TS2)를 차동 증폭하여 상기 제 1 반도체 장치(710)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 2 버스(02)를 통해 차동 신호 쌍이 전송될 때, 상기 수신 회로(714)는 상기 제 2 신호(TS2)와 상기 상보 신호(TS2B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 버스(902)를 통해 싱글 엔디드 신호가 전송될 때, 상기 수신 회로(914)는 상기 제 2 신호(TS2)와 기준전압을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 기준전압은 상기 제 2 신호(TS2)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 수신 회로(714)는 도 1에 도시된 증폭 회로(100)를 포함할 수 있다.
상기 제 2 반도체 장치(720)는 제 1 수신 회로(722, RX), 전송 회로(723, TX) 및 제 2 수신 회로(724, RX)를 포함할 수 있다. 상기 제 1 수신 회로(722)는 상기 제 1 버스(701)와 연결되고, 상기 제 1 버스(701)를 통해 상기 제 1 반도체 장치(710)로부터 전송된 상기 제 1 신호(TS1)를 수신할 수 있다. 상기 제 1 수신 회로(722)는 상기 제 1 버스(701)를 통해 전송된 상기 제 1 신호(TS1)를 차동 증폭하여 상기 제 2 반도체 장치(720)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 1 버스(701)를 통해 차동 신호 쌍이 전송될 때, 상기 제 1 수신 회로(722)는 상기 제 1 신호(TS1)와 상기 상보 신호(TS1B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 버스(701)를 통해 싱글 엔디드 신호가 전송될 때, 상기 수신 회로(722)는 상기 제 1 신호(TS1)와 기준전압을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 기준전압은 상기 제 1 신호(TS1)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 전송 회로(723)는 상기 제 2 버스(702)와 연결되고, 상기 제 2 반도체 장치(720)의 내부 신호에 기초하여 상기 제 2 버스(702)를 구동하여 상기 제 1 반도체 장치(710)로 상기 제 2 신호(TS2)를 전송할 수 있다. 상기 제 2 수신 회로(724)는 상기 제 2 버스(702)와 연결되고, 상기 제 2 버스(702)를 통해 상기 제 1 반도체 장치(720)로부터 전송된 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 수신 회로(724)는 상기 제 2 버스(702)를 통해 전송된 상기 제 2 신호(TS2)를 차동 증폭하여 상기 제 2 반도체 장치(720)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 2 버스(702)를 통해 차동 신호 쌍이 전송될 때, 상기 제 2 수신 회로(724)는 상기 제 2 신호(TS2)와 상기 상보 신호(TS2B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 버스(702)를 통해 싱글 엔디드 신호가 전송될 때, 상기 제 2 수신 회로(724)는 상기 제 2 신호(TS2)와 기준전압을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 및 제 2 수신 회로(722, 724)는 각각 도 1에 도시된 증폭 회로(100)를 포함할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 제 1 증폭 신호 및 제 2 증폭 신호를 생성하는 제 1 증폭 회로;
    상기 제 1 증폭 신호 및 상기 제 2 증폭 신호를 증폭하여 제 1 예비 출력 신호 및 제 2 예비 출력 신호를 생성하는 제 2 증폭 회로;
    상기 제 1 예비 출력 신호 및 상기 제 2 예비 출력 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 제 3 증폭 회로; 및
    전류 제어 신호, 상기 제 1 출력 신호 및 상기 제 2 출력 신호에 기초하여 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호의 전압 레벨을 변화시키는 피드백 회로를 포함하는 수신 회로.
  2. 제 1 항에 있어서,
    상기 피드백 회로는, 상기 제 1 출력 신호에 기초하여 상기 제 1 증폭 신호의 전압 레벨을 변화시키고, 상기 제 2 출력 신호에 기초하여 상기 제 2 증폭 신호의 전압 레벨을 변화시키며,
    상기 제 1 증폭 신호 및 상기 제 2 증폭 신호의 전압 레벨의 변화 폭은 상기 전류 제어 신호에 기초하여 조절되는 수신 회로.
  3. 제 2 항에 있어서,
    상기 전류 제어 신호에 따라 상기 전압 레벨의 변화 폭이 커질수록 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호의 대역폭이 증가하는 수신 회로.
  4. 제 1 항에 있어서,
    상기 피드백 회로는, 상기 제 1 출력 신호에 기초하여 상기 제 1 증폭 신호가 출력되는 제 1 증폭 노드와 제 1 노드를 연결하는 제 1 트랜지스터;
    상기 제 2 출력 신호에 기초하여 상기 제 2 증폭 신호가 출력되는 제 2 증폭 노드와 제 2 노드를 연결하는 제 2 트랜지스터; 및
    상기 전류 제어 신호에 기초하여 상기 제 1 및 제 2 노드를 디스차지시키는 가변 전류 회로를 포함하는 수신 회로.
  5. 제 4 항에 있어서,
    상기 피드백 회로는, 스위치 제어 신호에 기초하여 상기 제 1 및 제 2 노드를 연결하는 커플링 회로를 더 포함하고,
    상기 커플링 회로를 통해 상기 제 1 및 제 2 노드가 연결되었을 때, 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호의 직류 이득 및 대역폭이 증가되고 교류 이득이 감소되는 수신 회로.
  6. 제 5 항에 있어서,
    상기 커플링 회로는, 상기 제 1 및 제 2 노드 사이에 연결되는 저항 소자;
    상기 제 1 및 제 2 노드 사이에서 상기 저항 소자와 병렬로 연결되는 캐패시터 소자; 및
    상기 스위치 제어 신호에 기초하여 상기 제 1 및 제 2 노드를 단락시키는 스위치를 포함하는 수신 회로.
  7. 제 1 항에 있어서,
    상기 제 3 증폭 회로는, 제 1 전압이 인가되는 제 3 노드와 상기 제 1 출력 신호가 출력되는 제 1 출력 노드 사이와, 상기 제 1 전압이 인가되는 제 4 노드와 상기 제 2 출력 신호가 출력되는 제 2 출력 노드 사이에 연결되며, 저항 제어 신호에 기초하여 조절되는 저항 값을 갖는 가변 로드 회로;
    상기 제 1 출력 노드와 제 2 전압 단자와 사이에 연결되고, 상기 제 2 예비 출력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 입력 트랜지스터; 및
    상기 제 2 출력 노드와 상기 제 2 전압 단자 사이에 연결되고, 상기 제 1 예비 출력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 입력 트랜지스터를 포함하는 수신 회로.
  8. 제 7 항에 있어서,
    상기 저항 제어 신호에 기초하여 상기 가변 로드 회로의 저항 값이 증가할수록 상기 제 1 출력 신호 및 상기 제 2 출력 신호의 전체 이득이 증가하는 수신 회로.
  9. 제 7 항에 있어서,
    상기 제 2 증폭 회로는, 상기 제 4 노드의 전압 레벨에 기초하여 상기 제 1 전압을 상기 제 1 예비 출력 노드로 제공하며, 상기 제 1 예비 출력 노드를 통해 상기 제 1 예비 출력 신호가 출력되는 제 1 로드 트랜지스터;
    상기 제 3 노드의 전압 레벨에 기초하여 상기 제 1 전압을 제 2 예비 출력 노드로 제공하고, 상기 제 2 예비 출력 노드를 통해 상기 제 2 예비 출력 신호가 출력되는 제 2 로드 트랜지스터;
    상기 제 1 예비 출력 노드와 상기 제 2 전압 단자 사이에 연결되고, 상기 제 2 증폭 신호에 기초하여 상기 제 1 예비 출력 노드의 전압 레벨을 변화시키는 제 3 입력 트랜지스터; 및
    상기 제 2 예비 출력 노드와 상기 제 2 전압 단자 사이에 연결되고, 상기 제 1 증폭 신호에 기초하여 상기 제 2 예비 출력 노드의 전압 레벨을 변화시키는 제 4 입력 트랜지스터를 포함하는 수신 회로.
  10. 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 제 1 증폭 신호 및 제 2 증폭 신호를 생성하는 제 1 증폭 회로;
    상기 제 1 증폭 신호 및 상기 제 2 증폭 신호를 증폭하여 제 1 예비 출력 신호 및 제 2 예비 출력 신호를 생성하는 제 2 증폭 회로;
    상기 제 1 예비 출력 신호 및 상기 제 2 예비 출력 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하고, 저항 제어 신호에 기초하여 상기 제 1 및 제 2 출력 신호의 전체 이득을 증가시키는 제 3 증폭 회로; 및
    상기 제 1 출력 신호 및 상기 제 2 출력 신호에 기초하여 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호의 전압 레벨을 변화시키고, 전류 제어 신호에 기초하여 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호의 대역폭을 증가시키는 피드백 회로를 포함하는 수신 회로.
  11. 제 10 항에 있어서,
    상기 피드백 회로는 스위치 제어 신호를 더 수신하고, 상기 스위치 제어 신호에 기초하여 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호의 직류 이득 및 대역폭을 증가시키고, 교류 이득을 감소시키는 수신 회로.
  12. 제 10 항에 있어서,
    상기 피드백 회로는, 상기 제 1 출력 신호에 기초하여 상기 제 1 증폭 신호가 출력되는 제 1 증폭 노드와 제 1 노드를 연결하는 제 1 트랜지스터;
    상기 제 2 출력 신호에 기초하여 상기 제 2 증폭 신호가 출력되는 제 2 증폭 노드와 제 2 노드를 연결하는 제 2 트랜지스터; 및
    상기 전류 제어 신호에 기초하여 상기 제 1 및 제 2 노드를 디스차지시키는 가변 전류 회로를 포함하는 수신 회로.
  13. 제 12 항에 있어서,
    상기 피드백 회로는, 스위치 제어 신호에 기초하여 상기 제 1 및 제 2 노드를 연결하는 커플링 회로를 더 포함하고,
    상기 커플링 회로를 통해 상기 제 1 및 제 2 노드가 연결되었을 때, 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호의 직류 이득 및 대역폭이 증가되고 교류 이득이 감소되는 수신 회로.
  14. 제 13 항에 있어서,
    상기 커플링 회로는, 상기 제 1 및 제 2 노드 사이에 연결되는 저항 소자;
    상기 제 1 및 제 2 노드 사이에서 상기 저항 소자와 병렬로 연결되는 캐패시터 소자; 및
    상기 제 2 제어 신호에 기초하여 상기 제 1 및 제 2 노드를 단락시키는 스위치를 포함하는 수신 회로.
  15. 제 10 항에 있어서,
    상기 제 3 증폭 회로는, 제 1 전압이 인가되는 제 3 노드와 상기 제 1 출력 신호가 출력되는 제 1 출력 노드 사이와, 상기 제 1 전압이 인가되는 제 4 노드와 상기 제 2 출력 신호가 출력되는 제 2 출력 노드 사이에 연결되며, 저항 제어 신호에 기초하여 조절되는 저항 값을 갖는 가변 로드 회로;
    상기 제 1 출력 노드와 제 2 전압 단자와 사이에 연결되고, 상기 제 2 예비 출력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 입력 트랜지스터; 및
    상기 제 2 출력 노드와 상기 제 2 전압 단자 사이에 연결되고, 상기 제 1 예비 출력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 입력 트랜지스터를 포함하는 수신 회로.
  16. 제 15 항에 있어서,
    상기 저항 제어 신호에 기초하여 상기 가변 로드 회로의 저항 값이 증가할수록 상기 제 1 출력 신호 및 상기 제 2 출력 신호의 전체 이득이 증가하는 수신 회로.
  17. 제 15 항에 있어서,
    상기 제 2 증폭 회로는, 상기 제 4 노드의 전압 레벨에 기초하여 상기 제 1 전압을 상기 제 1 예비 출력 노드로 제공하며, 상기 제 1 예비 출력 노드를 통해 상기 제 1 예비 출력 신호가 출력되는 제 1 로드 트랜지스터;
    상기 제 3 노드의 전압 레벨에 기초하여 상기 제 1 전압을 제 2 예비 출력 노드로 제공하고, 상기 제 2 예비 출력 노드를 통해 상기 제 2 예비 출력 신호가 출력되는 제 2 로드 트랜지스터;
    상기 제 1 예비 출력 노드와 상기 제 2 전압 단자 사이에 연결되고, 상기 제 2 증폭 신호에 기초하여 상기 제 1 예비 출력 노드의 전압 레벨을 변화시키는 제 3 입력 트랜지스터; 및
    상기 제 2 예비 출력 노드와 상기 제 2 전압 단자 사이에 연결되고, 상기 제 1 증폭 신호에 기초하여 상기 제 2 예비 출력 노드의 전압 레벨을 변화시키는 제 4 입력 트랜지스터를 포함하는 수신 회로.
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