JPH04225610A - 加算増幅回路 - Google Patents
加算増幅回路Info
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- JPH04225610A JPH04225610A JP2414749A JP41474990A JPH04225610A JP H04225610 A JPH04225610 A JP H04225610A JP 2414749 A JP2414749 A JP 2414749A JP 41474990 A JP41474990 A JP 41474990A JP H04225610 A JPH04225610 A JP H04225610A
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- JP
- Japan
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- analog
- operational amplifier
- input
- resistors
- circuit
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Links
- 230000003321 amplification Effects 0.000 title abstract description 6
- 238000003199 nucleic acid amplification method Methods 0.000 title abstract description 6
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らには演算増幅器を用いた加算増幅回路に適用して特に
有効な技術に関し、例えばエコーキャンセラ用ＬＳＩに
利用して有効な技術に関する。
らには演算増幅器を用いた加算増幅回路に適用して特に
有効な技術に関し、例えばエコーキャンセラ用ＬＳＩに
利用して有効な技術に関する。
【０００２】
【従来の技術】従来、エコーキャンセラ用ＬＳＩにおい
ては、送信信号の反射を防止するため、バランシングネ
ットワーク回路を用いて受信信号に送信信号と逆相の信
号を加算することで戻り信号を減衰させると共に、受信
信号のレベルに応じて利得を変えて増幅しＡ／Ｄ変換器
に供給するようにしている。従来、演算増幅器を用いて
複数のアナログ信号の加算および増幅を行なう回路は、
例えば社団法人電気学会、昭和６１年２月２０日発行、
「電子回路学」第２５０−第２５１頁に記載されている
ような加算回路と係数増幅回路とを用いて、図３に示す
ように加算回路ＡＤＤと係数増幅回路ＦＡとを縦続接続
する方式が一般的であった。
ては、送信信号の反射を防止するため、バランシングネ
ットワーク回路を用いて受信信号に送信信号と逆相の信
号を加算することで戻り信号を減衰させると共に、受信
信号のレベルに応じて利得を変えて増幅しＡ／Ｄ変換器
に供給するようにしている。従来、演算増幅器を用いて
複数のアナログ信号の加算および増幅を行なう回路は、
例えば社団法人電気学会、昭和６１年２月２０日発行、
「電子回路学」第２５０−第２５１頁に記載されている
ような加算回路と係数増幅回路とを用いて、図３に示す
ように加算回路ＡＤＤと係数増幅回路ＦＡとを縦続接続
する方式が一般的であった。
【０００３】さらに、増幅回路の利得を可変にする方式
としては、図４に示すように、帰還抵抗Ｒｆを複数個並
列に接続して、各抵抗Ｒｆと直列に接続したアナログス
イッチＡＳを利得制御回路で選択的にオンさせる方式が
考えられる。
としては、図４に示すように、帰還抵抗Ｒｆを複数個並
列に接続して、各抵抗Ｒｆと直列に接続したアナログス
イッチＡＳを利得制御回路で選択的にオンさせる方式が
考えられる。
【０００４】
【発明が解決しようとする課題】図３に示す従来の回路
形式にあっては、加算部と増幅部にそれぞれ演算増幅器
ＡＭＰを必要とするため回路規模が大きくなり、チップ
面積および消費電力が増大するという問題点がある。ま
た、増幅回路の利得を可変にする方式として図４に示す
ように帰還抵抗Ｒｆと直列にアナログスイッチＡＳを接
続する方式にあっては、アナログスイッチＡＳに電流が
流れるため、そのオン抵抗によって出力に誤差が生ずる
という問題点があることが分かった。なお、上記の場合
、アナログスイッチＡＳのオン抵抗を予め見越して帰還
抵抗Ｒｆの値を小さく設定しておけば良いように考えら
れるが、アナログスイッチのオン抵抗は温度によって変
化すると共に抵抗素子とは別のプロセス条件のばらつき
によって変動するため、アナログスイッチのオン抵抗と
抵抗素子Ｒｆの抵抗値との和が一定になるように制御す
るのは極めて困難である。
形式にあっては、加算部と増幅部にそれぞれ演算増幅器
ＡＭＰを必要とするため回路規模が大きくなり、チップ
面積および消費電力が増大するという問題点がある。ま
た、増幅回路の利得を可変にする方式として図４に示す
ように帰還抵抗Ｒｆと直列にアナログスイッチＡＳを接
続する方式にあっては、アナログスイッチＡＳに電流が
流れるため、そのオン抵抗によって出力に誤差が生ずる
という問題点があることが分かった。なお、上記の場合
、アナログスイッチＡＳのオン抵抗を予め見越して帰還
抵抗Ｒｆの値を小さく設定しておけば良いように考えら
れるが、アナログスイッチのオン抵抗は温度によって変
化すると共に抵抗素子とは別のプロセス条件のばらつき
によって変動するため、アナログスイッチのオン抵抗と
抵抗素子Ｒｆの抵抗値との和が一定になるように制御す
るのは極めて困難である。
【０００５】本発明の目的は、一つの演算増幅器で加算
と増幅を行なえるとともに、利得の制御を出力に誤差を
生じさせることなく行なえるような半導体集積回路技術
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。
と増幅を行なえるとともに、利得の制御を出力に誤差を
生じさせることなく行なえるような半導体集積回路技術
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数のアナログ入力端子と共通
入力ノードとの間にそれぞれアナログ信号加算用の入力
抵抗を並列に接続し、これらの並列入力抵抗の共通接続
ノードと演算増幅器の出力端子との間に複数の帰還用抵
抗を直列に接続すると共に、これらの帰還用抵抗の各接
続ノードと上記演算増幅器の反転入力端子との間にアナ
ログスイッチをそれぞれ接続し、かつ演算増幅器の非反
転入力端子にはアナロググランド端子を接続して、上記
アナログスイッチを利得制御回路によって択一的にオン
させるようにしたものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数のアナログ入力端子と共通
入力ノードとの間にそれぞれアナログ信号加算用の入力
抵抗を並列に接続し、これらの並列入力抵抗の共通接続
ノードと演算増幅器の出力端子との間に複数の帰還用抵
抗を直列に接続すると共に、これらの帰還用抵抗の各接
続ノードと上記演算増幅器の反転入力端子との間にアナ
ログスイッチをそれぞれ接続し、かつ演算増幅器の非反
転入力端子にはアナロググランド端子を接続して、上記
アナログスイッチを利得制御回路によって択一的にオン
させるようにしたものである。
【０００７】
【作用】上記した手段によれば、選択的にオンされたア
ナログスイッチの接続されている帰還用直列抵抗の接続
ノードは演算増幅器の帰還ループによってアナロググラ
ンドに仮想接地されるため、アナログスイッチを切り換
えることにより利得を変えることができるとともに、上
記利得切り換え用のアナログスイッチには電流が流れな
いため出力の誤差をなくすことができ、しかも一つの演
算増幅器で加算と増幅の両方を行なうことができるため
回路の消費電力を低減することができる。
ナログスイッチの接続されている帰還用直列抵抗の接続
ノードは演算増幅器の帰還ループによってアナロググラ
ンドに仮想接地されるため、アナログスイッチを切り換
えることにより利得を変えることができるとともに、上
記利得切り換え用のアナログスイッチには電流が流れな
いため出力の誤差をなくすことができ、しかも一つの演
算増幅器で加算と増幅の両方を行なうことができるため
回路の消費電力を低減することができる。
【０００８】
【実施例】図１には、本発明に係る加算増幅回路の一実
施例が示されている。図１において、ＡＭＰは演算増幅
器、ＩＮ１，ＩＮ２，−ＩＮｎはアナログ信号Ｖｉ１，
Ｖｉ２，−Ｖｉｎの入力端子で、これらの入力端子ＩＮ
１，ＩＮ２，−ＩＮｎには切り換えスイッチＳ１，Ｓ２
，−Ｓｎを介して加算用並列入力抵抗Ｒ１，Ｒ２，−Ｒ
ｎが接続される。また、これらの入力抵抗Ｒ１，Ｒ２，
−Ｒｎの共通入力ノードＮ０と上記演算増幅器ＡＭＰの
出力端子ＯＵＴとの間には、ｍ個の帰還用抵抗Ｒｆ１，
Ｒｆ２，−Ｒｆｍが直列に接続されている。さらに、上
記共通入力ノードＮ０および上記帰還用抵抗Ｒｆ１，Ｒ
ｆ２，−Ｒｆｍの各接続ノードＮ１，Ｎ２，−Ｎｍと上
記演算増幅器ＡＭＰの反転入力端子（−）との間には、
アナログスイッチＳ１１，Ｓ１２，−Ｓ１ｍがそれぞれ
接続されている。一方、上記演算増幅器ＡＭＰの非反転
入力端子（＋）には、回路の電源電圧Ｖｃｃ（例えば５
Ｖ）とＶｅｅ（例えば０Ｖ）とのほぼ中間の２．２Ｖの
ようなアナロググランド電位ＡＧが印加されている。 上記アナログスイッチＳ１１，Ｓ１２，−Ｓ１ｍは、利
得制御回路ＣＯＮＴによって、そのうち一つが選択的に
オンされるようになっている。利得制御回路ＣＯＮＴは
、とくに制限されないが例えば外部から供給される選択
信号をデコードするデコーダによって構成されている。 なお、Ｃ１は発振防止用の帰還容量である。上記帰還用
の直列抵抗Ｒｆ１−Ｒｆｍは、切り換えをしたい利得の
段階に応じた数だけ設けてやれば良い。
施例が示されている。図１において、ＡＭＰは演算増幅
器、ＩＮ１，ＩＮ２，−ＩＮｎはアナログ信号Ｖｉ１，
Ｖｉ２，−Ｖｉｎの入力端子で、これらの入力端子ＩＮ
１，ＩＮ２，−ＩＮｎには切り換えスイッチＳ１，Ｓ２
，−Ｓｎを介して加算用並列入力抵抗Ｒ１，Ｒ２，−Ｒ
ｎが接続される。また、これらの入力抵抗Ｒ１，Ｒ２，
−Ｒｎの共通入力ノードＮ０と上記演算増幅器ＡＭＰの
出力端子ＯＵＴとの間には、ｍ個の帰還用抵抗Ｒｆ１，
Ｒｆ２，−Ｒｆｍが直列に接続されている。さらに、上
記共通入力ノードＮ０および上記帰還用抵抗Ｒｆ１，Ｒ
ｆ２，−Ｒｆｍの各接続ノードＮ１，Ｎ２，−Ｎｍと上
記演算増幅器ＡＭＰの反転入力端子（−）との間には、
アナログスイッチＳ１１，Ｓ１２，−Ｓ１ｍがそれぞれ
接続されている。一方、上記演算増幅器ＡＭＰの非反転
入力端子（＋）には、回路の電源電圧Ｖｃｃ（例えば５
Ｖ）とＶｅｅ（例えば０Ｖ）とのほぼ中間の２．２Ｖの
ようなアナロググランド電位ＡＧが印加されている。 上記アナログスイッチＳ１１，Ｓ１２，−Ｓ１ｍは、利
得制御回路ＣＯＮＴによって、そのうち一つが選択的に
オンされるようになっている。利得制御回路ＣＯＮＴは
、とくに制限されないが例えば外部から供給される選択
信号をデコードするデコーダによって構成されている。 なお、Ｃ１は発振防止用の帰還容量である。上記帰還用
の直列抵抗Ｒｆ１−Ｒｆｍは、切り換えをしたい利得の
段階に応じた数だけ設けてやれば良い。
【０００９】次に上記実施例の回路の動作原理を、簡略
化して示す図２の回路を用いて説明する。この回路は、
アナログ入力端子が３つで、直列抵抗Ｒｆおよびアナロ
グスイッチがそれぞれ２つ設けられている例である。
化して示す図２の回路を用いて説明する。この回路は、
アナログ入力端子が３つで、直列抵抗Ｒｆおよびアナロ
グスイッチがそれぞれ２つ設けられている例である。
【００１０】図２において、アナログスイッチＳ１１が
オフされＳ１２がオンされている場合を考える。この場
合、ノードＮ１は演算増幅器ＡＭＰのフィードバックル
ープにより、アナロググランドに仮想接地される。この
とき抵抗Ｒ１，Ｒ２，Ｒ３に流れる電流をＩ１，Ｉ２，
Ｉ３、Ｒｆ１に流れる電流をＩ０とし、ノードＮ０にキ
ルヒホッフの法則を適用すると、 Ｉ０＝Ｉ１＋Ｉ２＋Ｉ３ ＝（Ｖｉ１−Ｖ１）／Ｒ１Ｒ（Ｖｉ２−Ｖ１）
／Ｒ２＋（Ｖｉ３−Ｖ１）／Ｒ３ ＝Ｖｉ１／Ｒ
１＋Ｖｉ２／Ｒ２＋Ｖｉ３／Ｒ３−Ｖ１（１／Ｒ１＋１
／Ｒ２＋１／Ｒ３） ＝Ｖｉ１／Ｒ１＋Ｖｉ２／
Ｒ２＋Ｖｉ３／Ｒ３−Ｉ０・Ｒｆ１（１／Ｒ１＋１／Ｒ
２＋１／Ｒ３） これより Ｉ０｛１＋Ｒｆ１（１／Ｒ１＋１／Ｒ２＋１／Ｒ３）｝
＝Ｖｉ１／Ｒ１＋Ｖｉ２／Ｒ２＋Ｖｉ３／Ｒ３従って、
Ｉ０＝（Ｖｉ１／Ｒ１＋Ｖｉ２／Ｒ２＋Ｖｉ３／Ｒ３）
／｛１＋Ｒｆ１（１／Ｒ１＋１／Ｒ２＋１／Ｒ３）｝ 一方、ノードＮ２に着目するとキルヒホッフの法則より
、抵抗Ｒｆ２に流れ出す電流は抵抗Ｒｆ１を介して流れ
込む電流Ｉ０と同じでありかつノードＮ２の電位はアナ
ロググランドに仮想接地されているので、Ｖｏｕｔ＝−
Ｒｆ２・Ｉ０となる。これより、 Ｖｏｕｔ＝−Ｒｆ２（Ｖｉ１／Ｒ１＋Ｖｉ２／Ｒ２＋Ｖ
ｉ３／Ｒ３）／｛１＋Ｒｆ１（１／Ｒ１＋１／Ｒ２＋１
／Ｒ３）｝ ここで、単位抵抗をＲとおき、Ｒ１＝Ｒ２＝５５Ｒ、Ｒ
３＝１１０Ｒ、Ｒｆ１＝１４Ｒ、Ｒｆ２＝６３Ｒに設定
すると、上記計算式より利得は０．７倍になる。一方、
アナログスイッチＳ１２をオフしてＳ１１をオンさせる
と、利得は１．４倍になる。上記結果より明らかなよう
に、上記実施例では、直列抵抗Ｒｆ１とＲｆ２の比が変
わると回路の利得が変化するとともに、入力アナログ信
号Ｖｉ１，Ｖｉ２，Ｖｉ３の加算機能も有することが分
かる。なお、抵抗Ｒ３をＲ１，Ｒ２の２倍に設定したの
は、入力Ｖｉ２にとっての利得を他の入力Ｖｉ１，Ｖｉ
３の利得に比べて１／２に圧縮させるためである。すべ
ての入力端子の利得を同一にしたければ、加算用入力抵
抗Ｒ１，Ｒ２，−Ｒｎの抵抗値を同じにしておけばよい
。
オフされＳ１２がオンされている場合を考える。この場
合、ノードＮ１は演算増幅器ＡＭＰのフィードバックル
ープにより、アナロググランドに仮想接地される。この
とき抵抗Ｒ１，Ｒ２，Ｒ３に流れる電流をＩ１，Ｉ２，
Ｉ３、Ｒｆ１に流れる電流をＩ０とし、ノードＮ０にキ
ルヒホッフの法則を適用すると、 Ｉ０＝Ｉ１＋Ｉ２＋Ｉ３ ＝（Ｖｉ１−Ｖ１）／Ｒ１Ｒ（Ｖｉ２−Ｖ１）
／Ｒ２＋（Ｖｉ３−Ｖ１）／Ｒ３ ＝Ｖｉ１／Ｒ
１＋Ｖｉ２／Ｒ２＋Ｖｉ３／Ｒ３−Ｖ１（１／Ｒ１＋１
／Ｒ２＋１／Ｒ３） ＝Ｖｉ１／Ｒ１＋Ｖｉ２／
Ｒ２＋Ｖｉ３／Ｒ３−Ｉ０・Ｒｆ１（１／Ｒ１＋１／Ｒ
２＋１／Ｒ３） これより Ｉ０｛１＋Ｒｆ１（１／Ｒ１＋１／Ｒ２＋１／Ｒ３）｝
＝Ｖｉ１／Ｒ１＋Ｖｉ２／Ｒ２＋Ｖｉ３／Ｒ３従って、
Ｉ０＝（Ｖｉ１／Ｒ１＋Ｖｉ２／Ｒ２＋Ｖｉ３／Ｒ３）
／｛１＋Ｒｆ１（１／Ｒ１＋１／Ｒ２＋１／Ｒ３）｝ 一方、ノードＮ２に着目するとキルヒホッフの法則より
、抵抗Ｒｆ２に流れ出す電流は抵抗Ｒｆ１を介して流れ
込む電流Ｉ０と同じでありかつノードＮ２の電位はアナ
ロググランドに仮想接地されているので、Ｖｏｕｔ＝−
Ｒｆ２・Ｉ０となる。これより、 Ｖｏｕｔ＝−Ｒｆ２（Ｖｉ１／Ｒ１＋Ｖｉ２／Ｒ２＋Ｖ
ｉ３／Ｒ３）／｛１＋Ｒｆ１（１／Ｒ１＋１／Ｒ２＋１
／Ｒ３）｝ ここで、単位抵抗をＲとおき、Ｒ１＝Ｒ２＝５５Ｒ、Ｒ
３＝１１０Ｒ、Ｒｆ１＝１４Ｒ、Ｒｆ２＝６３Ｒに設定
すると、上記計算式より利得は０．７倍になる。一方、
アナログスイッチＳ１２をオフしてＳ１１をオンさせる
と、利得は１．４倍になる。上記結果より明らかなよう
に、上記実施例では、直列抵抗Ｒｆ１とＲｆ２の比が変
わると回路の利得が変化するとともに、入力アナログ信
号Ｖｉ１，Ｖｉ２，Ｖｉ３の加算機能も有することが分
かる。なお、抵抗Ｒ３をＲ１，Ｒ２の２倍に設定したの
は、入力Ｖｉ２にとっての利得を他の入力Ｖｉ１，Ｖｉ
３の利得に比べて１／２に圧縮させるためである。すべ
ての入力端子の利得を同一にしたければ、加算用入力抵
抗Ｒ１，Ｒ２，−Ｒｎの抵抗値を同じにしておけばよい
。
【００１１】なお、上記実施例では入力端子ＩＮ１，Ｉ
Ｎ２，−ＩＮｎを使わないときすなわちアナログ信号を
入力しないときには、使わない入力端子の切り換えスイ
ッチＳ１，Ｓ２，−ＳｎをアナロググランドＡＧ側に接
続しておく必要がある。入力端子がフローティングにな
ることにより発生する利得誤差を防止するためである。
Ｎ２，−ＩＮｎを使わないときすなわちアナログ信号を
入力しないときには、使わない入力端子の切り換えスイ
ッチＳ１，Ｓ２，−ＳｎをアナロググランドＡＧ側に接
続しておく必要がある。入力端子がフローティングにな
ることにより発生する利得誤差を防止するためである。
【００１２】以上説明したように、上記実施例は、複数
のアナログ入力端子と共通入力ノードとの間にそれぞれ
アナログ信号加算用の入力抵抗を並列に接続し、これら
の並列入力抵抗の共通接続ノードと演算増幅器の出力端
子との間に複数の帰還用抵抗を直列に接続すると共に、
これらの帰還用抵抗の各接続ノードと上記演算増幅器の
反転入力端子との間にアナログスイッチをそれぞれ接続
し、かつ演算増幅器の非反転入力端子にはアナロググラ
ンド端子を接続して、上記アナログスイッチを利得制御
回路によって択一的にオンさせるようにしたので、選択
的にオンされたアナログスイッチの接続されている帰還
用直列抵抗の接続ノードは演算増幅器の帰還ループによ
ってアナロググランドに仮想接地される。そのため、ア
ナログスイッチを切り換えることにより利得を変えるこ
とができるとともに、上記利得切り換え用のアナログス
イッチには電流が流れないため出力の誤差をなくすこと
ができ、しかも一つの演算増幅器で加算と増幅の両方を
行なうことができるため回路の消費電力を低減すること
ができるという効果がある。また、演算増幅器が一つで
済むため、従来の利得可変に構成した回路（図３参照）
に比べて回路の規模を小さくし、占有面積を低減するこ
とができるという効果がある。
のアナログ入力端子と共通入力ノードとの間にそれぞれ
アナログ信号加算用の入力抵抗を並列に接続し、これら
の並列入力抵抗の共通接続ノードと演算増幅器の出力端
子との間に複数の帰還用抵抗を直列に接続すると共に、
これらの帰還用抵抗の各接続ノードと上記演算増幅器の
反転入力端子との間にアナログスイッチをそれぞれ接続
し、かつ演算増幅器の非反転入力端子にはアナロググラ
ンド端子を接続して、上記アナログスイッチを利得制御
回路によって択一的にオンさせるようにしたので、選択
的にオンされたアナログスイッチの接続されている帰還
用直列抵抗の接続ノードは演算増幅器の帰還ループによ
ってアナロググランドに仮想接地される。そのため、ア
ナログスイッチを切り換えることにより利得を変えるこ
とができるとともに、上記利得切り換え用のアナログス
イッチには電流が流れないため出力の誤差をなくすこと
ができ、しかも一つの演算増幅器で加算と増幅の両方を
行なうことができるため回路の消費電力を低減すること
ができるという効果がある。また、演算増幅器が一つで
済むため、従来の利得可変に構成した回路（図３参照）
に比べて回路の規模を小さくし、占有面積を低減するこ
とができるという効果がある。
【００１３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では利得制御回路としてデコーダを用いたが、
外部から設定可能なレジスタを用いることも可能である
。また、上記利得制御回路は外部から供給される制御信
号のみならず、ＬＳＩ内部で発生された制御信号によっ
てアナログスイッチに対する選択信号を形成することも
可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では利得制御回路としてデコーダを用いたが、
外部から設定可能なレジスタを用いることも可能である
。また、上記利得制御回路は外部から供給される制御信
号のみならず、ＬＳＩ内部で発生された制御信号によっ
てアナログスイッチに対する選択信号を形成することも
可能である。
【００１４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるエコー
キャンセラＬＳＩに適した回路に適用したものについて
説明したが、この発明はそれに限定されるものでなく、
アナログ信号の加算、増幅を行なうリニア集積回路一般
に利用することができる。
なされた発明をその背景となった利用分野であるエコー
キャンセラＬＳＩに適した回路に適用したものについて
説明したが、この発明はそれに限定されるものでなく、
アナログ信号の加算、増幅を行なうリニア集積回路一般
に利用することができる。
【００１５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、一つの演算増幅器で加算と
増幅を行なえるとともに、利得の制御を出力に誤差を生
じさせることなく行なうことができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、一つの演算増幅器で加算と
増幅を行なえるとともに、利得の制御を出力に誤差を生
じさせることなく行なうことができる。
【００１６】
【図１】本発明に係る加算増幅回路の一実施例を示すブ
ロック図である。
ロック図である。
【図２】実施例の加算増幅回路を簡略化して示す回路図
である。
である。
【図３】従来の加算増幅回路の一例を示す回路図である
。
。
【図４】本発明者が本発明に先立って検討した利得可変
な加算増幅回路の一例を示す回路図である。
な加算増幅回路の一例を示す回路図である。
【００１７】
ＡＭＰ 演算増幅器
Ｒ１，Ｒ２，Ｒｎ 加算入力用抵抗
Ｒｆ１，Ｒｆ２，Ｒｆｍ 帰還用抵抗Ｓ１１，Ｓ１２
，Ｓ１ｍ アナログスイッチＣＯＮＴ 利得制御回
路
，Ｓ１ｍ アナログスイッチＣＯＮＴ 利得制御回
路
Claims (3)
- 【請求項１】演算増幅器と、複数のアナログ入力端子と
共通入力ノードとの間にそれぞれ並列に接続されたアナ
ログ信号加算用の入力抵抗と、これらの並列入力抵抗の
共通接続ノードと上記演算増幅器の出力端子との間に直
列に接続された複数の帰還用抵抗と、これらの帰還用抵
抗の各接続ノードと上記演算増幅器の反転入力端子との
間に接続されたアナログスイッチと、これらのアナログ
スイッチを選択的にオンさせる利得制御回路とを備え、
上記演算増幅器の非反転入力端子はアナロググランド端
子に接続されていることを特徴とする加算増幅回路。 - 【請求項２】上記アナログ入力端子と入力抵抗との間に
は、入力電圧を上記入力端子とアナロググランド端子の
いずれかに切り換え可能なスイッチが介挿されているこ
とを特徴とする請求項１記載の加算増幅回路。 - 【請求項３】上記利得制御回路は外部から供給される選
択信号をデコードするデコーダにより構成されているこ
とを特徴とする請求項１または２記載の加算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2414749A JPH04225610A (ja) | 1990-12-27 | 1990-12-27 | 加算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2414749A JPH04225610A (ja) | 1990-12-27 | 1990-12-27 | 加算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04225610A true JPH04225610A (ja) | 1992-08-14 |
Family
ID=18523197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2414749A Pending JPH04225610A (ja) | 1990-12-27 | 1990-12-27 | 加算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04225610A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698319B1 (ko) * | 2005-02-17 | 2007-03-23 | 삼성전자주식회사 | 이득 제어 증폭기 및 이에 기초한 캐스코드 이득 제어 증폭기 |
| JP2008227712A (ja) * | 2007-03-09 | 2008-09-25 | Ricoh Co Ltd | 可変ゲイン増幅回路 |
| JP2011120223A (ja) * | 2009-10-27 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 誤差増幅器 |
-
1990
- 1990-12-27 JP JP2414749A patent/JPH04225610A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698319B1 (ko) * | 2005-02-17 | 2007-03-23 | 삼성전자주식회사 | 이득 제어 증폭기 및 이에 기초한 캐스코드 이득 제어 증폭기 |
| JP2008227712A (ja) * | 2007-03-09 | 2008-09-25 | Ricoh Co Ltd | 可変ゲイン増幅回路 |
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