JPS6359111A - コンパレ−タとｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明はコンパレータに係り、特に高精度で高集積化に
好適なＭＯＳコンパレータに関する。 〔従来の技術〕 従来、高集積化に適したＭＯＳコンパレータとして、差
動増幅器とフリップフロップで構成されるコンパレータ
があり、例えばエレクトロニクスレターズ（ＥＬＥＣＴ
ＲＯＮＩＣ３ＬＥＴＴＥＲ５）　ＶｏＬ、　１９　、　
Ｎａ９　（１９８３年４月）の第３４８頁から第３４９
頁の論文、昭和５９年度電子通信学会通信部門全国大会
での発表論文９４（第１−９４頁）等で論じられている
。 〔発明が解決しようとする問題点〕 上記従来技術はコンパレータの入力オフセット電圧の低
減に対しては回路的な手段が用いられていない。このた
めＩＣ素子のバラツキがそのまま入力オフセット電圧の
要因となり、高精度のコンパレータをＩＣ化していくに
は設計が困難になるという問題があった。 本発明の目的は入力オフセット電圧を低減し、高精度化
を容易に図れ、高集積化に適したＭＯＳコンパレータを
提供することにある。 〔問題点を解決するための手段〕 上記目的は、コンパレータの入力部にサンプルホールド
機能を設け、サンプリングした入力信号を用いて差動増
幅段のオフセット電圧を予め校正する手段を用いること
により、達成される。

【作用】

差動増幅段の入力端のＭＯＳゲート電極は接地インピー
ダンスが非常に高いため、入力信号Ｖｘをサンプルホー
ルドすることができる。同一人力信号Ｖｘを差動増幅段
の両入力端に予めサンプルホールドし、差動増幅段を動
作させるとＩＣ素子のバラツキによりオフセット電圧が
生じるが、このオフセット電圧は差動増幅段と次段の増
幅段あるいはフリップフロップとの間を交流結合するた
めのキャパシタに蓄積させることができる。すなわちオ
フセット電圧の生じた差動増幅段と、後段の増幅段ある
いはフリップフロップは直流的に分離されているため、
後段はこのとき平衡状態あるいは零点に自動調整するこ
とが可能である。この校正手段で同一人力信号Ｖｘに対
し、コンパレータの入力オフセット電圧が零に調整され
るので、次に差動増幅段の一方の入力端に比較信号Ｖｖ
をサンプルホールドしてコンパレータを動作させること
により、入力信号Ｖｘと比較信号ＶＹを正確に比較する
ことが可能となる。 〔実施例〕 以下、本発明を実施例を用いて詳細に説明する。 第１図は本発明のコンパレータの回路構成を示す図であ
る。 差動入力段１０．増幅段１１．フリップフロップ１２と
バイアス回路１３で構成され、差動入力段１０と増幅段
１１はキャパシタＣｘ、Ｃｔを介して結合される。差動
入力段１０はスイッチＳＷｉ　＋ＳＷｚにより、入力信
号Ｖｘ、あるいは比較信号Ｖｙを入力端ａｏ１．　ａ０
２に入力する。差動入力段１０のバイアス電圧ＶＢＢＩ
は外部から与えられる。 またバイアス電圧ＶＢＢｚはバイアス回路１３から供給
されるｅＶｅｓｚはクロックφｏｏによってパルス制御
され、２ｆ！の電圧が選択的に出力されるようになって
いる。差動入力段１０の出力ａｌｌ。 ａｌｌはクロックφ＾でオンオフ制御される各ｎチャネ
ルＭＯＳトランジスタＭ１．　Ｍｚで選択的に接地され
る。増幅段１１の入力端ｂｏｘ、　ｂｏｘと出力段１）
１１ｙｔ）１！はクロックφＢでオンオフ制御される各
ｐチャネルＭＯＳトランジスタＭａ　、　Ｍａで選択的
に短絡される。フリップフロップ１２はクロックφＣ１
φＣで制御されるクロックインバータ１４．１５と、ク
ロックφＤ、φ０で制御されるＭＯＳトランジスタＭａ
　、ＭｅおよびＭ？　。 Ｍ８からなるトランスミッションゲートを用いて構成し
たラッチ回路１６とからなる。 第２図は第１図のコンパレータのタイムチャートである
。これを用いてコンパレータの動作を説明する。第２図
（ａ）においてＴＩの前半サイクルでスイッチＳＷｘを
オン、ＳＷｖ　をオフして、差動入力段１０の入力ライ
ン１７に入力信号Ｖｘを供給する。同時にスイッチＳＷ
Ｉ　ｔ　ＳＷ２をオンして、入力信号ＶＸを入力端ａｏ
ｔｔ　ａｏｚに印加する。またクロックφｏｏを低レベ
ルにするとバイアス回路のＭＯＳトランジスタＭａｚ、
　Ｍａ２は各々オフ、オンとなり、Ｖａａは電源電圧Ｖ
ｏｏになる。 これにより差動入力段１０および増幅段１１のＰＭＯＳ
トランジスタＭｓ　、ＭｌｏおよびＭ　１１　。 Ｍｚｚはオフとなる。クロックφ＾は高レベルであり、
ｎＭｏ５トランジスタＭｌ　ｙ　Ｍｚによって差動入力
段１０の出力端ａｌｌ＋ａｌＫは接地される。 クロックφＢは高レベルでＰＭＯＳトランジスタＭａ　
、Ｍ４はオフとなる。さらにクロックφＣ２φ０は各々
低レベル、高レベルであり、フリップフロップ１２は前
の状態を保持し、入力信号の取込みが行なわれないよう
になっている。以上により、Ｔｘの前半サイクルでは差
動入力段１０．増幅段１１の電源電流は定常状態で零で
あり、差動入力段１０の差動対ｎ　Ｍ　ＯＳ　トランジ
スタＭ＆１゜Ｍ　ａ　ｘの共通ソース端ａｏ、　　ドレ
イン端ａ工１，０１２は各々すべて接地される。この状
態で入力信号Ｖｘが入力端キャパシタＣａ　ｘ　ｙ　Ｃ
ａ　２にサンプリングされる。 Ｔ１の後半サイクルでは、φ１．φ２が低レベルとなり
、スイッチＳＷ１　、ＳＷｚはオフとなってサンプリン
グされた入力信号ＶχはキャパシタＣａ　ｔ　、　Ｃａ
　ｚにホールドされる。このときφｏｏを高レベルにす
ると差動入力段１０．増幅段１１には所定のバイアス電
圧ＶａＢｚが供給され、通常の差動増幅動作が行なわれ
る。φ＾は低レベルでトランジスタＭｔ　、Ｍｘはオフ
状態となり、出力端ａ　１１．　ａ　１２には増幅出力
電圧が得られる。差動入力段１０が理想的であれば、２
つの出力電圧ａｌｌ。 ａｌｌは等しいが、実際には素子の加工バラツキ。 ＩＣプロセスのバラツキ等の原因により、電圧差が生じ
る。しかし、φＢが低レベルでトランジスタＭａ　、Ｍ
ａはオンとなるので、増幅段１１の入力端ｂｏ１．ｂｏ
２．と出力端ｂｘｘ、　ｂ１４は各々短絡され、増幅段
１１の差動増幅回路は平衡状態、あるいは零に自動調整
される。この結果、同一の入力信号Ｖｘに対し、増幅段
１１の出力電圧は同一し□ベルに自動調整されたことに
なり、入力換算オフセット電圧は零となる。 Ｔｚの前半サイクルではスイッチＳＷｘをオフＳＷｖを
オンして、差動入力段１０の入力ライン１７に比較信号
Ｖｙを供給する。同時にスイッチＳＷＩをオンして、比
較信号ＶＹを一方の入力端ａ０１に印加する。スイッチ
ＳＷｚはオフ状態のままであるから、他方の入力端ａｏ
ｚはＴ１の前半サイクルで印加された入力信号Ｖｘが保
持されている。このときＶｓｓａｚは電源電圧Ｖｏｏに
固定され、差動入力段１０と増幅段１１の電源電流は零
となっている。またＭＯＳトランジスタＭｌ　、Ｍ２は
オンで差動対ＭｏＳトランジスタＭＪＩＩ、　Ｍｎ２の
ソース、ドレイン端は接地される。また増幅段１１のＭ
ｓ　、Ｍａはオフ状態にする。以上の状態で比較信号Ｖ
Ｙが新たにキャパシタＣａ　ｔにサンプリングされる。 Ｔ２の後半サイクルではスイッチＳＷ１　をオフして比
較信号ＶＹをキャパシタＣａｔに保持し、同時にＭＯＳ
トランジスタＭ！、Ｍ２をオフし、所定のバイアス電圧
ＶＢＢ４を供給し、差動入力段１０、増幅段１↓を通常
の動作状態にする。この結果、入力信号Ｖｘと比較信号
Ｖｖの差が増幅され、増幅段１１の出力がｂＬ１ｔｂ１
２に出力される。 フリップフロップ１２はクロックφＣを高レベルにして
、クロックドインバータ１４．１５を活性状態とし、ク
ロックφＤを低レベルにしてラッチ回路１６を非活性状
態とする。これにより、フリップフロップ１２は入力信
号Ｖｘと比較信号ＶＹの比較出力を取込める状態となる
。 Ｔ８の前半サイクルではφＣを低レベル、φＤを高レベ
ルに変化させ、取込んだ比較出力をフリップフロップ１
２で保持するとともに、出力Ｑ。 ζに出力する。このときクロックドインバータ１４．１
５は非活性状態であるから、差動入力段１０、増幅段１
１とは分離される。したがってＴｌの前半サイクルと同
様に次の入力信号Ｖｘを新たにサンプリングすることが
可能である。 以上述べたように第１図のコンパレータは入力信号Ｖｘ
のサンプリング（Ｔ　Ｉの前半サイクル）、オフセット
電圧の自動零調整（Ｔ１の後半サイクル）、比較信号Ｖ
Ｙのサンプリング（Ｔ　ｚの前半サイクル）、比較結果
の出力（Ｔｚの後半サイク　“ル）をこの順に実行して
比較動作を行なう。比較結果は基本クロック（例えばφ
ｏｏ）の２サイクル毎に出力することができるが、第２
図（ｂ）のタイムチャートのようにＴ１サイクルで入力
信号Ｖｘのサンプリングを行ない、自動零調整を実行し
た後、Ｔ２サイクルはＶＢｓｔを電源電圧ｖＤＤに固定
して、差動入力段１０．増幅段１１の電源電圧を零とし
て回路を非活性状態にしておく。その後のＴＩＳサイク
ルで比較信号ＶＹをサンプリングし。 回路を活性状態にして比較動作を行ない、比較出力を得
るようにすることもできる。この場合比較出力はＴ８サ
イクルの後半に出力され、′ｒ４サイクルに入ってフリ
ッププロップ１２に保持される。 第１図のコンパレータは回路構成が簡単で、ＩＣ素子の
加工バラツキ、プロセスバラツキがあっても入力オフセ
ット電圧を零に自動調整することができる。入力信号Ｖ
ｘあるいは比較信号ＶＹのサンプリングはキャパシタＣ
ａ　１　、　Ｃａ　ｘを構成するＭＯＳトランジスタＭ
ａｚｙ　Ｍａｚのソース、ドレイン端を接地して行なわ
れるので、回路各部の電圧変化の影響を受けず正確なサ
ンプリングが行なわれる。これにより高集積化に適した
高精度コンパレータが実現可能となる。 なお第１図のコンパレータにおいて差動入力段１ｏある
いは増幅段１１の定電流回路を構成するｎＭＯｓトラン
ジスタＭＢＢＩは削除し、差動入力対トランジスタＭａ
１．　ＭａｚあるいはＭｂｔｙ　Ｍｂｚの共通ソース端
ａｎ　を直接接地することができる。 また差動入力段１０のソース端ａｏにクロックφ＾でオ
ンオフ制御されるｎＭＯｓトランジスタを接続して、ソ
ース端ａＯをφ＾に応じて接地できるようにしてもよい
。 第３図は本発明のコンパレータの他の回路構成を示す図
である。第１図のコンパレータにおいて差動入力段１０
と増幅段１１を各々差動入力段３２と増幅段３３で構成
する。差動入力段３２の電流ミラー回路を構成するｐＭ
ｏＳトランジスタＭｅ　、Ｍｈｏのゲート電極６１はｎ
　Ｍ　ＯＳ　ｈランジスタＭ　Ｅｌ、　Ｐ　Ｍ　ＯＳ　
トランジスタＭｅｘで出力端ａｌｔに接続されたり、Ｐ
ＭＯＳトランジスタＭｔ、ｓで電源電圧ｖｒ）Ｉ）に接
続されるようになっている。 すなわちクロックφ＾が高レベル、φ＾が低レベルのと
きはＭ　Ｅ　！　、　Ｍ　Ｆ！　１がオフ、ＭＦ、ｓが
オンとなり、ゲート電極Ｇ１は電源電気Ｖｏｏへ接続さ
れる。クロックφ＾が低レベル、φ＾が高ｌノベｌマノ
のときは各トランジスタはオン、オフが逆になり、ゲー
に電極Ｇ】は出力端ａ１２へ接続されろにの場合出力端
ａｌｌに接続するようにしてもよい。増幅段３３のゲー
ト電極Ｇ２も同様にクロックφ＾、φΔに同期して電源
電気Ｖｎｎ−市たけ出力端ｂｌｌに接続されるようにな
っている。この場合出力ｂ１２に接続するようにしても
よい０以上により第１図のコンパレータのバイアス回路
１３は不要になる。 第３図のコンパレータの動作は第２図のタイムチャート
に従い第１図のコンパレータと同様に動作する。ただし
クロックφｏｏは不要である。 第４図は本発明のコンパレータの他の回路構成を示す図
である。縦続接続された差動入力段１０、フリップフロ
ップ回路１８とクロツクドインバータ対１９からなり、
バイアス回路は第１図のＶＢａｚのバイアス電圧発生回
路１３のほかにＶｉＳａｓを発生させるバイアス回路２
０が必要となる。バイアス回路２ｏはバイアス回路１３
と同一の回路構成であるが、クロックφＯＸで制御され
、フリップフロップ回路１８のバイアス電圧Ｖａａａを
制御する。差動入力段１０でサンプリングされた入力信
号Ｖｘと比較信号Ｖｙは差動増幅され、次段のフリップ
フロップ回路１８に取込まれ、比較結果が保持される。 フリップフロップ回路１８の出力はクロックドインバー
タ対１９を介して、出力Ｑ、？：５に出力される。 第５図のタイムチャートで第４図のコンパレータの動作
を説明する。Ｔｌサイクルでは第１図のコンパレータと
同様に入力信号Ｖｘがサンプリングされた後、オフセッ
ト電圧の自動零［！が行なわれる。自動零調整はクロッ
クφＢを低レベルとしてフリップフロップ回路１８の入
力端をｐとＯＳトランジスタＭ　１　ｇ　、　Ｍ　１４
をオンして電源電圧Ｖｏｏに設定することにより行なわ
れる。このときバイアス電圧Ｖａａは電源電圧Ｖｎｏレ
ベルになるように、バイアス回路２０でクロックφｏ１
により制御されている。従ってツーリップフロップ回路
２０の電源電流は零である。Ｔ２サイクルでは前半サイ
クルで比較信号ＶＹをサンプリングした後、後半サイク
ルで入力信号Ｖｘと比較信号ＶＹの差を差動入力段１０
で増幅する。このときフリップフロップ回路１８の入力
端のｐＭＯＳトランジスタＭ１３゜Ｍｉ＋はオフしてお
く６次のＴａサイクルではフリップフロップ回路１８に
所定のバイアス電圧ＶＢａａを供給し、差動入力段１０
の比較出力を保持する。同時にクロックφＥを高レベル
にしてクロックドインバータ対し９を活性状態とし、フ
リップフロップ回路１８の出力をで、Ｑに反転出力する
。ζ、ＱはＴ８サイクルの終了時にクロックφεの立下
りでキャパシタＣＬ　１　ｔ　Ｃｔ、　ｚに保持される
。入力信号Ｖｘが比較信号ＶＹより大きいならば、出力
奇は高レベル、ＶｘがＶｙより小さいならば、出力Ｑは
低レベルとなる。 第６図は本発明のコンパレータの他の回路構成を示す図
である。差動入力段１０とシングルエンド回路２１とク
ロックドインバータ２２で構成され、その動作タイミン
グは第１図のコンパレータと同じく、第２図のタイムチ
ャートで表わされる。 ンド回路２１はクロック動作ではなく常に動作状態にあ
り、自動零調整はクロックφＢにより。 ｐＭＯＳトランジスタＭａ　、Ｍａ　をオン、オフする
ことにより実行される。詳細な動作は第１図のコンパレ
ータと同様に行なわれる。 第７図は本発明のコンパレータの他の回路構成を示す図
である。差動人力段１０とシングルエンド回路２４とイ
ンバータ２３とクロックドインバータ２２の縦続接続に
よって回路が構成される。 シングルエンド回路２４は第６図のシングルエンド回路
２１でトランジスタＭｓ　、Ｍａ　を除いた回路となっ
ている。また差動人力段１０とシングルエンド回路２４
はキャパシタを介さず直結さｎ、シングルエンド回路２
４とインバータ２３の間がキャパシタＣ８を介して結合
されている。インバータ２３の入出力はクロックφＢ、
φＢでオン。 オフ制御されるＭＯＳトランジスタＭ　ｓ　ｓ　、　Ｍ
　Ｉ　Ｂで短絡あるいは開放されるようになっている。 入力信号Ｖχを差動入力段１０でサンプリングした後。 自動零調整はインバータ２３の人出力を短絡することに
よって行なわれる。自動零調整の後、入力信号Ｖｘと比
較信号ＶＹの差が増幅されると、この増幅電圧はインバ
ータ２３からクロックドインバータ２２を通して出力Ｑ
に出力され、キャパシタＣＬに比較結果が保持される。 このコンパレータの動作は第２図のタイムチャートに従
って行なわれる。但し、クロックφＤは除外する。 第８図は第１図の本発明のコンパレータの差動入力段１
ｏと増幅段１１を他のトランジスタ回路で構成した例を
示す図である。差動入力段２５と増幅段２６は第１図の
それに対してｎ　Ｍ　ＯＳとｐＭＯＳトランジスタを入
れ換え、Ｖｏｏと接地を入れ換えた構成と、なっている
。ただしスイッチＳＷｓ　、ＳＷｚはそのままである。 またバイアス回路１３も同様にｎ　Ｍ　ＯＳと９ＭＯ８
を入れ換え。 Ｖ　ＢＢ＆を印加して、ＶＢＢＩＢを出力できるように
構成される。Ｖａａａはクロックφ００で制御され、φ
ｏｏが低レベルのとき通常のバイアス電圧Ｖａｎｓ、φ
ｏｏが高レベルのとき接地レベルになる。コンパレータ
動作は第２図のタイムチャートに従い、第１図のコンパ
レータと同様に実行される。入力信号Ｖｘあるいは比較
信号ＶＹのサンプリング期間においては差動入力段２５
の出力端ａａｉｔ　ａａｚはｐＭＯＳトランジスタＭ１
？、　ＭｌＭがオンとなるので、電源電圧ｖＤＤに設定
される。自動零調整の期間ではクロックφＢが高レベル
となりｎ　Ｍ　ＯＳトランジス５Ｍ１９．　Ｍ１２Ｇが
オンして増幅段２６は自動的に平衡状態あるいは零状態
となる。くれにより、差動入力段２５における入力オフ
セット電圧はキャパシタＣ１，Ｃ２に吸収でき高精度の
コンパレータを実現できる。また、キャパシタＣ１゜Ｃ
２はバラツキや経年変動があっても実質的に入力オフセ
ット電圧を発生させない、したがって容易に集積回路で
実現できる。 バイアス電圧Ｖａａａは第１図のバイアス回路１３のＶ
ａａｚを代りに用いることができる。この場合ＶＢＢ４
はクロックφ００で制御され、φ００が高レベルのとき
通常のバイアス電圧Ｖａａｚが供給され、低レベルのと
きは電源電圧ｖＤＤに設定される。 第９図は多入力信号を比較する本発明のコンパレータの
回路構成を示す図である。差動入力段１０とシングルエ
ンド回路２１とブリップフロップからなり、差動入力段
１０のスイッチＳＷ１には、入力信号Ｘｘの他に複数の
比較信号ＶｙｔｅＶＹ２．−−ｅ　ＶＹＮがスイッチＳ
Ｗｘ　、５Ｗｙｚ、−・・・、ＳＹＮを介して各々入力
されるようになっている。 第１０図のタイムチャートに従って第９図のコンパレー
タはＶｘとＶ　ｖ　ｘ　、・・・・・・、ＶＹＮの比較
を行なうことができる。Ｔ１の前半サイクルで入力信号
Ｖｘをサンプリングした後、後半サイクルで自動零調整
を行なう。この後Ｔ２サイクルでは比較信号Ｖ　ｖ　１
をサンプリングし、Ｖｘと比較し、Ｔ８サイクルではＶ
Ｙ２をサンプリングして、Ｖｘと比較する。同様にＶ　
ｖ　ａ　＊・・・・・・、ＶＹＮを順次サンプリングし
てＶｘとの比較を行なう、比較結果は比較信号ＶＹＩ　
（ｉ＝１．２．−、Ｎ）をサンプリングしてから１サイ
クル後にＱＹＩ　（ｉ＝１．２．・・・・・・Ｎ）とし
て得られる。 第１１図は本発明のコンパレータを逐次比較形Ａ／Ｄ変
換器に用いた例である。基準電圧ＶｒｅｔＨとＶｒｅｘ
Ｌの間を抵抗Ｒｘ　、　Ｒｚ　、・・・・・・Ｒｔｓで
分割して１５個の参照電圧ＶｒｅｘＩｔ　Ｖｒｅｚｚｔ
・・・・・・Ｖ　ｒ　ｓ　１１　Ｂを発生させる。これ
らの参照電圧Ｖｒｅｔｉはスイッチコントロール信号Ｓ
すＣ０ＮＴＲ０Ｌによってオンオフ制御されるスイッチ
群２９によって１つが選択され、本発明のコンパレータ
２８の比較信号ＶＹの入力端に入力される。入力信号Ｖ
　ｔ　ｎは逐次参照電圧Ｖｒｅｘ、と比較され、比較結
果は逐次レジスタ（ＳＡＲ）３０に格納されていく。第
１１図では簡単のため４ビツトのＡ／Ｄ変換器を例示し
た。逐次比較の動作は通常の場合と同じく、まずｖｉ、
ｌとＶｒｅｘａＣ−の分圧点）を比較し、この結果に基
づいてＶｒａｆｆｉａ（−の分圧点）あるいはＶｒｅｘ
１２　　（−の分圧点）の一つを選択しＶ　ｉ　ｎを次
に比較する。この動作を繰り返して、上位ビット（ＭＳ
Ｂ）から順次ディジタル値を得る。得られたディジタル
値Ｄｏｕｔの各ビットｄ　ＩＨｄ　ｚ　＊号Ｖｘに最も
近い電圧を示している。 第１２図は本発明のコンパレータを並列形Ａ／Ｄ変換器
に用いた例である。簡単のため４ビツトを例示した。基
準電圧ＶｔｅｉＨとＶｒｅルの間を１６個の抵抗Ｒｚ　
、　Ｒｚ　、・・・・・・Ｒｚｓで分割された各参照電
圧Ｖｒａｚｘ＊　Ｖｒｅｚｚｔ・・・・・・Ｖｒｓｆｘ
＋％は１５個のコンパレータ２８で入力電圧ｖＩｎと同
時に比較される。この結果はエンコーダ（ＥＮＣＯＤＥ
Ｒ）　３１で４ビツトのディジタルデータＤ　ｏ　ｕ　
ｔ　に符号化される。 入力信号ｖＩｔｌはディジタル値Ｄ　ｏ　ｕ　ｔに変換
される。 １５個のコンパレータは入力オフセット電圧が低減され
ているので多数集積しても精度上の問題は生じない−０
８ビツト以上の汎用並列形Ａ／Ｄ変換器に用いることが
可能で、高集積化に適した高精度コンパレータが本コン
パレータにより実現される。 次に、本発明はＤ／Ａ変換器に係り、特に集積回路化に
好適なマトリックスセル型Ｄ／Ａ変換器に関する。 マトリックスセル型Ｄ／Ａ変換器は、単調増加特性が原
理的に優れ、グリッジ（スイッチングの際のひげ状ノイ
ズ）が原理的に少なく、集積回路技術で製造するに適す
るなどの優れた特長を有している。 第１６図は特開昭５６−１５３８３２号公報で開示され
たマトリックスセル型Ｄ／Ａ変換器の単位電流セルであ
る。マトリックスセル型Ｄ／Ａ変換器は単位電流セルを
ＸＹマトリックス状にならべ、入力ディジタルデータに
応じて対応する数の単位電流セルの電流を加算して出力
するＤ／Ａ変換器である。このように、重みの等しい単
位電流セルを分解細分用意し、（例えば８ビットであれ
ば２５６個）、ディジタルデータに応じて必要数のセル
からの電流を加算して出力する方式は並列展開型Ｄ／Ａ
変換器（特許第６１１１８０８１号；公告昭４７−４０
９７８　）と呼ばれ、マトリックスセル型Ｄ／Ａ変換器
もこの一種である。並列展開型Ｄ／Ａ変換器は単位電流
を加算してゆく方式のため、単調増加性が原理的に保ち
やすく、また入力データが変化する時点で発生するひげ
状ノイズすなわちグリッジも、重み付き電流源を用いる
Ｄ／Ａ変換器に比べて原理的に少ない。 マトリックスセル型Ｄ／Ａ変換器は単位電流セルをＸＹ
マトリックス状にならべることにより電流セルの制御を
容易にしたものである。第１６図でわかるように、制御
信号Ｂ＋　が高レベルにあるとき、または、制御信号Ａ
１が高レベルにありかつ制御信号Ｃｉ　が高レベルにあ
るときに、この単位電流セルでは一７側へ出力電流が流
れ、その他の時にＩｏｕｔ側へ出力電流が流れる。 （このセルは、電流出力経路をＩｏｕｔ側とＩｏｕｔ側
へ切り換えるので、カレントスチアリング方式の電流セ
ルと呼ぶことができる。）この単位電流セルをｘＹマト
リックス状に並べ、Ｘ方向の制御信号Ａｉ、Ｂｔおよび
Ｙ方向の制御信号Ｃｓ　をそれぞれ第１７図に示すよう
なレベルで与えると、左側斜線部の単位電流セルはＩｏ
ｕｔ側へ電流を出力し、右側斜線部のセルはＩｏｕｔ側
へ電流を出力する。そこで入力ディジタルデータに応じ
て次のように制御信号Ａ１１Ｂｉ、Ｃ１を発生すると。 ■。、側へ加算される単位電流セルの数が入力ディジタ
ルデータの示す値に一致し、Ｄ／Ａ変換が実現できる。 つまり第１７図に示す制御信号ＢｏＢｘＢｚ＋・・・・
・・Ｂｚ”−ｘは、入力データのト位ｍビット（図では
ｍ＝３）に１を加えて温度計符号（特開昭４８−４６２
６２　）へ展開し　＃ＱＩ、１１１を反転したものであ
り、制御信号ＡｎΔＩＡ２．・・・・・・Ａｘ”−ｔは
上位ｍビットをデコードしたものである。また制御信号
Ｃｏ　ＣＩ　Ｃｚ　、・・・・・・Ｃｚ”−ｓは入力デ
ータの下位ｎビット（図ではｎ＝３）を温度計符号へ展
開し、＃Ｑｌ　、′ｌｊ　を反転したものである。ここ
で温度計符号とは、Ｌビットの２進符号を２″個の“０
″、‘１’符号に展開したもので、展開した符号中の′
１″の個数が、入力２進データの示す値と等しいもので
ある。たとえば３　゛ビットの２進符号’１００’　が
示す値は４であるから対応する温度計符号は’１１１１
００００’である。 以下第１７図を用いて制御信号を具体的に説明する。第
１７図は６ビツトのＤ／Ａ変換器であり６４個の単位電
流セルが並んでいる。入力ディジタルデータは’０１１
１１０’すなわち３０であるから３０個の単位電流セル
がｌ０ｕｔ側へ電流を出力すればよい、まず上位３ビツ
ト’０１１’　に１を加えて温度計符号へ展開し　＃Ｑ
ｊ、Ｊｌ　を反転すると、’００００１１１１’　とな
りＢｏＢＩＢｚｖ　−−Ｂ７のコードになる。またＡ　
ｏ　Ａ　ｓ　Ａ　ｚ　ｓ・・・・・・Ａ７は’０１１’
　をデコードして、’０００１００００’である。 またＣ　ｏ　ＣＩ　Ｃｘ　＋・・・・・・Ｃ７は、入力
ディジタルデータの下位３ピツド１１０′を温度計符号
へ展開し１Ｑｊ、′ｌｌ　を反転して、“００００００
１１’　となる、したがって第５図に示される制御！ｌ
信号が得られ、３０個の単位電流セルが１　ｏｕｔ側へ
電流を出力することになる。 ところで上記の従来型マトリックスセル型Ｄ／Ａ変換器
は、単位電流セル内に、アンド・ノア論理回路が必要で
あった。そのため（１）単位電流セルの面積が大きい、
（２）単位電流セル内に電源配線（Ｖｏｏ）が必要であ
る。（３）論理回路のスイッチングによって電源雑音が
発生し、出力電流にブリッヂが発生する、（４）ゲート
遅延時間分動作速度が長い、（５）論理回路に必要な分
だけ消＊電力が大きい、等の問題があった。 そこで本発明の目的は、単位電流セル内に論理回路を必
要としないマトリックスセル型ｏｉＡ俊換器を提供する
ことにある。 上記目的は、単位電流セルの電流出力経路の制御を、従
来のように論理回路で行なうのではなく、複合差動形式
のアナログ回路で直接おこなわせることにより達成され
る。 一般にカレントステアリング方式の単位電流セルは、電
流源と、電流出力経路を決めるカレントステアリング回
路と、２つの出力端子ＩｏｕｔｅＴ−７からできている
。そこで本発明では、カレントステアリング回路を３つ
の電流経路を持つカレントスイッチの組で構成し、１つ
の電流経路をＩ　ｏｕｔへ接続し、他の２の電流経路を
Ｉ　ｏｕｔへ接続する。そしてＩ　ｏｕｔへ接続する電
流経路のトランジスタのゲート電圧は（適切な中間電圧
に）固定し、Ｌπへ接続するうちの一方の電流経路のト
ランジスタは（ＯＶから電源電圧まで撮れる）行方向の
制御信号Ｙ２で制御し、もう一方の電流経路は２つのト
ランジスタを縦続に接続することによって行方向の制御
信号Ｙｓ　と列方向の制御信号Ｘとの論理和が取れたと
きに出力端子Ｉｏｕｉへ電流を流すようにする。 それによって、制御信号Ｙ２．が高レベルにあるとき、
または、制御信号Ｙ１が高レベルにありかつ制御信号Ｘ
が高レベルにあるときに−「＝τ側へ電流が流れ、その
他の時にＩｏｕｉ側へ出力電流が流れる。つまりアナロ
グ回路によってアンドオア論理が実現できるのでマトリ
ックス型Ｄ／Ａ変換器が実現できる。 以下、本発明の一実施例を第１３図、第１４図。 第１５図で説明する。 第１３図は本発明による単位電流セルの回路構成図であ
る。Ｉｏｕｔは電流出力配線、ｖＢυはバッファトラン
ジスタ３０２のゲートバイアスを与えるバイアス配線、
ｉ　ｏｕｔは剰余電流出力配線、Ｙｌは行方向の第１の
制御トランジスタ３０５のゲートを制御する制御信号配
線、Ｙｌは行方向の第２の制御トランジスタ３０３のゲ
ートを制御する制御信号配線、ＶＢＬは電流源１−ラン
ジスタ３０１のゲートバイアスを与えるバイアス配線、
ＧＮＤはグランド配線である。またＸは列方向の制御ト
ランジスタ３０４のゲートを制御する列方向の制御信号
配線である。以上の配線はすべて、単位電流セルをマト
リックス状にならべたとき、隣接する単位電流セルの対
応する配線と自動的に結線される。電流源１−ランジス
タ３０１の出力すなわちドレインは、３つの経路でＩ　
ｏｕｉ又はＩｏｕｔへ接続される。第１は中間電圧にゲ
ートがバイアスされたバッファトランジスタ３０２を通
してＩｏｕｔへ接続される経路である。第２は制御信号
Ｙ２によって制御されるトランジスタ３０３を通して−
「＝７へ接続される経路である。第３は制御信号Ｙ１に
よって制御されるトランジスタ３０５と制御信号Ｘによ
って制御されるトランジスタ３０４を通して−「＝τへ
接続される経路である。 つぎにこの単位電流セルの動作について説明する。ここ
で電流を各経路へ流し分ける原理は、定電流源にソース
が共通に接続された差動対カレントスイッチの動作原理
と同じであり、本発明ではこの原理を多数のトランジス
タが共通に接続された複合差動回路に拡張したものであ
る。簡単のため、電流出力配線ＩｏｕｔおよびＩｏｕｔ
の電位は各スイッチトランジスタのゲート電圧からしき
い電圧を引いた電圧よりも高く、トランジスタ３０２゜
３０３．３０５は全て飽和領域にバイアスされているも
のとする、またトランジスタ３０２，３０３゜３０４，
３０５のトランジスタサイズＷ／Ｌ、およびしきい電圧
Ｖ丁は全て等しいものとする。さらに電流源の電流値を
Ｉとし、トランジスタの単位面積当りのゲート容量をＣ
Ｏ、チャネル内のキャリア移動度をμとする。 まず制御信号Ｘ、またはＹｌは低レベルにあってトラン
ジスタ３０４または３０５はカットオフしているものと
する。トランジスタ３０３の制御信号Ｙｚの電圧が、バ
ッファトランジスタ３０２以上高いとすると、トランジ
スタ３０２，３０３゜３０４の共通接続されたソースの
電位は、トランジスタ３０３の働きにより引き上げられ
、１−ランジスタ３０２のゲート・ソース間電圧がしき
い電圧Ｖｔよりも小さくなるため、このトランジスタは
カットオフする。したがってこの時電流Ｉはトランジス
タ３０３を通ってＴ；λ側へ流れる。 つぎに制御電圧Ｙ２が高レベルにあって、さらに制御信
号ＸおよびＹＬがともに高レベルにあるものとすると、
電流はトランジスタ３０３以外にも、３０４，３０５を
通って流れるが、いずれにせよＩｏｕｉ側へ流れること
になる。 さらに制御信号Ｙ２が低レベルにあってトランジスタ３
０３がカットオフしている時を考える。 制御信号又とＹｌの電圧が同じ電圧で高レベルにあり、
−「−τ側の電圧も充分高く、トランジスタ３０５が飽
和しているものとする。トランジスタ３０４は非飽和領
域にバイアスされるが、このとき制御信号又とＹｌの電
圧がバツフア！−ランジス以上高いとすると、トランジ
スタ３０２，３０３゜３０４の共通接続されたソースの
電位は、トランジスタ３０４，３０５の働きにより引き
上げられ。 トランジスタ３０２のゲート・ソース間電圧がしきい電
圧ＶＴよりも小さくなるため、この１−ランジスタ３０
２はカットオフする。この時電流Ｉはトランジスタ３０
４，３０５を通って−「＝τ側へ流れる。 以上まとめると、制御信号Ｘ、Ｙｒ　、Ｙｚの最高電圧
より、バッファトランジスタ３０２のゲートバイアス電
圧ＶａｕをΔ２だけ低く設定しておくと、制御信号Ｙ２
が高レベルにあるとき、または制御信号Ｙ１が高レベル
にありかつ制御信号Ｘが高レベルにあるときにππ側へ
電流が梳れ、その他の時にＩｏｕｔ側へ出力電流が流れ
ることになる。つまりアナログ回路によりアンドオア論
理が実現できる。 ｆＳｌ　４図は第１：３図の本位電流セルをマトリック
ス状にならべてＤ　／　Ａ変換器を構成する方法を示す
図である。１０３は入力信号の上位ビット１１１．１１
２，１１３から＃Ｑｊ、Ｊ１反転した温度計符号を発生
する回路、１８１はこの符号を一時ラッチする回路、１
０４は入力信号の下位ビット１１４，１１５，１１６か
ら“Ｏｐ。 ゛１′反転した温度計符号を発生する回路、１８２はこ
の符号を一時ラッチする回路である。第１ラッチ回路１
８１の出力は、単位電流セルの第２の行方向制御信号Ｙ
ｚと、そのセルの片側に隣接する単位電流セルの第１の
行方向制御信号Ｙ１とに結線される。第２ラッチ回路１
８２の出力は単位電流セルの列方向制御信号Ｘに結線さ
れる。また電流出力端子Ｉｏｕｔと、剰余電流出力端子
了；５はそれぞれマトリックス外で共通に接続され外部
への出力となる。なお第１．第２のラッチ回路は、信号
の変化時点をそろえてマトリックスに信号を供給しブリ
ッヂの発生を押えるために設けており、ブリッヂが問題
にならない場合には省略できる。 本Ｄ／Ａ変換器の動作は第１５図で説明する。 本図は６ビツトのＤ／Ａ変換器の例であり、入力データ
は従来例と同様’０１１１１０″すなわち３０である。 上位３ビツト’０１１’　を′ａ度計符号に展開し、ａ
□ｐ、ｇ１＋　を反転すると’００００１１１１’とな
り’ＹｚｏＹｚｚＹｚｚ・・・・・・Ｙ２７′のコード
になる。 ’Ｙ１ｏＹｔｚＹｚａ−−Ｙｚ７’　は上記コードを１
ビツトシフトすればよい、下位３ビツト’１１０’　を
温度計符号に展開し′Ｏ″、゛１′を反転すれば’００
００００１１’　となり　’ＸｏＸｚＸｚ−−＝Ｘｔ’
　＋７）＝１−ドとなる。単位電流セルは、制御信号Ｙ
２が高レベルにあるとき、または、制御信号Ｙ１および
Ｘが高レベルにあるときに電流を工◎ｕｔ側へ流し、そ
の他の時にＩｏｕｉ側へ電流を流すので、図示のように
３０個の単位電流セルからＩｏｕｔへ出力電流が流れ、
Ｄ／Ａ変換器が実現できる。 なお第１３図の回路図において制御信号ＸとＹｚ　を逆
にして、トランジスタ３０４のゲートに’ｌｌを供給し
、３０５のゲートにＸを供給してもよい。 第１８図は単位電流セルに本発明を適用した第２の実施
例である。すなわち制御信号Ｙ１で制御されるトランジ
スタ３０５をｎ　Ｍ　ＯＳから９ＭＯ３に変更したもの
で、従って制御信号の極性を反転してＹｌを供給したも
のである。この回路の場合、トランジスタ３０５のＷ／
Ｌを充分大きく設計すれば、トランジスタ３０４のドレ
イン電圧が高くなるため、このトランジスタは飽和領域
にバイアスされる。そのためバイアス電圧Ｖａｖを制御
信号Ｘｓ　Ｘｔ　ｔ　Ｘ２の最高電圧よりΔｌたけ低く
設定しておけば第１の実施例と全く同様な動作をする。 なお第１８図の実施例においても、制御信号ＸとＹｌを
逆にして、トランジスタ３０４のゲートにＹｌを供給し
、３０５のゲートにＹを供給してもよい。 第１９図および第２０図は本発明の第３の実施例である
。すなわち、第２の実施例において、制御信号Ｙｚはマ
トリックスの同一行内において共通である。そこでマト
リックスの各行毎に共通のｐＭＯｓスイッチを設けて制
御するようにした。 すなわち第１９図に示すように、トランジスタ３０５を
省略し、そのかねりトランジスタ３０４のドレインを共
通配線Ｒ，ＣＯＭに接続する。マトリックスの外部では
、第２０図に示すように、各行毎に共通のトランジスタ
３０５−１，３０５−２．・・・・・・、３０５−７を
設けて各行毎の共通配線Ｒ，ＣＯＭ　を制御するように
した。このようにして、単位電流セル内のトランジスタ
をｎ　Ｍ　ＯＳだけに小することができ、セル面積を小
さくすることができる。 なお各行毎の共通のトランジスタは９ＭＯ８でなくｎＭ
Ｏ８でもよい、この場合は制御信号はＹｌである。 第２１図は、各行毎の共通のトランジスタの代わりにイ
ンバータを使用したものである。共通配線Ｒ、ＣＯＭの
配線寄生容量が大きくとも、放電を速めることができる
ので、高速なり／Ａ変換を実現できる。 第２２図は１本発明の第５の実施例である。本実施例で
は電流セルに制御信号Ｘ、Ｙｌ　、Ｙｚの他、相補信号
Ｘ、Ｙｚ　、−Ｙｌを供給して、完全差動形式で電流を
Ｉ　ｏｕｚとＩ　ｏｕｔへ振り分けている。 第２３図は、本発明の第６の実施例であり、上記第５の
実施例を変形し、相補信号を供給する代わりにｐチャン
ネルＭＯ８を混用したものである。 この例では制御信号Ｘ、Ｙｘ　、Ｙｘを用いたが。 Ｘ、Ｙｔ　、ＹｚとかＸｐ　Ｙ　１１　ｒ”など種々の
組み合わせが可能で、これに対応してそれぞれの単位電
流セルを構成することが可能である。 以上１本発明を実施例により説明した。説明はｎ　Ｍ　
ＯＳ　トランジスタの電流源を用いて行なったが、ｎ　
Ｍ　ＯＳの代わりに９ＭＯ８を、９ＭＯ８の代わりにｎ
　Ｍ　ＯＳを用いて全て極性を反転しても同様の機能が
実現できることは明らかである。 また電流源も、単一トランジスタの電流源でなく、カス
コード型の電流源を用いれば出力抵抗が高いＤ／Ａ変換
器が得られることは明らかである。 さらに電流出力端子Ｉ　ｏｕｔとＩｏｕｉの役割りを交
換して、Ｉｏｕｔ側を本来の出力電流と見なすことも可
能である。 さらには以上の説明はＭＯＳトランジスタを用いて行な
ったが、バイポーラトランジスタを用いても同様な回路
が構成できる。 なお、温度計符号変換回路は必ずしも片側から１を並べ
なくともよい、たとえば第２４図の示すように、入力デ
ータが増加するにつれて符号のうち′１′の立つ場所が
両側へ広がるように設定すると、電流源の電流値の場所
によるばらつき（特にテーパー状の電流値の変化）の影
響を＠減し、直線性のよい変換結果を得ることができる
。 〔発明の効果〕 本発明によれば、ＩＣｍ子バラツキがあっても入力オフ
セット電圧を抑えることができ、高精度で高集積化に適
したＭＯＳコンパレータを提供することができるので、
高集積化が必要な８ビット以上の並列形Ａ／Ｄ変換器等
を容易にＩＣ化できる。また高精度化等性能の向上のみ
ならず、設計条件をゆるやかにできることからＩＣの開
発費用の低減化等経済性でも効果がある。 又、本発明によれば、単位電流セルの電流出力経路の制
御を、論理回路でなく、複合差動形式のアナログ回路で
直接おこなわせることができる。 そのため（１）単位電流セルの面積が小さい、（２）単
位電流セル内の電源配線（Ｖｏｏ）が不用になる、（３
）論理回路のスイッチングがセル内にないのでブリッヂ
雑音が小さい、（４）出力電流はゲート電圧が固定のバ
ッファトランジスタを通して出力されるので、ブリッヂ
雑音が小さい。 （５）セル内に論理回路がないのでゲート遅延がなく、
動作速度が速い、（６）セル内に論理回路がないので消
費電力を小さくできる、等の効果がある。

【図面の簡単な説明】

第１図は本発明のコンパレータの回路構成図、第２図は
第１図のコンパレータのタイムチャートを示す図、第３
図、第４図は本発明のコンパレータの他の回路構成図、
第５図は第４図のコンパレータのタイムチャートを示す
図、第６図、第７図。 第８図は本発明のコンパレータの他の回路構成図、第９
図は多入力信号を比較する本発明のコンパレータの回路
構成図、第１０図は第９図のコンパレータのタイムチャ
ートを示す図、第１１図は本発明のコンパレータを用い
て逐次比較形Ａ／Ｄ変換器を構成した図、第１２図は同
じく並列形Ａ／Ｄ変換器を構成した例を示す図、第１３
図は本発明の一実施例の単位電流セル回路構成図、第１
４図は第１３図の単位電流セルを用いたマトリックス型
Ｄ／Ａ変換器の全体構成図、第１′５図は本Ｄ／Ａ変換
器の動作を説明する図、第１６図は従来の単位電流セル
の回路構成図、第１７図は第１６図の単位電流セルを用
いたマトリックス型Ｄ／Ａ変換器の全体構成図、第１８
図は本発明の別の実施例の単位電流セル回路構成図、第
１９図は他の実施例の単位電流セル回路構成図、第２０
図は第１９図の単位電流セルを用いたマトリックス型Ｄ
／Ａ変換器の構成を示す図、第２１図、第２２図。 第２３図、第２４図は第１９図の単位電流セルを用いた
マトリックス型Ｄ／Ａ変換器の別の構成を示す図である
。 １０・・・差動入力段、１１・・・増幅段、１２・・・
フリップフロップ、１３・・・バイアス回路、１４．１
５・・・クロックドインバータ、１６・・・ラッチ回路
、１７・・・入力ライン、１８・・・フリップフロップ
回路、゛　１９・・・クロックドインバータ対、２０・
・・バイアス回路、２１・・・シングルエンド回路、２
２・・・クロックドインバータ、２３・・・インバータ
、２５・・・差動入力段、２６・・・増幅段、２７・・
・バイアス回路。 ２８・・・コンパレータ、２９・・・スイッチ群、３０
・・・逐次比較レジスタ、３１・・・エンコーダ、３０
１・・・定電流源、３０２・・・バッファトランジスタ
、３０３゜３０４．３０５・・・制御トランジスタ、１
００・・・電流セル群、１０３，１０４・・・温度計符
号変換回路、１８１．１８２・・・ラッチ回路。

Claims (1)

1. 【特許請求の範囲】 １、差動トランジスタ対と定電流回路と電流ミラー回路
   より成る差動増幅回路を少なくとも複数個縦続接続して
   成るコンパレータにおいて、該差動トランジスタ対の入
   力端に直列に各々１個のスイッチを接続し、出力端には
   各々少なくとも１個のスイッチを接続したことを特徴と
   するコンパレータ。 ２、特許請求の範囲第１項記載のコンパレータにおいて
   、前記差動トランジスタ対の入力端に直列に各々接続し
   た１対のスイッチの地端を互いに接続して共通端とし、
   該共通端に少なくとも２つの信号を供給する手段を設け
   たことを特徴とするコンパレータ。 ３、特許請求の範囲第１項記載のコンパレータにおいて
   前記電流ミラー回路に少なくとも２種のバイアス電圧を
   選択的に供給する手段を設けたことを特徴とするコンパ
   レータ。 ４、特許請求の範囲第１項記載のコンパレータにおいて
   縦続接続された前記差動増幅回路と差動増幅回路の間を
   キャパシタを介して結合したことを特徴とするコンパレ
   ータ。 ５、特許請求の範囲第１項記載のコンパレータにおいて
   前記定電流回路に少なくとも２種のバイアス電圧を選択
   的に供給する手段を設けたことを特徴とするコンパレー
   タ。 ６、単位電流セルを用いたＤ／Ａ変換器において、電流
   セルにおける電流出力端子および剰余電流出力端子の選
   択を、トランジスタを縦続又は並列に接続した３つ以上
   の経路を持つカレントスイッチの組でおこなうように構
   成したことを特徴とするＤ／Ａ変換器。 ７、前記Ｄ／Ａ変換器において、電流セルにおける電流
   出力端子および剰余電流出力端子の選択を、ソースが共
   通に接続された３つ以上のトランジスタによりおこなう
   ように構成したことを特徴とする第６項記載のＤ／Ａ変
   換器。 ８、前記Ｄ／Ａ変換器において、単位電流セルを、ソー
   スが共通に接続された３つのトランジスタを通して電流
   が電流出力端子又は剰余電流出力端子へ出力されるよう
   構成し、特に電流出力端子へ接続するトランジスタのゲ
   ート電圧は中間電圧へ固定し、剰余電流出力端子へ接続
   する２つの電流経路のうち一方の経路ではトランジスタ
   のゲートに行方向制御信号を印加し、他方の経路では２
   つのトランジスタを縦続に接続し、一方のトランジスタ
   のゲートには行方向制御信号を印加し、他方のトランジ
   スタのゲートには列方向制御信号を印加するように構成
   したことを特徴とする第６項記載のＤ／Ａ変換器。 ９、単位電流セルを用いたＤ／Ａ変換器において、２進
   符号を２進符号が示す値に変換する温度計符号変換回路
   に、２進符号が示す値が大きくなるにつれて符号並びの
   中央から‘１’が両側に広がるように設定された変換回
   路を用いたことを特徴とする第６項記載のＤ／Ａ変換器
   。