JPH05191211A - スイッチト・キャパシタ逆相積分器 - Google Patents
スイッチト・キャパシタ逆相積分器Info
- Publication number
- JPH05191211A JPH05191211A JP2338892A JP2338892A JPH05191211A JP H05191211 A JPH05191211 A JP H05191211A JP 2338892 A JP2338892 A JP 2338892A JP 2338892 A JP2338892 A JP 2338892A JP H05191211 A JPH05191211 A JP H05191211A
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- JP
- Japan
- Prior art keywords
- capacitor
- clock
- switches
- charging
- integration
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 １サンプリング周期内の積分時間を長くした
ＳＣ逆相積分器を提供する。 【構成】 スイッチ11〜17と、キャパシタ31〜34と、オ
ペアンプ４とを備えて、スイッチ14、17は、オンとなる
期間が互いに重なり合わないクロックφ1、φ2のうち、
一方φ1がオンのときに導通状態となり、スイッチ15、1
6は、φ2がオンのときに導通状態となる。スイッチ11
は、φ1、φ2のいずれかがオンのときに導通状態とな
る。また、キャパシタ31は、φ1、φ2がオフの間に放電
される。そのため、入力信号Viは、キャパシタ31と34お
よび31と32の組合わせで交互に取込まれ、φ1がオンの
時は、キャパシタ17の充電電荷が、また、φ2がオンの
時は、キャパシタ15の充電電荷が積分用キャパシタ33に
送り込まれる。
ＳＣ逆相積分器を提供する。 【構成】 スイッチ11〜17と、キャパシタ31〜34と、オ
ペアンプ４とを備えて、スイッチ14、17は、オンとなる
期間が互いに重なり合わないクロックφ1、φ2のうち、
一方φ1がオンのときに導通状態となり、スイッチ15、1
6は、φ2がオンのときに導通状態となる。スイッチ11
は、φ1、φ2のいずれかがオンのときに導通状態とな
る。また、キャパシタ31は、φ1、φ2がオフの間に放電
される。そのため、入力信号Viは、キャパシタ31と34お
よび31と32の組合わせで交互に取込まれ、φ1がオンの
時は、キャパシタ17の充電電荷が、また、φ2がオンの
時は、キャパシタ15の充電電荷が積分用キャパシタ33に
送り込まれる。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル移動通信等で
用いられるスイッチト・キャパシタ・フィルタの基本構
成要素として使用されるスイッチト・キャパシタ（Ｓ
Ｃ）逆相積分器に関し、特に、１サンプリング周期内の
積分時間を長くしたものである。
用いられるスイッチト・キャパシタ・フィルタの基本構
成要素として使用されるスイッチト・キャパシタ（Ｓ
Ｃ）逆相積分器に関し、特に、１サンプリング周期内の
積分時間を長くしたものである。
【０００２】
【従来の技術】スイッチト・キャパシタ・フィルタは、
ＭＯＳ・ＩＣ化によりモノリシック構造に構成できるア
ナログ・サンプル値フィルタとして知られているが、Ｓ
Ｃ逆相積分器は、スイッチト・キャパシタ・フィルタの
基本構成要素を成している。
ＭＯＳ・ＩＣ化によりモノリシック構造に構成できるア
ナログ・サンプル値フィルタとして知られているが、Ｓ
Ｃ逆相積分器は、スイッチト・キャパシタ・フィルタの
基本構成要素を成している。
【０００３】ＳＣ逆相積分器のスイッチやキャパシタ電
極のシリコン基板に対する寄生容量を補償することによ
って、寄生容量が積分器特性に影響を与えないように構
成した寄生容量不感の積分器として、寄生容量補償ＳＣ
逆相積分器（ＰＣＴ）が知られている。
極のシリコン基板に対する寄生容量を補償することによ
って、寄生容量が積分器特性に影響を与えないように構
成した寄生容量不感の積分器として、寄生容量補償ＳＣ
逆相積分器（ＰＣＴ）が知られている。
【０００４】従来の寄生容量補償ＳＣ逆相積分器は、図
３に示すように、電圧Viの入力信号が印加される入力端
子１と、図４のタイミング・チャートに示す２相のクロ
ック信号φ01およびφ02の内、φ01がオンの時点で導通
状態となるスイッチ21、24と、φ02がオンの時点で導通
状態となるスイッチ22、23、25と、クロックφ01がオン
の時点でスイッチ21、24を通じて入力信号電圧Viの１／
２が各々充電される容量値２C1のキャパシタ31、32と、
積分回路を形成する容量値Ｃのキャパシタ33およびオペ
アンプ４と、このオペアンプ４の出力電圧Voを積分電圧
として検出するための出力端子２とを備えており、入力
アナログ信号をサンプリング周期でサンプリングしたと
きの逆相の積分出力が出力端子２から出力される。
３に示すように、電圧Viの入力信号が印加される入力端
子１と、図４のタイミング・チャートに示す２相のクロ
ック信号φ01およびφ02の内、φ01がオンの時点で導通
状態となるスイッチ21、24と、φ02がオンの時点で導通
状態となるスイッチ22、23、25と、クロックφ01がオン
の時点でスイッチ21、24を通じて入力信号電圧Viの１／
２が各々充電される容量値２C1のキャパシタ31、32と、
積分回路を形成する容量値Ｃのキャパシタ33およびオペ
アンプ４と、このオペアンプ４の出力電圧Voを積分電圧
として検出するための出力端子２とを備えており、入力
アナログ信号をサンプリング周期でサンプリングしたと
きの逆相の積分出力が出力端子２から出力される。
【０００５】次に、このＳＣ逆相積分器の動作について
説明する。図４のクロックφ01がオンの時点でスイッチ
21、24が導通状態となり、キャパシタ31、32は、それぞ
れ入力信号電圧Viの１／２の電圧で充電され、充電電荷
が各々C1Viとなる。次に、クロックφ02がオンの時点で
は、キャパシタ31の電荷は放電されて０になり、また、
キャパシタ32の充電電荷C1Viは放電され、オペアンプ４
によって、積分用キャパシタ33に累積加算して充電され
る。そして、この充電は、クロックφ02がオンの間に終
了し、出力電圧Voとして検出される。クロックφ01がオ
ンの間は、図４に示すように、Voは一定に保持される。
なお、図４において、ｎは、任意の整数値である。
説明する。図４のクロックφ01がオンの時点でスイッチ
21、24が導通状態となり、キャパシタ31、32は、それぞ
れ入力信号電圧Viの１／２の電圧で充電され、充電電荷
が各々C1Viとなる。次に、クロックφ02がオンの時点で
は、キャパシタ31の電荷は放電されて０になり、また、
キャパシタ32の充電電荷C1Viは放電され、オペアンプ４
によって、積分用キャパシタ33に累積加算して充電され
る。そして、この充電は、クロックφ02がオンの間に終
了し、出力電圧Voとして検出される。クロックφ01がオ
ンの間は、図４に示すように、Voは一定に保持される。
なお、図４において、ｎは、任意の整数値である。
【０００６】このようにして、寄生容量補償ＳＣ逆相積
分器（ＰＣＴ）では、C1／Ｃに重み付けされた高精度の
逆相積分出力を出力する。
分器（ＰＣＴ）では、C1／Ｃに重み付けされた高精度の
逆相積分出力を出力する。
【０００７】
【発明が解決しようとする課題】しかし、従来の寄生容
量ＳＣ逆相積分器では、高精度の逆相積分出力を得るた
めには、サンプリング周波数を高くすることができず、
オペアンプ４の有限ＧＢ積（利得帯域幅積）のおよそ１
／１０以下にしなければならない。
量ＳＣ逆相積分器では、高精度の逆相積分出力を得るた
めには、サンプリング周波数を高くすることができず、
オペアンプ４の有限ＧＢ積（利得帯域幅積）のおよそ１
／１０以下にしなければならない。
【０００８】これは、図４に示すように、１サンプリン
グ周期Ｔ内で、積分の行なわれる時間は、２相クロック
の内の一方のクロックがオンの間だけであり、この間に
出力電圧は所定値まで変化しなければならないが、クロ
ック周波数１／Ｔが高くなると、積分時間が短くなっ
て、オペアンプの有限ＧＢ積の影響により積分時間内に
出力電圧が所定値まで変化し終えることができず、誤差
を生じるためである。
グ周期Ｔ内で、積分の行なわれる時間は、２相クロック
の内の一方のクロックがオンの間だけであり、この間に
出力電圧は所定値まで変化しなければならないが、クロ
ック周波数１／Ｔが高くなると、積分時間が短くなっ
て、オペアンプの有限ＧＢ積の影響により積分時間内に
出力電圧が所定値まで変化し終えることができず、誤差
を生じるためである。
【０００９】本発明は、このような従来の問題点を解決
するものであり、１サンプリング周期内の積分時間を従
来より長くし、オペアンプの有限ＧＢ積の影響を軽減す
ることにより、高速サンプリング動作時の出力波形の誤
差を減少させたＳＣ逆相積分器を提供することを目的と
している。
するものであり、１サンプリング周期内の積分時間を従
来より長くし、オペアンプの有限ＧＢ積の影響を軽減す
ることにより、高速サンプリング動作時の出力波形の誤
差を減少させたＳＣ逆相積分器を提供することを目的と
している。
【００１０】
【課題を解決するための手段】そこで、本発明では、複
数相のクロック信号によって導通・非導通状態となるス
イッチと、このスイッチの導通・非導通状態に応じて電
荷の充電・放電を繰り返すサンプリング用キャパシタ
と、１つの積分回路とを備えるスイッチト・キャパシタ
逆相積分器において、前記複数相のクロック信号によっ
て導通・非導通状態となるスイッチおよび前記充電・放
電を繰り返すキャパシタよりなる複数の充放電回路と、
各充放電回路に対して充電によるサンプリング動作と放
電による積分動作を順次に行なわせる手段とを具備し、
前記充放電回路の数に対応して積分時間を長くするよう
に構成している。
数相のクロック信号によって導通・非導通状態となるス
イッチと、このスイッチの導通・非導通状態に応じて電
荷の充電・放電を繰り返すサンプリング用キャパシタ
と、１つの積分回路とを備えるスイッチト・キャパシタ
逆相積分器において、前記複数相のクロック信号によっ
て導通・非導通状態となるスイッチおよび前記充電・放
電を繰り返すキャパシタよりなる複数の充放電回路と、
各充放電回路に対して充電によるサンプリング動作と放
電による積分動作を順次に行なわせる手段とを具備し、
前記充放電回路の数に対応して積分時間を長くするよう
に構成している。
【００１１】
【作用】そのため、入力信号の電荷は、例えば２つのキ
ャパシタの組み合わせに交互に取り込まれ、クロック信
号の一方がオンの時は、一方のキャパシタの充電電荷が
積分用キャパシタに送り込まれ、また、クロック信号の
他方がオンの時は、他方のキャパシタの充電電荷が積分
用キャパシタに送り込まれる。
ャパシタの組み合わせに交互に取り込まれ、クロック信
号の一方がオンの時は、一方のキャパシタの充電電荷が
積分用キャパシタに送り込まれ、また、クロック信号の
他方がオンの時は、他方のキャパシタの充電電荷が積分
用キャパシタに送り込まれる。
【００１２】
【実施例】本発明のスイッチト・キャパシタ逆相積分器
は、図１に示すように、電圧Viの入力信号が印加される
入力端子１と、図２のタイミング・チャートに示す４相
のクロック信号φ1、φ2、φ12（なお、φ12はφ1およ
びφ2の和である）およびφ3の内、φ1がオンの時点で
導通状態となるスイッチ14、17と、φ2がオンの時点で
導通状態となるスイッチ15、16と、φ12がオンの時点、
即ちφ1またはφ2がオンとなる時点で導通状態となるス
イッチ11と、φ3がオンの時点で導通状態となるスイッ
チ12、13と、クロックφ1がオンの時点でスイッチ11、1
4を通じて入力信号電圧Viの１／２が各々充電される容
量値２C1のキャパシタ31、32と、クロックφ2がオンの
時点でスイッチ11、16を通じて、キャパシタ31と共に、
入力信号電圧Viの１／２が充電される容量値２C1のキャ
パシタ34と、積分回路を形成する容量値Ｃのキャパシタ
33およびオペアンプ４と、オペアンプ４の出力電圧Voを
積分電圧として検出するための出力端子２とを備えてい
る。
は、図１に示すように、電圧Viの入力信号が印加される
入力端子１と、図２のタイミング・チャートに示す４相
のクロック信号φ1、φ2、φ12（なお、φ12はφ1およ
びφ2の和である）およびφ3の内、φ1がオンの時点で
導通状態となるスイッチ14、17と、φ2がオンの時点で
導通状態となるスイッチ15、16と、φ12がオンの時点、
即ちφ1またはφ2がオンとなる時点で導通状態となるス
イッチ11と、φ3がオンの時点で導通状態となるスイッ
チ12、13と、クロックφ1がオンの時点でスイッチ11、1
4を通じて入力信号電圧Viの１／２が各々充電される容
量値２C1のキャパシタ31、32と、クロックφ2がオンの
時点でスイッチ11、16を通じて、キャパシタ31と共に、
入力信号電圧Viの１／２が充電される容量値２C1のキャ
パシタ34と、積分回路を形成する容量値Ｃのキャパシタ
33およびオペアンプ４と、オペアンプ４の出力電圧Voを
積分電圧として検出するための出力端子２とを備えてい
る。
【００１３】また、図２に示すように、クロック信号φ
1およびφ2は、その周期がサンプリング周期Ｔの２倍、
即ち、周波数がサンプリング周波数の１／２である。
1およびφ2は、その周期がサンプリング周期Ｔの２倍、
即ち、周波数がサンプリング周波数の１／２である。
【００１４】次に、このＳＣ逆相積分器の動作について
説明する。
説明する。
【００１５】クロックφ12、φ1がオンの時点で、入力
端子１に印加された入力信号電圧Viにより、キャパシタ
31、32は各々Vi／２の電圧で充電され、同時に、キャパ
シタ34の電荷は放電され、オペアンプ４によって積分用
キャパシタ33に累積加算して充電される。クロックφ3
がオンの時点では、キャパシタ31の電荷が放電されて０
となる。次にクロックφ12、φ2がオンになると、キャ
パシタ31、34の各々は入力信号電圧Viの半分のVi／２の
電圧で充電され、同時に、キャパシタ32の充電電荷C1Vi
が放電され、オペアンプ４によって積分用キャパシタ33
に累積加算して充電される。
端子１に印加された入力信号電圧Viにより、キャパシタ
31、32は各々Vi／２の電圧で充電され、同時に、キャパ
シタ34の電荷は放電され、オペアンプ４によって積分用
キャパシタ33に累積加算して充電される。クロックφ3
がオンの時点では、キャパシタ31の電荷が放電されて０
となる。次にクロックφ12、φ2がオンになると、キャ
パシタ31、34の各々は入力信号電圧Viの半分のVi／２の
電圧で充電され、同時に、キャパシタ32の充電電荷C1Vi
が放電され、オペアンプ４によって積分用キャパシタ33
に累積加算して充電される。
【００１６】こうして、キャパシタ31、32およびキャパ
シタ31、34の組み合わせにより、交互に入力信号を取り
込み、クロックφ1がオンの時点では、キャパシタ34の
充電電荷を積分用キャパシタ33に送り込み、クロックφ
2がオンの時点では、キャパシタ32の充電電荷を積分用
キャパシタ33に送り込んでいる。
シタ31、34の組み合わせにより、交互に入力信号を取り
込み、クロックφ1がオンの時点では、キャパシタ34の
充電電荷を積分用キャパシタ33に送り込み、クロックφ
2がオンの時点では、キャパシタ32の充電電荷を積分用
キャパシタ33に送り込んでいる。
【００１７】この結果、サンプリング周波数の１／２の
周波数を持つクロックφ1およびφ2のオンとなる各々の
時点で積分が行なわれるので、１サンプリング周期Ｔ内
の積分時間は、従来の約２倍となる。そのため、サンプ
リング動作を高速で行なっても、オペアンプの有限ＧＢ
積の影響は軽減され、出力波形の精度が向上する。
周波数を持つクロックφ1およびφ2のオンとなる各々の
時点で積分が行なわれるので、１サンプリング周期Ｔ内
の積分時間は、従来の約２倍となる。そのため、サンプ
リング動作を高速で行なっても、オペアンプの有限ＧＢ
積の影響は軽減され、出力波形の精度が向上する。
【００１８】
【発明の効果】以上の実施例の説明から明らかなよう
に、本発明のＳＣ逆相積分器では、１サンプリング周期
内の積分時間が長いため、高速サンプリング動作におい
て高精度の積分波形を出力することができる。
に、本発明のＳＣ逆相積分器では、１サンプリング周期
内の積分時間が長いため、高速サンプリング動作におい
て高精度の積分波形を出力することができる。
【図１】本発明のＳＣ逆相積分器の一実施例を示す回路
図、
図、
【図２】図１のＳＣ逆相積分器の動作を示すタイミング
チャート、
チャート、
【図３】従来のＳＣ逆相積分器の一例を示す回路図、
【図４】従来のＳＣ逆相積分器の動作を示すタイミング
チャートである。
チャートである。
１ 入力端子 ２ 出力端子 ４ オペアンプ 11〜17、21〜25 スイッチ 31〜34 キャパシタ
Claims (1)
- 【請求項１】 複数相のクロック信号によって導通・非
導通状態となるスイッチと、該スイッチの導通・非導通
状態に応じて電荷の充電・放電を繰り返すサンプリング
用キャパシタと、１つの積分回路とを備えるスイッチト
・キャパシタ逆相積分器において、 前記複数相のクロック信号によって導通・非導通状態と
なるスイッチおよび前記充電・放電を繰り返すキャパシ
タよりなる複数の充放電回路と、 各充放電回路に対して充電によるサンプリング動作と放
電による積分動作を順次に行なわせる手段と、 を具備し、前記充放電回路の数に対応して積分時間を長
くしたことを特徴とするスイッチト・キャパシタ逆相積
分器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338892A JPH05191211A (ja) | 1992-01-14 | 1992-01-14 | スイッチト・キャパシタ逆相積分器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338892A JPH05191211A (ja) | 1992-01-14 | 1992-01-14 | スイッチト・キャパシタ逆相積分器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191211A true JPH05191211A (ja) | 1993-07-30 |
Family
ID=12109139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2338892A Pending JPH05191211A (ja) | 1992-01-14 | 1992-01-14 | スイッチト・キャパシタ逆相積分器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191211A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013197813A (ja) * | 2012-03-19 | 2013-09-30 | Seiko Epson Corp | スイッチトキャパシター積分回路、フィルター回路、物理量測定装置、及び電子機器 |
-
1992
- 1992-01-14 JP JP2338892A patent/JPH05191211A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013197813A (ja) * | 2012-03-19 | 2013-09-30 | Seiko Epson Corp | スイッチトキャパシター積分回路、フィルター回路、物理量測定装置、及び電子機器 |
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