JPH0332115A - 二重積分型アナログ―ディジタル変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロコンピュータによつ制ａされる二重
積分型アナログ−ディジタル変換装置に間する。

（従来技術） センサー等からのアナログ信号をマイクロコンピュータ
により処理して表示する装貫にあっては、アナログ信号
をディジタル信号に変換する必要上、通常アナログ−デ
ィジタル変換器が用いられている。このようなアナログ
−ディジタル変換器の内、特に高い精度での変換を必要
とするもの１こあっでは、二重積分型と呼ばれるものが
使用されでいる。

このような二重積分型アナログ−ディジタル変換装置は
、通常マイクロコンピュータの制御！ｌを受けて積分時
間やクロックの計数を実行するように構成されている。

！４図は、マイクロコンピュータにより制御される二重
積分型アナログ−ディジタル変換装置の動作を示すもの
である。

スタート信号（ＩＩＩ）がＯＮとなった時点で未知入力
電圧を積分、し、積分時間が終了した時点で、基準電圧
により未知入力電圧とは逆極性で基準電圧を積分する。

この基準電圧の積分に合せて基準クロック信号をカウン
タに入力させる。このようにして積分値がゼロクロス点
に到達した時点でゼロクロス検出信号（ｒＶ）が出力し
てカウンタの計数動作を停止すると、カウンタの計数内
容が未知入力端子に等（）くなる、このようにして一連
の変換動作が終了すると、以後回路全体のドリフトを補
正する動作に移る。ドリフト補正動作が終了しに時点で
、再びスタート信号が出力すると、前述の過程を繰り返
す。

（発明が解決しようとする問題点） このような二重積分型アブログ−ディジタル変換器を制
御しているマイクロコンピュータは、その動作中、常に
ＣＰＵクロック（Ｉ）の供給を受けているため、マイク
ロコンピュータの制御を必要としないオフセット補正モ
ードの期間中（こおいても、マイクロコンビ−１−夕が
動作状態を維持することになって無用な電力を消費する
と言う問題がある。

本発明は、このような問題に鑑みてなされたものであっ
て、その目的とするところは、変換動作を損うことなく
、消費電力を可及的に少なくすることができる新規な二
重積分型アナログ−ディジタル変換袋Ｍを提供すること
にある。

（問題点を解決するための手段） このような問題を解決するために本発明においでは、マ
イクロコンピュータにより未知入力電圧の積分時間と、
基準電圧積分時のカウンタの制御を受け、次いでオフセ
ット補正を行なうようにした二重積分型アナロクーディ
ジタル変換装Ｍ１こおいて、前記オフセット補正時には
マイクロコンピュータをＨＡ　Ｌ　’ｒモモ−ドに切換
えてＣＰＵクロック信号の供給を中止するようにした。

（作用） 未知入力電圧積分時間と、基準電圧積分時のカウント動
作は、マイクロコンピユータｆこＣＰＵクロックが供給
されて正常な動作が保証され、またマイクロコンピュー
タの制御を必要としないオフセット補正モードにおいて
はＣＰＵクロックの供給が停止されるので、マイクロコ
ンピュータは、電力の無用な消費を行なうことなく、ス
タート信号が入力された時点では速やかに次の変換動作
に入る。

（実施例） そこで、以下に本発明の詳細を図示した実施例に基づい
て説明する。

図中符号１は、二重積分型アナログ積分器で、センサ一
部２、例えば計量装置の重量測定部２からの信号をサン
プリングするスイッチ３と、センサーｇＢ２の入力電圧
とは逆極性の基準電圧発生回路４からの電圧をサンブリ
シフするスイッチ５を備え、これからの電圧信号をバッ
ファ６を介して後述する積分器７（こ交互に出力し、二
重積分を行なうものである。７は、前述の積分器で、反
転入力端子と出力端子に基準コンデンサ８を接続され、
また、後述するフリップフロップ２１のＱ端子出力にＯ
Ｎとなるスイッチ９を介してバッファ６からの出力を反
転端子に受けている。また積分器７の非反転端子には、
スイッチ９１こ連動するスイッチ１２を介して後述する
比較器２０の出力端子が接続されるとともに、アースと
の閤１こドリフト電圧を充電するオートゼロコンデンサ
１５が接続されている。

２０は、前述の比較器で、積分電圧がセロ点と交差した
ときにゼロクロス検出信号を出力するものである。２１
は、ノリツブフロップで、セット端子Ｓにはスタート信
号が、りせット端子日にはゼロクロス検出信号が入力し
、またＱ＠子Ｑにはマイクロコンピュータ３０の割込み
端子２４が、買出力端子百には後述するゲート回路２３
力９妾続されている。２３は、前述のゲート回路で、一
方の端子には発信器３３からの基準クロック信号の供給
を受けて、カウンタ３２への入出力を制御するものであ
る。

３０は、二重積分型アナログ−デジタル変換器の動作を
制御するマイクロコンピュータで、ＣＰＵ３４、タイマ
３１とカウンタ３２を内蔵するとともに、日ＡＬＴ命令
の人力により割込み処理が可能な程度に機能を低下させ
るＨＡＬＴモードを備えている。この口ＡＬＴモードと
は、スタンバイ機能の一種で、システムクロックの発振
は継続するが、ＣＰＵクロックの供給が停止状態で待機
し、割込み要求が発生したときには動作を直ちに再開で
きる状態にある。

なお、図中符号２５．２６は、フリップフロップ２１の
Ｑ端子信号によりバッファ６、積分器７、比較器２０を
補正モードに切換えるスイッチを示す。

次にこのように構成した装置の動作を第２図のフローチ
ャートに基づいて説明する。

スタート信号（第３図■）が出力すると（イ）、フリッ
プフロップ２１がセット状態となって、スイッチ３．９
がＯＮ、またスイッチ５．１２．２５１，２６がＯＦＦ
に切替られ、同時にマイクロコンピュータ３０にＣＰＵ
クロックが供給される。これにより、積分器７に未知入
力電圧が入力し、また同時に予め定められている積分時
間がタイマー３１にセットされる（口）。

これにより積分器７は未知入力電圧を一方の極性、この
実施例では負極側に積分を開始する（第３図Ｖ）、この
ようにしてタイマー３１（こセットされた積分時間が満
了すると（ハ）、スイッチ３がＯＦＦに、またスイッチ
５がＯＮになって基準電圧発生回路４の基準電圧が積分
器７に入力し、積分器７が他方の極、この実施例では正
極側に向けて積分を開始する。同時（こカウンタ３２が
起動され、基準クロック（第３図■）がマイクロコンピ
ュータ３０から出力される。この基準クロックは、開状
態におかれでいるゲート回路２３を介してカウンタ３２
に入力し、カウンタ３２か計数動作に入る（二）。

このようにしで、基準電圧による逆積分が進行して、比
較器２０からゼロクロス検出信号が出力すと（ホ）（第
３図■）、この信号はノリツブフロップ２１のリセット
端子口に入力して両側子から信号を出力させる。これに
より、ゲート回路２３が閉となってカウンタ３２への基
準クロックの出力を停止する。また同時にマイクロコン
ピュータ３０は、カウンタ３２の値をメモリーに格納す
る（へ）、さらに、変換器１のオフセット電圧を補正す
るに必要な作業時間をタイマー３１にセットしくト）、
ざらにＣＰＵクロックを停止して）−１４１丁モードに
入る（チ）（第３図工）。

これにより、マイクロコンピュータ３０は、割込み処理
が可能な程度に機能を低下させで、消費電力を節減する
。

このＨＡＬＴモードの間、スイッチ３．５．９がＯＦ「
、またスイッチ１２．２５．２６がＯＮとなる。これに
より、バッファ６がグランドレヘルに保持され、この状
態でバッファ６の出力端子から比較器２０の出力端子迄
の系全体のオフセット電圧をオートゼロコンデンサ１５
に充電させる。これ（こより、次のアナログ−デジタル
変化時にオートゼロコンデンサ１５の電位により系全体
のオフセット電圧を相殺する。

タイマー３１に設定されでいる時間が満了すると（す）
、マイクロコンピュータ３０は、タイマーからの割込み
信号を受けて、ＣＰＵクロックを出力して目ＡＬＴモー
トを解除しくヌ）、アナログ−デジタル変換動作が可能
な状態となる。

以下、このような過程を繰り返す。

なお、上記マイクロコンピュータ３０が、キー人力部や
表示部と接続される場合には、キー人力信号かＨＡＬＴ
モーＦ：を解除させる割込み信号としで入力され、また
Ｈ　Ａ　Ｌ　１’モードにおいでは表示部のドライバー
によって同一内容が繰り返１ノ表示されるようにプログ
ラムされている。

（発明の効果） 以上、説明したように本発明においでは、マイクロコン
ピュータにより未知入力電圧の積分時間と、基準電圧積
分時のカウンタの制御肩受け、次いでオフセット補正を
行なうようにした二重積分型アナログ−ディジタル変換
装置において、前記オフセット補正時にはマイクロコン
ピュータをＨＡＬＴモードに切換えてＣＰＵクロック信
号の供給を中止するようにしたので、マイクロコンピュ
ータの制御を必要としないオフセット電圧補正モードで
は、マイクロコンピュータへのクロック信号の供給を停
止して、ＨＡＬＴモードとしてマイクロコンピュータの
無用な電力の消費を防止する一方、変換動作が必要とな
った時には速ヤかに作動可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す装置のブロック図、第
２図は同上装置の動作を示すフローチャート、第３図は
同上装置の動作を示す波形図、第４図は従来の二重積分
型アナログ−ディジタル変換器の動作を示す波形図であ
る。 ・・・・二重積分型アナログ−デジタル変換器・・・・
センサ一部　　　４・・・・基準電圧発生回路・・・・
積分器　　　　　２０・・・・比較器３・・Ｊ・ゲート
回路 ０・・・・マイクロコンピュータ

Claims (1)

【特許請求の範囲】
1. マイクロコンピュータにより未知入力電圧の積分時間と
   、基準電圧積分時のカウンタの制御を受け、次いでオフ
   セット補正を行なうようにした二重積分型アナログ−デ
   ィジタル変換装置において、前記オフセット補正時には
   マイクロコンピュータをＨＡＬＴモードに切換えてＣＰ
   Ｕクロック信号の供給を中止することを特徴とする二重
   積分型アナログ−ディジタル変換装置。