JP2887870B2 - 二重積分型アナログ―ディジタル変換装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロコンピュータにより制御される二
重積分型アナログ−ディジタル変換装置に関する。

（従来技術） センサー等からのアナログ信号をマイクロコンピュー
タにより処理して表示する装置にあっては、アナログ信
号をディジタル信号に変換する必要上、通常アナログ−
ディジタル変換器が用いられている。このようなアナロ
グ−ディジタル変換器の内、特に高い精度での変換を必
要とするものにあっては、二重積分型と呼ばれるものが
使用されている。

このような二重積分型アナログ−ディジタル変換装置
は、通常マイクロコンピュータの制御を受けて積分時間
やクロックの計数を実行するように構成されている。

第４図は、マイクロコンピュータにより制御される二
重積分型アナログ−デイジタル変換装置の動作を示すも
のである。

スタート信号（III）がONとなった時点で未知入力電
圧を積分し、積分時間が終了した時点で、基準電圧によ
り未知入力電圧とは逆極性で基準電圧を積分する。この
基準電圧の積分に合せて基準クロック信号をカウンタに
入力させる。このようにして積分値がゼロクロス点に到
達した時点でゼロクロス検出信号（IV）が出力してカウ
ンタの計数動作を停止すると、カウンタの計数内容が未
知入力電圧に等しくなる。このようにして一連の変換動
作が終了すると、以後回路全体のドリフトを補正する動
作に移る。ドリフト補正動作が終了した時点で、再びス
タート信号が出力すると、前述の過程を繰り返す。

（発明が解決しようとする問題点） このような二重積分型アナログ−ディジタル変換器を
制御しているマイクロコンピュータは、その動作中、常
にCPUクロック（Ｉ）の供給を受けているため、マイク
ロコンピュータの制御を必要としないオフセット補正モ
ードの期間中においても、マイクロコンピュータが動作
状態を維持することになって無用な電力を消費すると言
う問題がある。

本発明は、このような問題に鑑みてなされたものであ
って、その目的とするところは、変換動作を損うことな
く、消費電力を可及的に少なくすることができる新規な
二重積分型アナログ−ディジタル変換装置を提供するこ
とにある。

（問題点を解決するための手段） このような問題を解消するために本発明においては、
未知入力電圧と基準電圧とを交互に積分する積分器と、
積分電圧がゼロ点と交差した時に積分終了信号を出力す
る比較器と、該比較器の出力端子と前記積分器の入力端
子との間に接続したオフセット補正回路とを具備し、マ
イクロコンピュータにより前記積分器による未知入力電
圧の積分時間と、基準電圧積分時のカウンタの制御を受
け、次いで前記オフセット補正回路によるオフセット補
正を行なうようにした二重積分型アナログ−ディジタル
変換装置において、オフセット補正時には前記比較器か
らの前記基準電圧の積分終了を示す信号により前記オフ
セット補正回路によるオフセット補正時間をタイマにセ
ットすると共に前記マイクロコンピュータをHALTモード
に切換えてCPUクロック信号の供給を中止し、オフセッ
ト補正終了時に前記タイマの出力により前記HALTモード
を解除して前記CPUクロック信号の供給を開始するよう
にした。

（作用） 未知入力電圧積分時間と、基準電圧積分時のカウント
動作は、マイクロコンピュータにCPUクロックが供給さ
れて正常な動作が保証され、またマイクロコンピュータ
の制御を必要としないオフセット補正モードにおいては
CPUクロックの供給が停止されるので、マイクロコンピ
ュータは、電力の無用な消費を行なうことなく、スター
ト信号が入力された時点では速やかに次の変換動作に入
る。

（実施例） そこで、以下に本発明の詳細を図示した実施例に基づ
いて説明する。

図中符号１は、二重積分型アナログ−デイジタル変換
器で、センサー部２、例えば計量装置の重量測定部２か
らの信号をサンプリングするスイッチ３と、センサー部
２の入力電圧とは逆極性の基準電圧発生回路４からの電
圧をサンプリングするスイッチ５を備え、これからの電
圧信号をバッファ６を介して後述する積分器７に交互に
出力し、二重積分を行なうものである。７は、前述の積
分器で、反転入力端子と出力端子に基準コンデンサ８を
接続され、また、後述するフリップフロップ21のＱ端子
の出力でONとなるスイッチ25を介してバッファ６からの
出力を反転端子に受けている。

積分器７の非反転端子には、スイッチ25に連動するス
イッチ12を介して後述する比較器20の出力端子が接続さ
れるとともに、アースとの間にドリフト電圧を充電する
オートゼロコンデンサ15が接続されている。

20は、前述の比較器で、積分電圧がゼロ点と交差した
ときにゼロクロス検出信号を出力するものである。21
は、フリップフロップで、セット端子Ｓにはスタート信
号が、リセット端子Ｒにはゼロクロス検出信号が入力
し、また端子にはマイクロコンピュータ30の割込み
端子24が、Ｑ端子Ｑには後述するゲート回路23が接続さ
れている。23は、前述のゲート回路で、一方の端子には
発信器33からの基準クロック信号の供給を受けて、カウ
ンタ32への入出力を制御するものである。

30は、二重積分型アナログ−ディジタル変換器の動作
を制御するマイクロコンピュータで、CPU34、タイマ31
とカウンタ32を内蔵するとともに、HALT命令の入力によ
り割込み処理が可能な程度に機能を低下させるHALTモー
ドを備えている。このHALTモードとは、スタンバイ機能
の一種で、システムクロックの発振は継続するが、CPU
クロックの供給が停止状態で待機し、割込み要求が発生
したときには動作を直ちに再開できる状態にある。

なお、図中符号25、26は、フリップフロップ21の端
子からの信号によりバッファ６、積分器７、比較器20を
補正モードに切換えるスイッチを示す。

次にこのように構成した装置の動作を第２図のフロー
チャートに基づいて説明する。

スタート信号（第３図III）が出力すると（イ）、フ
リップフロップ21がセット状態となって、スイッチ３、
９がON、またスイッチ５、12、25、26がOFFに切替ら
れ、同時にマイクロコンピュータ30にCPUクロックが供
給される。これにより、積分器７に未知入力電圧が入力
し、また同時に予め定められている積分時間がタイマー
31にセットされる（ロ）。

これにより積分器７は未知入力電圧を一方の極性、こ
の実施例では負極側に積分を開始する（第３図Ｖ）。こ
のようにしてタイマー31にセットされた積分時間が満了
すると（ハ）、スイッチ３がOFFに、またスイッチ５がO
Nになって基準電圧発生回路４の基準電圧が積分器７に
入力し、積分器７が他方の極、この実施例では正極側に
向けて積分を開始する。同時にカウンタ32が起動され、
基準クロック（第３図II）がマイクロコンピュータ30か
ら出力される。この基準クロックは、開状態におかれて
いるゲート回路23を介してカウンタ32に入力し、カウン
タ32が計数動作に入る（ニ）。

このようにして、基準電圧による逆積分が進行して、
比較器20からゼロクロス検出信号が出力すると（ホ）
（第３図IV）、この信号はフリップフロップ21のリセッ
ト端子Ｒに入力してＱ端子から信号を出力させる。これ
により、ゲート回路23が閉となってカウンタ32への基準
クロックの出力を停止する。また同時にマイクロコンピ
ュータ30は、カウンタ32の値をメモリーに格納する
（ヘ）。さらに、変換器１のオフセット電圧を補正する
に必要な作業時間をタイマー31にセットし（ト）、さら
にCPUクロックを停止してHALTモードに入る（チ）（第
３図Ｉ）。

これにより、マイクロコンピュータ30は、割込み処理
が可能な程度に機能を低下させて、消費電力を節減す
る。

このHALTモードの間、スイッチ３、５、９がOFF、ま
たスイッチ12、25、26がONとなる。これにより、バッフ
ァ６がグランドレベルに保持され、この状態でバッファ
６の出力端子から比較器20の出力端子迄の系全体のオフ
セット電圧をオートゼロコンデンサ15に充電させる。こ
れにより、次のアナログ−デジタル変化時にオートゼロ
コンデンサ15の電位により系全体のオフセット電圧を相
殺する。

タイマー31に設定されている時間が満了すると
（リ）、マイクロコンピュータ30は、タイマーからの割
込み信号を受けて、CPUクロックを出力してHALTモード
を解除し（ヌ）、アナログ−デジタル変換動作が可能な
状態となる。以下、このような過程を繰り返す。

なお、上記マイクロコンピュータ30が、キー入力部や
表示部と接続される場合には、キー入力信号がHALTモー
ドを解除させる割込み信号として入力され、またHALTモ
ードにおいては表示部のドライバーによって同一内容が
繰り返し表示されるようにプログラムされている。

（発明の効果） 未知入力電圧と基準電圧とを交互に積分する積分器
と、積分電圧がゼロ点と交差した時に積分終了信号を出
力する比較器と、比較器の出力端子と積分器の入力端子
との間に接続したオフセット補正回路とを具備し、マイ
クロコンピュータにより積分器による未知入力電圧の積
分時間と、基準電圧積分時のカウンタの制御を受け、次
いでオフセット補正回路によるオフセット補正を行なう
ようにした二重積分型アナログ−ディジタル変換装置に
おいて、オフセット補正時には比較器からの基準電圧の
積分終了を示す信号によりオフセット補正回路によるオ
フセット補正時間をタイマにセットすると共にマイクロ
コンピュータをHALTモードに切換えてCPUクロック信号
の供給を中止し、オフセット補正終了時にタイマの出力
によりHALTモードを解除してCPUクロック信号の供給を
開始するようにしたので、マイクロコンピュータの制御
を必要としないオフセット電圧補正モードでは、マイク
ロコンピュータへのクロック信号の供給を停止して、HA
LTモードとしてマイクロコンピュータの無用な電力の消
費を防止する一方、変換動作が必要となった時には速や
かに作動可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す装置のブロック図、第
２図は同上装置の動作を示すフローチャート、第３図は
同上装置の動作を示す波形図、第４図は従来の二重積分
型アナログ−デイジタル変換器の動作を示す波形図であ
る。 １……二重積分型アナログ−デジタル変換器 ２……センサー部、４……基準電圧発生回路 ７……積分器、20……比較器 23……ゲート回路 30……マイクロコンピュータ 31……タイマー、32……カウンタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】未知入力電圧と基準電圧とを交互に積分す
   る積分器と、積分電圧がゼロ点と交差した時に積分終了
   信号を出力する比較器と、該比較器の出力端子と前記積
   分器の入力端子との間に接続したオフセット補正回路と
   を具備し、マイクロコンピュータにより前記積分器によ
   る未知入力電圧の積分時間と、基準電圧積分時のカウン
   タの制御を受け、次いで前記オフセット補正回路による
   オフセット補正を行なうようにした二重積分型アナログ
   −ディジタル変換装置において、 オフセット補正時には前記比較器からの前記基準電圧の
   積分終了を示す信号により前記オフセット補正回路によ
   るオフセット補正時間をタイマにセットすると共に前記
   マイクロコンピュータをHALTモードに切換えてCPUクロ
   ック信号の供給を中止し、オフセット補正終了時に前記
   タイマの出力により前記HALTモードを解除して前記CPU
   クロック信号の供給を開始することを特徴とする二重積
   分型アナログ−ディジタル変換装置。