JP2006040976A

JP2006040976A - 光検出器

Info

Publication number: JP2006040976A
Application number: JP2004214949A
Authority: JP
Inventors: Takayuki Suzuki; 貴幸鈴木; Shintaro Meguri; 慎太郎廻; Takashi Asahara; 敬士浅原
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 2004-07-22
Filing date: 2004-07-22
Publication date: 2006-02-09
Also published as: KR20070043980A; EP1775859A4; CN1989715A; US20080217516A1; WO2006009243A1; US7605358B2; TW200620639A; EP1775859A1

Abstract

【課題】高速で広いダイナミックレンジを必要とする通信に適用可能な光検出器を提供する。
【解決手段】光パワー検出用のフォトダイオード１４の光電流出力が規定値よりも低下すると、比較器ＣＯＭＰ１の出力は急激に切り替わるが、ローパスフィルタＳＣは高調波成分を除去するので、その出力である利得制御端子ＶＧの電圧は徐々に低下し、この電圧が与えられる利得調整用のＮ型ＭＯＳトランジスタＧＣＴのソース／ドレイン間を流れる電流量は徐々に低下し、抵抗Ｒ１を流れる電流量が小さくなり、利得調整アンプＡＭＰの合成抵抗の抵抗値Ｒｘは大きくなって、利得調整アンプＡＭＰの利得は規定の利得まで徐々に上昇する。この場合の出力電圧の上昇から飽和するまでの時間は３μｓ以内であるが、このように、出力電圧の利得変化を緩慢に行うことで、後段に接続するＰＨＹチップへの悪影響を抑制することができる。
【選択図】図９

Description

本発明は光検出器に関する。

ＰＯＦ（プラスチック光ファイバ）を用いた通信において、高速で広いダイナミックレンジをもつデバイスが必要とされている。

このような用途に用いる光検出器が要望されている。

従来、ダイナミックレンジを広げるために、受光素子の電流出力を電圧変換する電流電圧変換アンプに帰還回路を用いることは広く知られている。（特許文献１参照）。

また、ダミーフォトダイオードを設けて波形整形し、同相雑音除去比を向上させるようにした光結合装置の受信回路も知られており、具体的には、受光用フォトダイオード及び遮光されたフォトダイオードの出力の利得調整を行った後、これらの差分をとることで光検出を行うことが知られている（特許文献２参照）。

第１の光検出素子からの出力に応じて、第２の光検出素子の入射光に対する出力を変化させる制御手段を有する回路も知られている（特許文献３参照）。

光入力を２つに分岐し、一方を遅延させて受光素子に与えるとともに、他方の出力光を別の受光素子に与え、その出力電圧又は光増幅器に内蔵された受光素子の出力電圧が基準値を越えたとき受光素子のバイアス電圧を低下させるか、減衰器を制御して受光素子への入力光を低下させるか、或いは光増幅器の出力光を減衰させて該受光素子としてのＡＰＤに与える装置は知られている（特許文献４参照）。

また、ダイナミックレンジ拡大及び省電力化のために、受光素子からの電流出力をモニタ回路でモニタし、モニタした値を所定の基準値と比較し、受光レベルが適正値から大きいか小さいかを判断し、その判断結果を受けて、受光素子に接続されている多段増幅器を構成するスルー回路、又は利得調整用増幅回路のいずれかを選択する構成も知られている。また、モニタ回路の出力を、可変利得型の初段増幅回路に与えることで、受光レベルに応じた利得制御が可能になる構成も示されている（特許文献５参照）。
特開平２−１４３７３１号公報特開２００２−３５３４９５号公報特開２０００−２００９２２号公報特開平１１−４１１８０号公報特開平１０−１０７７３８号公報

しかしながら、従来の光検出器を上述の高速で広いダイナミックレンジを必要とする通信に用いる場合、かつ、利得切り替えが急峻に行われる場合は、後段の回路側でエラーが生じる場合があった。具体的には、受信信号からクロックを抽出して同期を得る通信方式の場合、ＰＬＬ（位相同期ループ）回路側でエラーが生じるという問題がある。

本発明は、このような課題に鑑みてなされたものであり、高速で広いダイナミックレンジを必要とする通信に適用可能な光検出器を提供することを目的とする。

上述の課題を解決するため、本発明に係る光検出器は、受光用の第１フォトダイオードと、遮光された第２フォトダイオードと、第１及び第２のフォトダイオードの出力が入力される第１差動アンプと、第１及び第２フォトダイオードと第１差動アンプとの間にそれぞれ介在する利得調整アンプと、光パワーを比較器出力で検出する光パワー検出部と、光パワー検出部の出力端子と利得調整アンプの利得調整端子との間に介在するローパスフィルタとを備えることを特徴とする。

本光検出器によれば、第１及び第２フォトダイオードの出力は第１差動アンプに入力されるので、双方を共通に流れる暗電流が除去され、低ノイズが達成される。利得調整アンプは利得調整端子への入力に応じて利得を調整することができるので、光パワー検出部の出力を利得調整端子へ入力することで、当該アンプの飽和を抑制し、ダイナミックレンジを広げることができる。

光パワー検出部は比較器出力を用いるため、規定レベルを超えた光パワーに対しては高速に出力変化することができる。しかしながら、高速通信においては、特に、後段側で受信信号からクロックを抽出して同期を得る受信方式の場合においては、従来の光検出器ではエラーが生じる場合がある。これは、例えば、比較器からの出力信号がクロックを抽出して同期を得るＰＬＬ（位相同期ループ）回路の追従できる周波数（位相）を超えてしまったためである。

本光検出器では、ローパスフィルタが光パワー検出部と利得調整端子との間に介在しているので、比較器出力の方形波に含まれる高周波成分（高調波成分）をカットし、比較器出力を緩慢に変化させることで、利得調整端子への入力の変化率を制限することができ、後段の回路でのエラーを抑制することができる。したがって、高速通信が可能となる。なお、ローパスフィルタは、キャパシタによる充放電機能を用いて構成することができる。

また、光パワー検出部は、受光用の第３フォトダイオードと、遮光された第４フォトダイオードと、第３及び第４フォトダイオードの出力が入力される第２差動アンプと、第２差動アンプの出力が入力される上述の比較器とを備えることが望ましい。

この場合、第３及び第４フォトダイオードの出力は第２差動アンプに入力されるので、双方を共通に流れる暗電流が除去され、低ノイズの出力を第２差動アンプから得ることができ、これが比較器に入力される。比較器は基準レベルを超える光パワーが入力された場合には、その出力が切り替わる。

利得調整アンプは、オペアンプの入出力端子間に並列に介在する複数の抵抗と、この抵抗に対して直列に接続されたトランジスタとを備え、トランジスタの制御端子を上述の利得調整端子とすることが好ましい。この場合、利得調整端子への入力に応じてオペアンプの入出力端子間を接続する抵抗の抵抗値が変化するので、利得調整を行うことができる。

本発明の光検出器は、高速で広いダイナミックレンジを必要とする通信に適用させることができる。

以下、実施の形態に係る光検出器について説明する。同一要素には同一符号を用い、重複する説明は省略する。

図１は光検出器の斜視図である。また、図２は光検出器のＩＩ−ＩＩ矢印断面図である。

光検出器１０は、受光用のフォトダイオード１２，１４、遮光されたフォトダイオード１２’，１４’、モノシリック回路基板２０を樹脂封止して構成される。より詳細には、基板２０はリードフレーム３４上に固定された状態で透明な樹脂によって樹脂封止されており、基板２０を樹脂封止するモールド部３６は、ほぼ直方体形状を有している。

基板２０とリードフレーム３４とは、ワイヤ３８によって電気的に接続されており、また、リードフレーム３４と電気的に接続されたピン４０がモールド部３６の外部に突出して設けられている。従って、光検出器１０によって受信された光信号は、ピン４０を介して外部に読み出される。また、モールド部３６の表面であってフォトダイオード１２に対向する位置には、信号光を効率よくフォトダイオード１２に入射させるべく、半球状のレンズ部３６ａが形成されている。

図３は光検出器を組み込んだ光検出ユニットの断面図である。

光検出器１０は、そのレンズ部３６ａが信号光を伝搬するプラスチック光ファイバ１００の出射端に対向するように配置されて使用される。ここで、プラスチック光ファイバ１００の先端部には、当該プラスチック光ファイバ１００の先端部を保護すべくフェルール１０２が設けられ、さらにファイバコネクタ１０４が設けられている。

また、プラスチック光ファイバ１００の出射端に対する光検出器１０の位置決めは、レセプタクル１０６に形成されたファイバコネクタ用溝部、光検出器用溝部にそれぞれファイバコネクタ１０４、光検出器１０を挿入することによって行われる。光検出器１０は、回路基板ＣＢ上にリードピン４０を差込んで、これをＰＨＹ（物理層）チップ１０７に電気的に接続する。

図４は光検出ユニットのブロック図である。

光検出器１０は６本のリードピン（端子）４０を有しているが、それぞれのリードピン４０は、電源電圧印加端子Ｖｃｃ、ＬＶＤＳ出力端子Ｖ_ＯＵＴ、ＬＶＤＳ反転出力端子Ｖ_ＯＵＴバー、信号検出端子ＳＤ、パワーマネジメント端子ＰＭ、グランド端子ＧＮＤを構成している。回路基板ＣＢ上には印刷配線が設けられており、この配線を介して光検出器１０のＬＶＤＳ出力端子（反転出力端子）がＰＨＹチップ１０７に接続される。

なお、ＬＶＤＳ(Low Voltage Differential Signaling)は、家庭のデジタル・ビデオデッキに接続されるＬＡＮ(Local Area Network)、電話回線、および衛星回線を介して、カメラからＰＣやプリンタにビデオ映像や３−Ｄグラフィックスや画像データを伝送する技術であって、１本の平衡ケーブルか、ＰＣＢ（プリント回路基板）で形成した２本の配線パターンを通じて、超小振幅の差動信号でデータ通信を行う方式の１つであり、この差動データ伝送方式は同相ノイズの影響を受けにくいという特性を有する。

ＬＶＤＳでは、数百〜数千Ｍｂｐｓの速度で、単一チャネルでのデータ伝送が可能であり、電流モード・駆動回路で小振幅信号を出力するため、リンギングやスイッチング・スパイクが発生しにくく、広い周波数帯域にわたって低消費電力で低ノイズの信号伝送を行うことができる。

ＰＨＹチップ１０７内部のＰＬＬ回路は、光検出器１０のＬＶＤＳ出力信号に同期して、信号を読み出すタイミングを生成する。本光検出器１０では、利得調整を行うが、利得の切り替え時には出力信号振幅と同時に位相も変化する。したがって、利得切り替えと同時に出力信号は時間軸上でシフトする。利得切り替えを瞬時に行った場合、この位相の変化も瞬時に起こるため、ＰＨＹチップ１０７中のＰＬＬ回路がその瞬時の変化に追従できずに通信エラーを引き起こしてしまう。

図５は光検出器１０の出力信号とＰＬＬ回路の内部信号のタイミングチャートである。

光検出器の出力信号に同期してＰＬＬ回路の内部信号はタイミングを生成する。光検出器１０の出力信号（ａ）中に示した矢印のタイミングで、ＰＬＬ回路の内部信号（ｂ）の矢印のタイミングが一致するようにＰＬＬ回路は動作する。内部信号（ｂ）の下に出力信号の値を示す。

光検出器１０において利得調整を行うと、出力信号（ｃ）の位相が矢印Ｂで示すようにシフトするが、この場合、ＰＬＬ回路の内部信号（ｄ）が位相シフトに追従できず、通信エラーを示すことになる。したがって、ＰＨＹチップ１０７中のＰＬＬ回路が十分に追従できるような時間をかけて、緩慢に利得切り替えを行えば、位相の変化も緩慢に生じることとなり、通信エラーを引き起こさなくなる。

光検出器１０は、フォトダイオードのパワーを検出する光パワー検出部と、この光パワー検出部の信号に基づいて上述の利得調整を行う利得調整アンプを備えている。利得調整アンプによる利得切り替えが急激である場合には、上述の問題が生じる。そこで、光検出器１０では、光パワー検出部と利得調整アンプとの間にローパスフィルタを設けることとした。

図６はバイアス回路付のローパスフィルタＳＣの回路図である。

判定出力端子ＪＯには光パワー検出部の出力が入力される。判定出力端子ＪＯはトランジスタＱ１の制御端子を構成する。電源電位Ｖｃｃとグランド電位との間には、トランジスタＱ２，トランジスタＱ１、トランジスタＱ３が順次直列に介在しており、トランジスタＱ１とトランジスタＱ３との接続電位（端子ＶＧ）は、キャパシタＣ１を介してグランドに接続されている。ここでは、トランジスタＱ３とキャパシタＣ１は接続電位に対して並列に接続されていることになる。

判定出力端子ＪＯに例えばハイレベルの信号を入力することでトランジスタＱ１がＯＮすると、電源電位Ｖｃｃから２×Ｉの電流が流れる。この２×Ｉは分岐され、トランジスタＱ３に電流Ｉ、キャパシタＣ１に電流Ｉが供給される。なお、これらの電流は、図示のように接続されたカレントミラー回路（バイアス回路）ＩＳ及びカレントミラー回路ＩＳに接続されたトランジスタＱ２，Ｑ３からなる電流源から供給されていると考えることができる。

図７はトランジスタＯＮ時のローパスフィルタの機能を説明するための回路図である。

光パワーが大きくなり、判定出力端子ＪＯに例えばハイレベルの信号が入力されることで、トランジスタＱ１がＯＮとなり、電流源Ｉ２から供給される電流Ｉに伴い、キャパシタＣ１において電荷の蓄積が終了するまで、利得調整端子ＶＧの電位は徐々に上昇し続ける。なお、電流源Ｉ１にも電流Ｉが流れる。換言すれば、判定出力端子ＪＯに入力される方形波に含まれる高調波成分の多くは除去され、滑らかに上昇する電圧曲線が得られることとなる。

この場合、光パワーの増加に伴って、利得は減少するように制御すればよい。

利得調整アンプＡＭＰの利得を大きくするためには、オペアンプＯＰの帰還抵抗の抵抗値を増加すればよく、利得を小さくするためにはオペアンプＯＰの帰還抵抗の抵抗値を減少させればよい。この帰還抵抗とは、オペアンプＯＰの入出力端子間に並列に介在する複数の抵抗Ｒ１、Ｒ２の合成抵抗のことであり、合成抵抗の抵抗値Ｒｘ＝（Ｒ１×Ｒ２）／（Ｒ１＋Ｒ２）で与えられる。なお、抵抗の符号は抵抗値と同一符号で示すこととする。抵抗Ｒ１に対しては直列に利得調整用トランジスタＧＣＴが接続されており、トランジスタＧＣＴがＯＮ（導通）すれば抵抗Ｒ１は合成抵抗Ｒｘに組み込まれ、トランジスタＧＣＴがＯＦＦ（切断）すると抵抗Ｒ１の抵抗値は等価的には無限大となる。抵抗Ｒ１は７５０Ω、抵抗Ｒ２は１０ｋΩに設定され、トランジスタＯＮ時の合成抵抗の抵抗値Ｒｘは約７００Ωとなる。

トランジスタＧＣＴがＯＮすると合成抵抗の抵抗値Ｒｘは小さくなり、ＯＦＦすると大きくなる。

すなわち、光パワーが増加する場合、利得は減少すべきで、この場合には合成抵抗の抵抗値Ｒｘは低下させなければならないから、トランジスタＧＣＴはＯＮしなければならず、制御端子ＶＧの電位は光パワーの増加時には上昇するのであるから、制御端子電圧の増加に伴ってＯＮするＮ型のＭＯＳトランジスタをトランジスタＧＣＴとして採用すればよい。ちなみに、電圧レベル上昇に伴ってＯＮする判定出力端子ＪＯをゲートとして有するトランジスタＱ１は、Ｎ型のＭＯＳトランジスタから構成される。

以上、説明したように、利得調整アンプＡＭＰは、オペアンプＯＰの入出力端子間に並列に介在する複数の抵抗Ｒ１，Ｒ２と、抵抗Ｒ１に対して直列に接続されたトランジスタＧＣＴとを備え、トランジスタＧＣＴの制御端子を利得調整端子ＶＧとしている。利得制御端子への入力に応じてオペアンプＯＰの入出力端子間を接続する抵抗の抵抗値又は抵抗数が変化するので、利得調整を行うことができる。

図８はトランジスタＯＦＦ時のローパスフィルタの機能を説明するための回路図である。

光パワーが小さくなり、判定出力端子ＪＯに例えばローレベルの信号が入力されることで、トランジスタＱ１がＯＦＦとなり、キャパシタＣ１に蓄積された電荷が、電流源Ｉ１を介してグランドに流れ続けている間、利得調整端子ＶＧの電位は徐々に下降を続ける。換言すれば、判定出力端子ＪＯに入力される方形波に含まれる高調波成分の多くは除去され、滑らかに減少する電圧曲線が得られることとなる。

この場合、光パワーの減少に伴って、利得は増加するように制御すればよい。

利得調整端子ＶＧの電位は徐々に下降するので、トランジスタＧＣＴはＯＦＦし、合成抵抗の抵抗値Ｒｘは大きくなり、利得調整アンプＡＭＰの利得は増加する。

図９は光検出器の回路図である。

光検出器１０は、受光用の第１フォトダイオード１２と、遮光された第２フォトダイオード１２’と、第１及び第２のフォトダイオード１２、１２’の出力が入力される第１差動アンプＤＩＦ１を有する。第１及び第２フォトダイオード１２、１２’の出力は、第１差動アンプに入力されるので、双方を共通に流れる暗電流が除去され、低ノイズが達成される。

光検出器１０は、第１及び第２フォトダイオード１２，１２’と第１差動アンプＤＩＦ１との間にそれぞれ介在する利得調整アンプＡＭＰを有している。利得調整アンプＡＭＰの機能は上述の通りである。利得調整アンプＡＭＰはプリアンプである。利得調整アンプＡＭＰは利得調整端子ＶＧ（本例ではＭＯＳトランジスタのゲート）への入力に応じて利得を調整することができるので、光パワー検出部ＯＰＤの出力を、ローパスフィルタＳＣを介して、利得調整端子ＶＧへ入力することで、利得調整アンプＡＭＰの飽和を抑制し、ダイナミックレンジを広げることができる。光パワー検出部ＯＰＤは、光パワーを比較器出力（ＣＯＭＰ１の出力）で検出している。光パワー検出部ＯＰＤは比較器出力を用いるため、規定レベルを超えた光パワーに対しては高速に出力変化することができる。

しかしながら、高速通信においては、特に、後段側にＰＬＬ回路を備えたＰＨＹチップを配する場合においては、このＰＬＬ回路で位相同期を行った場合、上述のように通信エラーが生じる。本光検出器１０では、ローパスフィルタＳＣが、光パワー検出部ＯＰＤの出力端子ＪＯと利得調整アンプＡＭＰの利得調整端子ＶＧとの間に介在している。

したがって、ローパスフィルタＳＣは、比較器ＣＯＭＰ１として階段状に変化する方形波から高周波成分（高調波成分）をカットし、比較器出力を緩慢に変化させることができる。したがって、利得調整端子ＶＧへの入力の変化率を制限することができ、それに伴い、最終的にはＯＮ／ＯＦＦの切り替えを実行する利得調整用トランジスタの抵抗値も滑らかに変化して、利得を決定する合成抵抗値Ｒｘも滑らかに変化し、滑らかな利得変化を実現し、後段の回路でのエラーを抑制することができる。すなわち、高速通信が可能となる。

光パワー検出部ＯＰＤは、受光用の第３フォトダイオード１４と、遮光された第４フォトダイオード１４’と、第３及び第４フォトダイオード１４，１４’の出力が入力される第２差動アンプＤＩＦ２と、第２差動アンプＤＩＦ２の出力が入力される比較器ＣＯＭＰ１とを備えている。

この場合、第３及び第４フォトダイオード１４，１４’の出力は第２差動アンプＤＩＦ２に入力されるので、双方を共通に流れる暗電流が除去され、低ノイズの出力を第２差動アンプＤＩＦ２から得ることができる。第２差動アンプＤＩＦ２の出力は、比較器ＣＯＭＰ１に入力される。比較器は基準レベル（基準電流Ｉｒｅｆ１）を超える光電流（フォトダイオードへの光パワー）が入力された場合には、その出力が切り替わる。ここでは光パワーが高い場合にはハイレベルの信号を出力するものとする。

第１差動アンプＤＩＦ１の出力（相補信号：出力信号と反転出力信号）は、共に差動増幅回路Ｄに入力され、その出力の相補信号はＬＶＤＳレベル調整回路Ｌに入力され、レベル調整された後、出力される。

信号検出判定回路ＳＤＪには第２差動アンプＤＩＦ２の出力が入力され、基準レベル（基準電流Ｉｒｅｆ２）を超える光電流（フォトダイオードへの光パワー）が入力された場合には、その出力が切り替わり、ハイレベルを出力する。差動増幅回路Ｄの出力の一部はピーク検出器ＰＪに入力され、信号検出判定回路ＳＤＪの出力と共にＮＡＮＤ回路Ｓに入力される。ＮＡＮＤ回路Ｓの出力は規定値以上のフォトダイオード１２，１４への光信号の入力の有無を判定して判定結果を信号検出端子ＳＤに出力すると共に、この判定結果に応じてＬＶＤＳレベル調整回路ＬがＬＶＤＳ信号のレベル調整を行う。

パワーマネジメント端子ＰＭからの入力は、パワーマネジメント判定回路ＰＭＪに入力され、パワーマネジメント判定回路ＰＭＪにハイレベルの電圧が与えられていない場合、バイアス回路ＢＩＡＳを遮断し、回路全体をシャットダウンする。なお、バイアス回路ＢＩＡＳは電源端子Ｖｃｃから供給される電源電圧又は調整された電圧を、差動増幅回路Ｄ、第１差動アンプＤＩＦ１、利得調整アンプＡＭＰの他、回路全体に供給している。

なお、受光用のフォトダイオード１２，１４は近接して配置され、遮光されたダミーのフォトダイオード１２’，１４’も近接して配置されている。より詳細には、受光用のフォトダイオード１２の周囲に漏れ光を検出するフォトダイオード１４が位置し、ダミーのフォトダイオード１２’の周囲にダミーのフォトダイオード１４’が位置している。なお、漏れ光の光量は、受光用のフォトダイオード１２に入射する光の光量よりも小さい。

また、利得調整アンプＡＭＰと第１差動アンプＤＩＦ１との間にはキャパシタＣＣ１が介在しており、これらを容量結合すると共に、これらの間を通過する信号の低周波成分を除去している（低域カットオフフィルタ）。これにより、第１差動アンプＤＩＦ１への入力電圧の直流成分はカットされるため、利得調整アンプＡＭＰの出力電圧による第１差動アンプＤＩＦ１の動作制限を解除することができる。すなわち、利得調整アンプＡＭＰのダイナミックレンジを広げることができる。例えば、キャパシタＣＣ１の容量は８．２ｐＦに設定し、これに対して図示しない６５Ωの抵抗を並列に接続する場合、カットオフ周波数は３００ｋＨｚとなる。

また、第１差動アンプＤＩＦ１と差動増幅回路Ｄとの間にもキャパシタＣＣ２が介在している。これは、第１差動アンプＤＩＦ１から出力される相補信号の直流成分をカットし、最小受信レベルを向上させることができる。キャパシタＣＣ２に関する他の条件はキャパシタＣＣ１と同一である。

図１０は光電流の時間依存性を示すグラフである。

０〜１１μｓまでは光電流は９０μＡであるが、１１μｓ以降では光電流は急速に低下している。

図１１は利得調整端子ＶＧの電圧の時間依存性を示すグラフである。

１１μｓ以降では光パワー検出用のフォトダイオードの光電流出力は低下するため、利得調整端子ＶＧの電圧は徐々に低下し、この電圧が与えられる利得調整用のＮ型ＭＯＳトランジスタＧＣＴのソース／ドレイン間を流れる電流量は徐々に低下し、抵抗Ｒ１を流れる電流量は小さくなり、合成抵抗の抵抗値Ｒｘは大きくなって、利得調整アンプＡＭＰの利得は１１μｓ以降に規定の利得まで徐々に上昇する（図８参照）。

図１２は利得調整アンプＡＭＰの出力電圧の時間依存性を示すグラフである。

利得調整アンプＡＭＰの出力電圧は１１μｓ以降の１３μｓから徐々に上昇し、１６μｓに到達するまでに規定電圧に到達する。この場合の出力電圧の上昇から飽和するまでの時間は３μｓ以内である。このように、出力電圧の利得変化を緩慢に行うことで、後段に接続するＰＨＹチップへの悪影響を抑制することができる。なお、比較器出力の切り替わり後から利得調整アンプＡＭＰの出力電圧が飽和するまでの遅延時間は、図８における電流源Ｉ１とキャパシタＣ１の値によって調整することができる。ローパスフィルタは遅延回路としても機能している。

図１３はフォトダイオードの平面図である。

フォトダイオード１４はフォトダイオード１２の周囲を囲んでおり、フォトダイオード１２の形状は円形であり、フォトダイオード１４の形状は円環状であって、これらは同心円状に配置されている。これらのフォトダイオード１２，１４の形状の外縁の何れか一方又は双方が正方形又は六角形等の多角形であってもよい。

図１４はフォトダイオードの平面図である。

フォトダイオード１４は、分離した複数（例えば４つ）の検出部１４ａからなり、検出部１４ａそれぞれをフォトダイオード１２の光感応領域の縁部に沿って配置したものであっても良い。尚、この場合は、複数の検出部１４ａそれぞれがフォトダイオード１２の光感応領域の縁部に沿って等間隔に配置され、また、複数の検出部１４ａそれぞれがフォトダイオード１２の光感応領域の中心から等距離に配置されることが好ましい。

なお、フォトダイオード１２’，１４’の形状もフォトダイオード１２，１４と同一に設定することができる。

図１５は、光検出器の内部回路の配置例を示す図である。

上述の例では、フォトダイオード１２，１４と、フォトダイオード１２’，１４’及び光検出器１０の内部回路は同一の半導体基板２０内に形成されていた。しかしながら、本例では、フォトダイオード１２，１４と、フォトダイオード１２’，１４’が同一の半導体基板ＳＭ内に形成されており、これにワイヤＷを介して別体の集積回路チップ２０’が設けられ、これらは樹脂モールド部３６内に埋め込まれている。

すなわち、集積回路チップ２０’内には光検出器１０内部の回路がモノシリックに形成されている。なお、集積回路チップ２０’内にＰＨＹチップの内部回路を形成することとしてもよく、フォトダイオードもこれらと同一の半導体基板内に形成することとしてもよい。

図１６は、利得調整アンプＡＭＰ及び比較器出力用の回路を示す回路図である。

上述の例では、比較器出力は一段階で変化したが、これは二段階に設定することができる。本例では、図９における第２差動アンプＤＩＦ２の出力端子Ｙに更に接続された比較器ＣＯＭＰ１’、ローパスフィルタＳＣ’を備えており、利得調整アンプＡＭＰ側には抵抗Ｒ１に対して並列に接続された抵抗Ｒ１’及びトランジスタＧＣＴ’を備えている。これら比較器ＣＯＭＰ１’、ローパスフィルタＳＣ’、利得調整端子ＶＧ’、抵抗Ｒ１’、トランジスタＧＣＴ’の機能は、それぞれ比較器ＣＯＭＰ１、ローパスフィルタＳＣ、利得調整端子ＶＧ、抵抗Ｒ１、トランジスタＧＣＴの機能と同一であるが、基準電流Ｉｒｅｆ１’の電流値及び抵抗Ｒ１’の抵抗値が異なる。

上述の例では抵抗Ｒ２，Ｒ１の抵抗値はＲ２＞Ｒ１であった。本例では、Ｒ２＞Ｒ１＞Ｒ１’に設定する。なお、これらの抵抗値の値は同一であってもよいが、基準電流Ｉｒｅｆ１’の大きさはＩｒｅｆ１よりも大きく設定することとする。なお、比較器出力は３段階以上で変化することとしてもよく、比較器への入力としては電圧入力の構成を採用することもできる。

図１７は実際の光パワー検出回路の回路図である。

規定電位とグランド電位との間には光パワー検出用のフォトダイオード１４と遮光されたフォトダイオード１４’が並列に接続されており、フォトダイオード１４には入力側ラインを構成する複数のＮ型ＭＯＳトランジスタが直列接続され、フォトダイオード１４’には出力側ラインを構成する複数のＮ型ＭＯＳトランジスタが直列接続され、これらの入力側ライン及び出力側ラインのトランジスタはカレントミラー回路ＣＭ１を構成している。このカレントミラー回路ＣＭ１の入力側ラインに流れる電流Ｉ_Ａと出力側ラインに流れる電流Ｉ_Ｂは等しく、また、フォトダイオード１４，１４’の形状も同一である。

遮光されたフォトダイオード１４’には暗電流Ｉ_Ｃが流れているので、光パワー検出用の電流Ｉ_Ａから暗電流ＩＣが減算された電流Ｉ_Ｄが、カレントミラー回路ＣＭ１の出力側ラインの電源側に直列接続されたＰ型ＭＯＳトランジスタに流れる。これらのＰ型ＭＯＳトランジスタはカレントミラー回路ＣＭ２の入力側ラインを構成しており、その出力側ラインに直列接続されたＰ型ＭＯＳトランジスタによって増倍されることでこれに電流Ｉ_Ｅが流れ、更にこの出力側ラインを複数のＮ型ＭＯＳトランジスタからなる入力側ラインとするカレントミラー回路ＣＭ３によって、カレントミラー回路ＣＭ３の出力側ラインに電流Ｉ_Ｆが流れる。

なお、カレントミラー回路ＣＭ３の出力側ラインにも複数のＮ型ＭＯＳトランジスタが直列接続されている。以上のカレントミラー回路ＣＭ１〜ＣＭ３は第２差動アンプＤＩＦ２を構成している。すなわち、電流Ｉ_Ｆは暗電流が減算されて増倍された光パワー検出電流である。

カレントミラー回路ＣＭ３の出力側ラインの電源側にはＰ型ＭＯＳトランジスタＱＣが介在しており、バイアス回路ＢＩＡＳからゲートに所定電位Ｖ_ＢＢが与えられている。このＰ型ＭＯＳトランジスタＱＣのドレインと電源電位との間には基準電流Ｉｒｅｆ１が流れる複数のＰ型ＭＯＳトランジスタＱＡ，ＱＢが直列接続されており、上流側のＰ型ＭＯＳトランジスタＱＡのゲートにはバイアス回路ＢＩＡＳからの電位Ｖ_ＢＢが与えられ、下流側のＰ型ＭＯＳトランジスタＱＢのゲートには、ＣＭＯＳ接続型の出力電位ＶＯが与えられる。

ＣＭＯＳ接続型の出力電位ＶＯは、電源電位とグランド電位との間に直列接続されたＰ型ＭＯＳトランジスタＱＰとＮ型ＭＯＳトランジスタＱＮの接続点の電位である。これらのトランジスタＱＰ，ＱＮのゲートはトランジスタＱＢのドレインに接続され、この接続点が上述の判定出力端子ＪＯとなる。

判定出力端子ＪＯはＮ型ＭＯＳトランジスタＱ１のゲートに入力され、判定出力端子ＪＯの電位がハイレベルの場合には、Ｎ型ＭＯＳトランジスタＱ１の電源電位側のＰ型ＭＯＳトランジスタＱ２からＮ型ＭＯＳトランジスタＱ１に電流が供給される。判定出力端子ＪＯの電位は、光パワー検出電流Ｉ_Ｆが基準電流Ｉｒｅｆ１を超えた場合にハイレベルとなるため、トランジスタＱＡ，ＱＢ，ＱＣ，ＱＰ，ＱＮは比較器ＣＯＭＰ１を構成している。判定出力端子ＪＯの電位がハイレベルとなった場合には、Ｐ型ＭＯＳトランジスタＱ２からキャパシタＣ１に電荷が供給され、利得調整端子ＶＧの電位は徐々に上昇する。

また、判定出力端子ＪＯの電位がローレベルとなった場合には、Ｎ型ＭＯＳトランジスタＱ３を介してキャパシタＣ１に蓄積された電荷がグランド電位に流れる。なお、Ｎ型ＭＯＳトランジスタＱ３のゲート電位はバイアス回路ＢＩＡＳにおける電位ＶＮである。

図１８は実際の利得調整アンプの回路図である。

この回路図ではダミーのフォトダイオード１２’は省略してある。光信号を受信するフォトダイオード１２には逆バイアス電圧が与えられており、アノード側電位はＰ型ＭＯＳトランジスタＱ１０とＮ型ＭＯＳトランジスタＱ２０の間の節点となっている。この電位はＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタからなるオペアンプＯＰの入力端子ＩＮに与えられ、抵抗Ｒ１と抵抗Ｒ２の合成抵抗に比例して増倍される。利得調整用のＮ型ＭＯＳトランジスタＧＣＴのゲートである利得調整端子ＶＧの電圧が低下すると、合成抵抗の抵抗値Ｒｘは増加して、利得は上昇する。

なお、入力端子ＩＮと初段のＮＭＯＳトランジスタＱ２１のドレインとの間にはキャパシタＣ１０及びＮ型ＭＯＳトランジスタＳＷＴが接続されており、このＮ型ＭＯＳトランジスタＳＷＴのゲートにも利得調整端子ＶＧの電位が与えられている。光パワーが大きく、アンプの利得が小さいとき、すなわち、利得調整端子ＶＧのレベルが高いときには、Ｎ型ＭＯＳトランジスタＳＷＴは接続され、高周波成分がアンプのＮ型ＭＯＳトランジスタＱ２１のドレインに与えられる。また、オペアンプＯＰのＰ型ＭＯＳトランジスタのゲートに接続された端子には規定の電位ＳＷが与えられる。

なお、上述のトランジスタとしてはＭＯＳ型の電界効果トランジスタを用いたが、これはバイポーラトランジスタとすることもできる。

本発明は、高速で広いダイナミックレンジが必要とされる通信に適用可能な光検出器に利用できる。

光検出器の斜視図である。光検出器のＩＩ−ＩＩ矢印断面図である。光検出器を組み込んだ光検出ユニットの断面図である。光検出ユニットのブロック図である。出力信号とＰＬＬ回路の内部信号のタイミングチャートである。ローパスフィルタの回路図である。ローパスフィルタの機能を説明するための回路図である。ローパスフィルタの機能を説明するための回路図である。光検出器の回路図である。光電流の時間依存性を示すグラフである。利得調整端子の電圧の時間依存性を示すグラフである。利得調整アンプの出力電圧の時間依存性を示すグラフである。フォトダイオードの平面図である。フォトダイオードの平面図である。光検出器の内部回路の配置例を示す説明図である。利得調整アンプＡＭＰ及び比較器出力用回路の回路図である。実際の光パワー検出回路の回路図である。実際の利得調整アンプの回路図である。

符号の説明

１０・・・光検出器、１２，１４・・・フォトダイオード、１４ａ・・・検出部、２０・・・モノシリック回路基板、３４・・・リードフレーム、３６・・・モールド部、３６ａ・・・レンズ部、３８・・・ワイヤ、４０・・・リードピン、１００・・・プラスチック光ファイバ、１０２・・・フェルール、１０４・・・ファイバコネクタ、１０６・・・レセプタクル、１０７・・・ＰＨＹチップ、ＡＭＰ・・・利得調整アンプ、ＢＩＡＳ・・・バイアス回路、Ｃ１・・・キャパシタ、Ｃ１０・・・キャパシタ、ＣＢ・・・回路基板、ＣＣ１・・・キャパシタ、ＣＣ２・・・キャパシタ、ＣＭ１・・・カレントミラー回路、ＣＭ１・・・カレントミラー回路、ＣＭ２・・・カレントミラー回路、ＣＭ３・・・カレントミラー回路、ＣＯＭＰ１・・・比較器、Ｄ・・・差動増幅回路、ＤＩＦ１・・・差動アンプ、ＤＩＦ２・・・差動アンプ、ＧＣＴ・・・利得調整用トランジスタ、ＩＳ・・・カレントミラー回路、ＪＯ・・・判定出力端子、Ｌ・・・レベル調整回路、ＯＰ・・・オペアンプ、ＯＰＤ・・・光パワー検出部、ＰＪ・・・ピーク検出器、ＰＭ・・・パワーマネジメント端子、ＰＭＪ・・・パワーマネジメント判定回路、Ｑ１・・・トランジスタ、Ｑ２・・・トランジスタ、Ｑ３・・・トランジスタ、Ｑ２１・・・トランジスタ、ＱＡ，ＱＢ，ＱＣ，ＱＰ，ＱＮ・・・トランジスタ、Ｒ１，Ｒ２・・・抵抗、Ｓ・・・ＮＡＮＤ回路、ＳＣ・・・ローパスフィルタ、ＳＤ・・・信号検出端子、ＳＤＪ・・・信号検出判定回路、ＳＭ・・・半導体基板、ＳＷＴ・・・トランジスタ。

Claims

光検出器において、
受光用の第１フォトダイオードと、
遮光された第２フォトダイオードと、
前記第１及び第２のフォトダイオードの出力が入力される第１差動アンプと、
前記第１及び第２フォトダイオードと前記第１差動アンプとの間にそれぞれ介在する利得調整アンプと、
光パワーを比較器出力で検出する光パワー検出部と、
前記光パワー検出部の出力端子と前記利得調整アンプの利得調整端子との間に介在するローパスフィルタと、
を備えることを特徴とする光検出器。
前記光パワー検出部は、
受光用の第３フォトダイオードと、
遮光された第４フォトダイオードと、
前記第３及び第４のフォトダイオードの出力が入力される第２差動アンプと、
前記第２差動アンプの出力が入力される前記比較器と、
を備えることを特徴とする請求項１に記載の光検出器。
前記利得調整アンプは、
オペアンプの入出力端子間に並列に介在する複数の抵抗と、
前記抵抗に対して直列に接続されたトランジスタと、
を備え、
前記トランジスタの制御端子を前記利得調整端子とする、
ことを特徴とする請求項１又は２に記載の光検出器。