JP4040455B2 - 光リーク電流補償回路およびそれを用いる光信号用回路 - Google Patents
光リーク電流補償回路およびそれを用いる光信号用回路 Download PDFInfo
- Publication number
- JP4040455B2 JP4040455B2 JP2002381693A JP2002381693A JP4040455B2 JP 4040455 B2 JP4040455 B2 JP 4040455B2 JP 2002381693 A JP2002381693 A JP 2002381693A JP 2002381693 A JP2002381693 A JP 2002381693A JP 4040455 B2 JP4040455 B2 JP 4040455B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- current
- pnp transistor
- transistor
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
- Bipolar Integrated Circuits (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の属する技術分野】
本発明は、集積回路内に形成されるダーリントン回路の光リーク電流を補償する回路に関し、さらにその光リーク電流補償回路を備え、発光ダイオードやフォトダイオードなどの電気−光変換素子や光−電気変換素子に近接して設けられる光信号用回路に関する。
【0002】
【従来の技術】
赤外線リモコンの受信用IC、光ピックアップ信号受信用IC、LED駆動用IC等の前記発光ダイオードやフォトダイオードなどの電気−光変換素子や光−電気変換素子に近接して設けられる集積回路では、信号光による回折光や散乱光、さらに蛍光灯等のノイズ光によって、寄生フォトダイオードに光電流が発生し、回路誤動作の原因となる。特に、ラテラル(横型)構造のトランジスタでは、N型エピタキシャル層(PNPトランジスタではベース拡散領域、NPNトランジスタではコレクタ拡散領域)の面積が大きいので、前記寄生フォトダイオードによる光電流で、ベース電流(PNPトランジスタ)やコレクタ電流(NPNトランジスタ)が増加し、回路の特性に大きな影響を与える。図6〜図21を用いて、その様子を説明する。から成るベース拡散層
図6はラテラルPNPトランジスタ1の構造を模式的に示す図であり、図7はその等価回路図である。P型のサブストレート層2上にN型エピタキシャル層3が積層され、そのN型エピタキシャル層3がトレンチ4によって分離されて各素子領域となる。そして、集積回路の構造上、ベース拡散領域となる前記N型エピタキシャル層3とサブストレート層2との間に寄生フォトダイオード5が発生し、該寄生フォトダイオード5がPNPトランジスタ1のベース端子とサブストレート層2(接地)との間に接続されることになる。
【0003】
したがって、光入射によって、図6で示すようにN型エピタキシャル層3からサブストレート層2へ光電流Ipdが生じると、該光電流IpdはPNPトランジスタ1のベース電流Ibとして作用し、回路の特性に多大な影響を与える。この光電流Ipdは、入射光量に対応して増加するので、光電変換素子と近接して配置される場合に大きくなり、またN型エピタキシャル層3の面積に対応して増加するので、該PNPトランジスタ1の電流容量が大きくなる程、大きくなる。
【0004】
同様に、図8はラテラルNPNトランジスタ11の構造を模式的に示す図であり、図9はその等価回路図である。P型のサブストレート層12上にN型エピタキシャル層13が積層され、そのN型エピタキシャル層13がトレンチ14によって分離されて各素子領域となる。そして、コレクタ拡散領域となる前記N型エピタキシャル層13とサブストレート層12との間に寄生フォトダイオード15が発生し、該寄生フォトダイオード15がNPNトランジスタ11のコレクタ端子とサブストレート層12(接地)との間に接続されることになる。
【0005】
したがって、光入射によって、図8で示すようにN型エピタキシャル層13からサブストレート層12へ光電流Ipdが生じると、該光電流IpdはNPNトランジスタ11のコレクタ電流をバイパスし、回路の特性に多大な影響を与える。この光電流Ipdは、入射光量に対応して増加し、またN型エピタキシャル層13の面積に対応して増加する。しかしながら、NPNトランジスタ11はPNPトランジスタ1に比べて電流駆動能力が大きく、前記N型エピタキシャル層13の面積を小さくでき、また発生する光電流がコレクタ電流に影響するので、電流増幅率hfe分、その影響は小さいと考えられる。
【0006】
また、バーチカルトランジスタでも、前記光電流の影響は小さく、図10および図11を用いて、その構造を説明する。図10はバーチカルPNPトランジスタ21の構造を模式的に示す図であり、図11はその等価回路図である。P型のサブストレート層22上にN型エピタキシャル層23が積層され、そのN型エピタキシャル層23がトレンチ24によって分離されて各素子領域となる構造は、前記ラテラル構造のトランジスタ1,21と同様である。そして、サブストレート層22とN型エピタキシャル層23との間に寄生フォトダイオード25が発生するけれども、バーチカルトランジスタの構造上、N型エピタキシャル層23は、予め定める電位(一般的に電源電圧Vcc)が与えられるだけであり、光リーク電流はトランジスタ動作には影響しない。また、ベース拡散領域(N)とコレクタ拡散領域(P)との間にも寄生フォトダイオード26が存在するけれども、ベース拡散面積が小さいので、その影響は前記ラテラルPNPトランジスタに比べ、非常に小さい。
【0007】
しかしながら、マスク枚数の削減などの関係で、前記構造上、ラテラルトランジスタを採用しなければならない場合があり、また一般的に、入力インピーダンスを向上させるためにNPNトランジスタのコレクタをPNPトランジスタのベースに接続したダーリントン回路がよく用いられる。このダーリントン回路の場合、NPNトランジスタのコレクタで発生した光リーク電流がPNPトランジスタのベース電流となるので、前記バーチカルトランジスタであっても、前記光リーク電流は問題となる。
【0008】
図12は、そのようなダーリントン回路31の電気回路図である。PNPトランジスタqp1のエミッタはハイレベルの電源などのバイアス源に接続され、コレクタが出力端となり、ベースは前記のようにNPNトランジスタqn1のコレクタに接続される。このNPNトランジスタqn1のベースが入力端となり、エミッタは前記出力端に接続される。
【0009】
そして、前記N型エピタキシャル層から成るPNPトランジスタqp1のベースに寄生フォトダイオードdp1が発生し、NPNトランジスタqn1のコレクタに寄生フォトダイオードdn1が発生し、それぞれ光リーク電流i1,i2が流れる。ここで、それぞれのN型エピタキシャル層、すなわちPNPトランジスタqp1のベース拡散領域およびNPNトランジスタqn1のコレクタ拡散領域の面積をs1,s2とすると、前記光リーク電流は、i1=s1*Ipd(p),i2=s2*Ipd(n)となる。ただし、Ipd(p)はPNPトランジスタのN型エピタキシャル層の単位面積当りの光リーク電流量であり、Ipd(n)はNPNトランジスタのN型エピタキシャル層の単位面積当りの光リーク電流量である。
【0010】
したがって、これらの光リーク電流i1,i2の影響は、PNPトランジスタqp1でhfe倍され、出力端からは、以下の光リーク電流Ileakが出力され、回路特性に大きな影響を与える。
【0011】
Ileak=hfe(p)*{s1*Ipd(p)+s2*Ipd(n)}…(1)
ただし、hfe(p)はPNPトランジスタqp1の電流増幅率である。
【0012】
このような寄生フォトダイオードdp1,qn1による光リーク電流の影響を低減する方法として、先ず素子表面を配線用メタルで覆い、該素子表面から侵入する光を遮断する方法がある。しかしながら、遮光できない部分であるチップ側面やチップエッジから侵入する光には充分な対策ができない場合があり、また最近では低コスト化のためにチップ面積の縮小やマスク枚数の削減が求められ、この配線用メタルによる遮光が充分行えなくなっている。さらにまた、省エネルギ化のために低消費電流化が進み、このような寄生フォトダイオードによる光電流の影響は相対的に増加する傾向にある。
【0013】
そこで、このような問題を解決するために、典型的な従来技術である特開平3−262153号公報および特開平6−45536号公報に記載の光電流補償用回路が提案された。これらの従来技術では、単体のPNPトランジスタのベース電流における光リーク電流を補償することが示されているけれども、前記NPNトランジスタを組合わせたダーリントン回路に適用した例について、図13に示す。なお、図13において、図12の構成に対応する部分には、同一の参照符号を付して、その説明を省略する。
【0014】
補償回路32は、PNPトランジスタqp11,qp12と、NPNトランジスタqn11とを備えて構成される。PNPトランジスタqp11のエミッタは前記ハイレベルの電源などのバイアス源に接続され、コレクタから補償電流ioを流し出す。前記PNPトランジスタqp11のベースはカレントミラー回路を構成するPNPトランジスタqp12のベースおよびコレクタと接続され、このPNPトランジスタqp12のエミッタは前記ハイレベルの電源などのバイアス源に接続され、コレクタは前記PNPトランジスタqp11のベースおよびNPNトランジスタqn11のコレクタと接続される。NPNトランジスタqn11のベースは、エミッタとともに接地される。
【0015】
したがって、前述のようにPNPトランジスタqp11,qp12のベースおよびNPNトランジスタqn11のコレクタに寄生フォトダイオードdp11,dp12,dn11がそれぞれ発生し、光リーク電流i3,i4,i5が流れる。ここで、それぞれのN型エピタキシャル層、すなわちPNPトランジスタqp11,qp12のベース拡散領域およびNPNトランジスタqn11のコレクタ拡散領域の面積をs3,s4,s5とすると、i3=s3*Ipd(p),i4=s4*Ipd(p),i5=s5*Ipd(n)となる。
【0016】
ここで、簡単のためトランジスタのベース電流を無視する、すなわち電流増幅率hfe→∞と仮定すると、
io(qp11)
=(m1/m2)*{s5*Ipd(n)+(s3+s4)*Ipd(p)}…(2)
Ileak=hfe(p)*〔{s1*Ipd(p)+s2*Ipd(n)}−(m1/m2)*{s5*Ipd(n)+(s3+s4)*Ipd(p)}〕…(3)
となる。ただし、m1,m2は、カレントミラー回路を構成するPNPトランジスタqp11,qp12の電流比である。
【0017】
このようにして、前記寄生フォトダイオードdp1,dn1で発生した光リーク電流i1,i2を、補償回路32内のトランジスタqp11,qp12、qn11の寄生フォトダイオードdp11,dp12,dn11で発生した前記光リーク電流i3,i4,i5でキャンセルする構成となっている。
【0018】
【特許文献1】
特開平3−262153号公報
【0019】
【特許文献2】
特開平6−45536号公報
【0020】
【発明が解決しようとする課題】
しかしながら、上述のような従来技術において、光リーク電流i1,i2を完全にキャンセルできるのは、以下の2式を同時に満たす場合である。
【0021】
s2=(m1/m2)*s5 …(4)
s1=(m1/m2)*(s3+s4) …(5)
したがって、上式を満たすのは、m1:m2=1:1としても、s1:s2:s3:s4:s5=2:1:1:1:1:1であり、N型エピタキシャル層の総面積は6トランジスタ分必要となり、素子数が増えてチップ面積が増大してしまうという問題がある。
【0022】
また、上述の説明では、簡単のためベース電流の影響を無視、すなわちhfe→∞と仮定したが、実際の電流増幅率hfeの値は、一般的に100前後であり、その影響は無視できないという問題もある。特に、一般的に、コレクタ電流が微小になると、前記電流増幅率hfeは小さくなる傾向があり、ベース電流による影響が大きくなる。また、ラテラルPNPトランジスタの電流増幅率hfeは、ラテラルNPNトランジスタおよびバーチカルPNPトランジスタの電流増幅率hfeより小さく、前記ベース電流の影響が大きくなる。
【0023】
そこで、ベース電流Ibを考慮すると、各トランジスタでは、コレクタ電流Icとの関係は、
Ib=Ic/hfe …(6)
であり、したがって前記式2,3は、式7,8になる。
【0024】
io(qp11)={hfe(p)/(hfe(p)+2)}
*(m1/m2)*{s5*Ipd(n)+(s3+s4)*Ipd(p)}…(7)
Ileak
=(hfe(p)−1)*〔{s1*Ipd(p)+s2*Ipd(n)}
−{hfe(p)/(hfe(p)+2)}*(m1/m2)
*{s5*Ipd(n)+(s3+s4)*Ipd(p)}〕…(8)
したがって、ダーリントン回路に対して、より効果的に、光リーク電流の影響を低減する補償回路が要求される。
【0025】
本発明の目的は、ダーリントン回路の光リーク電流を高精度に補償することができるとともに、チップ面積を抑制することができる光リーク電流補償回路およびそれを用いる光信号用回路を提供することである。
【0026】
【課題を解決するための手段】
本発明の光リーク電流補償回路は、集積回路内に構成され、第1のPNPトランジスタと、その第1のPNPトランジスタのベースがコレクタに接続される第2のNPNトランジスタとのダーリントン回路に発生する光リーク電流を補償する光リーク電流補償回路において、前記第1のPNPトランジスタのコレクタにエミッタが接続され、コレクタが接地されて前記第1のPNPトランジスタのコレクタ電流を吸い込むことで補償を行う第3のPNPトランジスタと、前記第3のPNPトランジスタのベースがコレクタに接続され、ベースとエミッタとが相互に接続されたダイオード構造の第4のNPNトランジスタとのダーリントン回路を備えて構成されることを特徴とする。
【0027】
上記の構成によれば、集積回路内に構成され、第1のPNPトランジスタのベースが第2のNPNトランジスタのコレクタに接続されて構成され、入力インピーダンスを向上させるために好適なダーリントン回路の光リーク電流を補償するにあたって、前記第1のPNPトランジスタのコレクタにエミッタが接続され、コレクタが接地される第3のPNPトランジスタと、前記第3のPNPトランジスタのベースがコレクタに接続され、ベースとエミッタとが相互に接続されたダイオード構造の第4のNPNトランジスタとのダーリントン回路で補償回路を構成し、前記第3のPNPトランジスタのエミッタから前記第1のPNPトランジスタのコレクタ電流を吸い込むことで補償を行う。
【0028】
したがって、前記図13のように第1のPNPトランジスタのベース電流で補償する場合には、補償電流を前記ベース電流に加算するためにカレントミラー回路等が必要になり、素子数が増えてチップ面積が増大してしまうのに対して、コレクタ電流で補償することで、略同じ面積のN型エピタキシャル層を有する第3のPNPトランジスタおよび第4のNPNトランジスタから成るダーリントン回路を、同じ集積回路上において、相互に近接して配置するなど、光の影響が等しくなるように形成すれば、光リーク電流を高精度に補償しつつ、前記チップ面積を抑制することができる。
【0029】
また、本発明の光リーク電流補償回路は、前記第1のPNPトランジスタおよび第2のNPNトランジスタのN型エピタキシャル層の面積をそれぞれS1,S2とし、前記第3のPNPトランジスタおよび第4のNPNトランジスタのN型エピタキシャル層の面積をそれぞれS3,S4とするとき、S1≦S3、かつS2≦S4に形成することを特徴とする。
【0030】
上記の構成によれば、第1のPNPトランジスタのN型エピタキシャル層、すなわちベース拡散領域の面積S1と、第2のNPNトランジスタのN型エピタキシャル層、すなわちコレクタ拡散領域の面積S2と、補償回路における第3のPNPトランジスタのN型エピタキシャル層、すなわちベース拡散領域の面積S3と、第4のNPNトランジスタのN型エピタキシャル層、すなわちコレクタ拡散領域の面積S4とを、上記のように選ぶことによって、光リーク電流以上の補償電流を得ることができ、確実に補償を行うことができる。
【0031】
特に、S1<S3、かつS2<S4とすると、素子のミスマッチ等によって光リーク電流と補償電流とがずれた場合でも、確実に補償を行うことができる。
【0032】
さらにまた、本発明の光リーク電流補償回路は、前記第1のPNPトランジスタのコレクタ電流がベースに与えられる第5のNPNトランジスタを備えることを特徴とする。
【0033】
上記の構成によれば、第1のPNPトランジスタの後段に、さらに第5のNPNトランジスタを設けて入力インピーダンスを向上するようにした回路において、前記光リーク電流と補償電流との差はこの第5のNPNトランジスタのhfe倍されてしまうことになるけれども、前記のように光リーク電流以上の補償電流を得ることができるようにしておくと、前記差を0にすることができ、増幅率が高くなっても、前記光リーク電流の影響を無くすことができる。
【0034】
また、本発明の光リーク電流補償回路は、前記各トランジスタがラテラル構造であることを特徴とする。
【0035】
上記の構成によれば、ラテラル構造のトランジスタは、PNPトランジスタではベース拡散領域、NPNトランジスタではコレクタ拡散領域となるN型エピタキシャル層が広く露出することになるので、本発明が特に効果的である。
【0036】
さらにまた、本発明の光信号用回路は、前記の光リーク電流補償回路を用いることを特徴とする。
【0037】
したがって、光信号用回路に上記の効果を奏することができる。
【0038】
【発明の実施の形態】
本発明の実施の一形態について、図1〜図4に基づいて説明すれば、以下のとおりである。
【0039】
図1は、本発明の実施の一形態の電気回路図である。この回路では、被補償回路として、同じ集積回路上に形成されるPNPトランジスタQP1と、NPNトランジスタQN1とを備えて構成され、入力インピーダンスを向上させるようにしたダーリントン回路41が用いられる。このダーリントン回路41は、前記図12のダーリントン回路31と同様に構成されており、PNPトランジスタQP1のエミッタはハイレベルの電源などのバイアス源に接続され、コレクタが出力端となり、ベースは前記NPNトランジスタQN1のコレクタに接続される。前記NPNトランジスタQN1のベースが入力端となり、エミッタは前記出力端に接続される。
【0040】
そして、N型エピタキシャル層、すなわち前記PNPトランジスタQP1のベースおよびNPNトランジスタQN1のコレクタに形成される寄生フォトダイオードDP1,DN1による光リーク電流I1,I2を補償する補償回路42も、前記ダーリントン回路41と同様に、PNPトランジスタQP11と、NPNトランジスタQN11とを備えて構成されるダーリントン回路から構成されている。前記ダーリントン回路41と補償回路42とは、同じ集積回路上に、光の影響が等しくなるように近接して配置される。前記PNPトランジスタQP11のエミッタは前記PNPトランジスタQP1のコレクタに接続され、コレクタは接地され、ベースは前記NPNトランジスタQN11のコレクタに接続される。前記NPNトランジスタQN11のベースは、コレクタとともに接地される。
【0041】
したがって、前記N型エピタキシャル層から成るPNPトランジスタQP11のベースおよびNPNトランジスタQN11のコレクタに寄生フォトダイオードDP11,DN11が形成され、それらるよる光リーク電流I3,I4が流れる。
【0042】
ここで、それぞれのN型エピタキシャル層であるPNPトランジスタQP1,QP11のベース拡散領域およびNPNトランジスタQN1,QN11のコレクタ拡散領域の面積をS1,S3およびS2,S4とすると、前記光リーク電流は、I1=S1*Ipd(p),I2=S2*Ipd(n)、I3=S3*Ipd(p),I4=S4*Ipd(n)となる。ただし、Ipd(p)はPNPトランジスタのN型エピタキシャル層の単位面積当りの光リーク電流量であり、Ipd(n)はNPNトランジスタのN型エピタキシャル層の単位面積当りの光リーク電流量である。
【0043】
したがって、簡単のためにトランジスタのベース電流を無視する、すなわち電流増幅率hfe→∞と仮定すると、キルヒホッフの法則から、出力端からは、以下の電流Ioutが出力されることになる。
【0044】
Iout=Ileak−Io
=hfe(p)*{S1*Ipd(p)+S2*Ipd(n)}
−hfe(p)*{S3*Ipd(p)+S4*Ipd(n)}…(9)
したがって、S1=S3、かつS2=S4に形成することで、前記光リーク電流Ileakをキャンセルすることができる。そして、この場合、S1:S2:S3:S4=1:1:1:1であり、N型エピタキシャル層の総面積を4トランジスタ分とし,チップ面積を抑えることができる。ただし、hfe(p)はPNPトランジスタQP1,QP11の電流増幅率であり、IleakはPNPトランジスタQP1のコレクタから出力される光リーク電流の総量であり、Ioは補償回路42が前記出力端から吸い込む補償電流である。
【0045】
以上のようにして、ダーリントン回路41に発生した光リーク電流Ileakを補償するにあたって、同様のダーリントン回路で構成される補償回路42を用い、PNPトランジスタQP1のコレクタ電流で補償を行うことで、該光リーク電流Ileakを高精度に補償することができる。これによって、外部から侵入してくる光を遮断できない集積回路で、微小電流を扱っている回路や寄生フォトダイオードの影響を無視できない回路の高精度化に極めて有効である。
【0046】
また、前記図13の構成では、補償電流ioを前記ベース電流に加算するためにカレントミラー回路等が必要になり、素子数が増えてチップ面積が増大してしまうのに対して、コレクタ電流で補償する場合には、補償回路42側に略同じ面積のN型エピタキシャル層を有するPNPトランジスタQP11およびNPNトランジスタQN11を設ければよく、上記のようにチップ面積を抑制することができる。
【0047】
さらにまた、上記の説明では、S1=S3、かつS2=S4、すなわちダーリントン回路41側のトランジスタQP1,QN1と補償回路42側のトランジスタQP11,QN11とのN型エピタキシャル層の面積がそれぞれ等しく形成されているけれども、それをS1<S3、かつS2<S4、すなわち補償回路42側の面積を大きく形成することで、素子のミスマッチ等によって光リーク電流と補償電流Icとがずれた場合でも、確実に補償を行うことができるようになる。
【0048】
ここで、本発明に類似した構成として、特開平3−292775号公報による光リーク電流の補償回路を図2に示す。この従来技術において、図1の構成に対応する部分には、同一の参照符号を付して示す。この従来技術では、単段構成の出力のPNPトランジスタQP1の光リーク電流Ileakを、同様に単段のPNPトランジスタQP11から成る補償回路40が補償電流Ioを吸い込むことで補償している。
【0049】
この従来技術は、PNPトランジスタQP1のコレクタ電流をPNPトランジスタQP11のエミッタ電流で補償することで、ベース電流で補償を行う場合に比べて、高精度に補償を行う点が本発明に類似している。しかしながら、ダーリントン回路41に対応しておらず、前記PNPトランジスタQP11だけでNPNトランジスタQN1の光リーク電流I2までも高精度に補償することは、困難である。
【0050】
図3は、前述のようなダーリントン回路41および補償回路42の一使用例である検波回路の放電回路50のブロック図を示し、図4は、その放電回路50を検波回路58として使用する赤外線リモコンの受信機51の構成を示すブロック図である。この受信機51は、赤外線の送信コード信号を外付けのフォトダイオード52で光電流信号Iinに変換した後、集積回路化された受信チップ53に入力し、該受信チップ53で復調した出力信号RXOUTを、電子機器を制御するマイコン等に出力するものである。前記赤外線信号は、たとえば30〜60kHz程度の予め定められたキャリアで変調されたASK信号である。
【0051】
前記受信チップ53内で、前記光電流信号Iinは、初段アンプ(HA)54、2段目アンプ(2ndAMP)55および3段目アンプ(3rdAMP)56において順次増幅され、キャリアの周波数に適合されているバンドパスフィルタ(BPF)57においてキャリア成分Sigが取出される。そして、次段の前記検波回路58において前記キャリア成分Sigがキャリア検出レベルDetで検波され、さらに積分回路59においてキャリアのある時間が積分されて、その積分出力Intがヒステリシスコンパレータ60において予め定める弁別レベルと比較されることで、キャリアの有無が判別されて前記出力信号RXOUTとしてデジタル出力される。
【0052】
前記初段アンプ54の出力側にはローパスフィルタ61が設けられており、これによって蛍光灯や太陽光による直流レベルが検出され、次段の2段目アンプ55では、初段アンプ54の直接の出力からその直流レベル分が除去されて増幅されることで、前記蛍光灯や太陽光等のノイズによる影響が或る程度除去されている。また、前記初段アンプ54に関連してABCC回路62が設けられており、このABCC回路62によって前記ローパスフィルタ61の出力に対応して初段アンプ54の直流バイアスが制御される。さらに、バンドパスフィルタ57に関連してfoトリミング回路63が設けられており、このfoトリミング回路63内の図示しない直列に接続された抵抗の接続点から引出された端子TRM1〜TRM5間の図示しないツェナダイオードにパルス電流を印加して該ツェナダイオードがトリミングされることによって、バンドパスフィルタ57の中心周波数foが調整される。
【0053】
放電回路50は、NPNトランジスタQN1のベースが接続される入力端には、ノイズ除去用のコンデンサC1が接続され、PNPトランジスタQP1のコレクタが接続される出力端は定電流源F1を介して接地され、コレクタ接地回路を構成している。この放電回路50は、前記検波回路58の出力バッファとして使用され、通常、次段の回路の入力インピーダンスは高いので、前記PNPトランジスタQP1の流し出す電流と定電流源F1の吸い込む定電流I1との差に対応して出力電圧V1が変化する。すなわち、leak>Io+I1となると出力電圧V1は上昇してしまう。このため、leak<Io+I1とすることで、前記出力電圧V1の上昇を防ぐことができ、余分に発生した補償電流は、PNPトランジスタQP1、QP11を流れる。
【0054】
前述のように本発明のダーリントン回路41および補償回路42は、光リーク電流leakを補償し、高い入力インピーダンスを実現できるので、高い入力インピーダンスが必要であるコンデンサC1内蔵の検波回路等に好適に用いることができる。
【0055】
本発明の実施の他の形態について、図5に基づいて説明すれば、以下のとおりである。
【0056】
図5は、本発明の実施の他の形態の電気回路図である。この回路は、被補償回路として、前記図2の回路と同様に構成されるダーリントン回路41に、前記PNPトランジスタQP1のコレクタ電流がベースに与えられるNPNトランジスタQN3を追加し、3段構成とすることで、さらに入力インピーダンスを大きくしている。
【0057】
この場合、S1≦S3、かつS2≦S4を満たすとき、同様の効果を得ることができ、出力電流Ioutは、
Iout=hfe(n)
*〔hfe(p)*{S1*Ipd(p)+S2*Ipd(n)}
−hfe(p)*{S3*Ipd(p)+S4*Ipd(n)}〕…(10)
となる。
【0058】
このようにして、PNPトランジスタQP1の後段に、さらにNPNトランジスタQN3を設けて入力インピーダンスを向上するようにした回路の場合、前記光リーク電流Ileakと補償電流Ioとの差は、このNPNトランジスタQN3のhfe(n)倍されてしまうことになるけれども、前記のように光リーク電流以上の補償電流を得ることができるようにしておくと、前記差を0にすることができ、増幅率が高くなっても、前記光リーク電流Ileakの影響を無くすことができる。
【0059】
さらに、3段以上の多段構成とした場合でも、光リーク電流補償回路を同様に設けることで、影響を低減することができる。また、本発明は、ラテラル(横型)構造のトランジスタで特に大きな効果を得ることができるけれどもバーテカル(縦型)構造のトランジスタに適用されてもよい。
【0060】
【発明の効果】
本発明の光リーク電流補償回路は、以上のように、集積回路内に構成され、第1のPNPトランジスタのベースが第2のNPNトランジスタのコレクタに接続されて構成され、入力インピーダンスを向上させるために好適なダーリントン回路の光リーク電流を補償するにあたって、前記第1のPNPトランジスタのコレクタにエミッタが接続され、コレクタが接地される第3のPNPトランジスタと、前記第3のPNPトランジスタのベースがコレクタに接続され、ベースとエミッタとが相互に接続されたダイオード構造の第4のNPNトランジスタとのダーリントン回路で補償回路を構成し、前記第3のPNPトランジスタのエミッタから前記第1のPNPトランジスタのコレクタ電流を吸い込むことで補償を行う。
【0061】
それゆえ、前記図13のように第1のPNPトランジスタのベース電流で補償する場合には、補償電流を前記ベース電流に加算するためにカレントミラー回路等が必要になり、素子数が増えてチップ面積が増大してしまうのに対して、コレクタ電流で補償することで、略同じ面積のN型エピタキシャル層を有する第3のPNPトランジスタおよび第4のNPNトランジスタから成るダーリントン回路を、同じ集積回路上において、相互に近接して配置するなど、光の影響が等しくなるように形成すれば、光リーク電流を高精度に補償しつつ、前記チップ面積を抑制することができる。
【0062】
また、本発明の光リーク電流補償回路は、以上のように、前記第1のPNPトランジスタおよび第2のNPNトランジスタのN型エピタキシャル層の面積をそれぞれS1,S2とし、前記第3のPNPトランジスタおよび第4のNPNトランジスタのN型エピタキシャル層の面積をそれぞれS3,S4とするとき、S1≦S3、かつS2≦S4に形成する。
【0063】
それゆえ、光リーク電流以上の補償電流を得ることができ、確実に補償を行うことができる。特に、S1<S3、かつS2<S4とすると、素子のミスマッチ等によって光リーク電流と補償電流とがずれた場合でも、確実に補償を行うことができる。
【0064】
さらにまた、本発明の光リーク電流補償回路は、以上のように、前記第1のPNPトランジスタのコレクタ電流がベースに与えられる第5のNPNトランジスタを設けて、入力インピーダンスを向上する。
【0065】
それゆえ、前記光リーク電流と補償電流との差はこの第5のNPNトランジスタのhfe倍されてしまうことになるけれども、前記のように光リーク電流以上の補償電流を得ることができるようにしておくと、前記差を0にすることができ、増幅率が高くなっても、前記光リーク電流の影響を無くすことができる。
【0066】
また、本発明の光リーク電流補償回路は、以上のように、前記各トランジスタを、PNPトランジスタではベース拡散領域、NPNトランジスタではコレクタ拡散領域となるN型エピタキシャル層が広く露出するラテラル構造とする。
【0067】
それゆえ、本発明が特に効果的である。
【0068】
さらにまた、本発明の光信号用回路は、以上のように、前記の光リーク電流補償回路を用いる。
【0069】
それゆえ、光信号用回路に上記の効果を奏することができる。
【図面の簡単な説明】
【図1】本発明の実施の一形態の電気回路図である。
【図2】従来技術の電気回路図である。
【図3】図1で示すダーリントン回路および補償回路の一使用例である検波回路の放電回路のブロック図である。
【図4】図3で示す放電回路を検波回路として使用する赤外線リモコンの受信機の構成を示すブロック図である。
【図5】本発明の実施の他の形態の電気回路図である。
【図6】ラテラルPNPトランジスタの構造を模式的に示す図である。
【図7】図6の等価回路図である。
【図8】ラテラルNPNトランジスタの構造を模式的に示す図である。
【図9】図8の等価回路図である。
【図10】バーチカルPNPトランジスタの構造を模式的に示す図である。
【図11】図10の等価回路図である。
【図12】ダーリントン回路の電気回路図である。
【図13】典型的な従来技術を図12のダーリントン回路に適用した電気回路図である。
【符号の説明】
1 ラテラルPNPトランジスタ
2,12,22 P型のサブストレート層
3,13,23 N型エピタキシャル層
4,14,24 トレンチ
5,15,25 寄生フォトダイオード
11 ラテラルNPNトランジスタ
21 バーチカルPNPトランジスタ
41 ダーリントン回路(被補償回路)
42 補償回路
50 放電回路
51 赤外線リモコンの受信機
52 フォトダイオード
53 受信チップ(集積回路)
54 初段アンプ(HA)
55 2段目アンプ(2ndAMP)
56 3段目アンプ(3rdAMP)
57 バンドパスフィルタ(BPF)
58 検波回路
59 積分回路
60 ヒステリシスコンパレータ
61 ローパスフィルタ
62 ABCC回路
63 foトリミング回路
C1 ノイズ除去用のコンデンサ
DN1,DN11 寄生フォトダイオード
DP1,DP11 寄生フォトダイオード
F1 定電流源
QN1 NPNトランジスタ(第2のトランジスタ)
QN2 NPNトランジスタ(第5のトランジスタ)
QN11 NPNトランジスタ(第4のトランジスタ)
QP1 PNPトランジスタ(第1のトランジスタ)
QP11 PNPトランジスタ(第3のトランジスタ)
Claims (5)
- 集積回路内に構成され、第1のPNPトランジスタと、その第1のPNPトランジスタのベースがコレクタに接続される第2のNPNトランジスタとのダーリントン回路に発生する光リーク電流を補償する光リーク電流補償回路において、
前記第1のPNPトランジスタのコレクタにエミッタが接続され、コレクタが接地されて前記第1のPNPトランジスタのコレクタ電流を吸い込むことで補償を行う第3のPNPトランジスタと、前記第3のPNPトランジスタのベースがコレクタに接続され、ベースとエミッタとが相互に接続されたダイオード構造の第4のNPNトランジスタとのダーリントン回路を備えて構成されることを特徴とする光リーク電流補償回路。 - 前記第1のPNPトランジスタおよび第2のNPNトランジスタのN型エピタキシャル層の面積をそれぞれS1,S2とし、前記第3のPNPトランジスタおよび第4のNPNトランジスタのN型エピタキシャル層の面積をそれぞれS3,S4とするとき、
S1≦S3、かつS2≦S4
に形成することを特徴とする請求項1記載の光リーク電流補償回路。 - 前記第1のPNPトランジスタのコレクタ電流がベースに与えられる第5のNPNトランジスタを備えることを特徴とする請求項2記載の光リーク電流補償回路。
- 前記各トランジスタがラテラル構造であることを特徴とする請求項1〜3の何れか1項に記載の光リーク電流補償回路。
- 前記請求項1〜4の何れか1項に記載の光リーク電流補償回路を用いることを特徴とする光信号用回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002381693A JP4040455B2 (ja) | 2002-12-27 | 2002-12-27 | 光リーク電流補償回路およびそれを用いる光信号用回路 |
CNB2003101196251A CN1270381C (zh) | 2002-12-27 | 2003-11-04 | 光泄漏电流补偿电路以及使用该电路的光信号用电路 |
US10/733,376 US7061303B2 (en) | 2002-12-27 | 2004-02-02 | Photoelectric leak current compensating circuit and optical signal circuit using same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002381693A JP4040455B2 (ja) | 2002-12-27 | 2002-12-27 | 光リーク電流補償回路およびそれを用いる光信号用回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004214924A JP2004214924A (ja) | 2004-07-29 |
JP4040455B2 true JP4040455B2 (ja) | 2008-01-30 |
Family
ID=32652762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002381693A Expired - Fee Related JP4040455B2 (ja) | 2002-12-27 | 2002-12-27 | 光リーク電流補償回路およびそれを用いる光信号用回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7061303B2 (ja) |
JP (1) | JP4040455B2 (ja) |
CN (1) | CN1270381C (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010016052A (ja) * | 2008-07-01 | 2010-01-21 | Rohm Co Ltd | 電流供給回路および電圧比較回路 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5199942B2 (ja) * | 2009-04-30 | 2013-05-15 | シリンクス株式会社 | 電流電圧変換回路 |
CN104748808A (zh) * | 2015-04-20 | 2015-07-01 | 成都千嘉科技有限公司 | 用于燃气表的红外接口系统 |
CN109495079A (zh) * | 2018-12-29 | 2019-03-19 | 苏州英诺迅科技股份有限公司 | 一种补偿高频增益的达林顿电路 |
EP3982627A4 (en) * | 2019-06-28 | 2022-06-08 | Huawei Technologies Co., Ltd. | TRANSMITTER/RECEIVER CIRCUIT, CHIP USING TRANSMITTER/RECEIVER CIRCUIT AND TERMINAL DEVICE |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5003198A (en) * | 1989-09-28 | 1991-03-26 | Texas Instruments Incorporated | Circuit technique for biasing complementary Darlington emitter follower stages |
JP2634679B2 (ja) | 1990-03-12 | 1997-07-30 | シャープ株式会社 | Pnpトランジスタ回路 |
JP2707147B2 (ja) | 1990-04-10 | 1998-01-28 | シャープ株式会社 | 半導体装置 |
JP2522587B2 (ja) * | 1990-06-22 | 1996-08-07 | 株式会社東芝 | 基準電圧源回路 |
JP2906387B2 (ja) | 1992-06-15 | 1999-06-21 | シャープ株式会社 | Pnpトランジスタ回路 |
-
2002
- 2002-12-27 JP JP2002381693A patent/JP4040455B2/ja not_active Expired - Fee Related
-
2003
- 2003-11-04 CN CNB2003101196251A patent/CN1270381C/zh not_active Expired - Fee Related
-
2004
- 2004-02-02 US US10/733,376 patent/US7061303B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010016052A (ja) * | 2008-07-01 | 2010-01-21 | Rohm Co Ltd | 電流供給回路および電圧比較回路 |
Also Published As
Publication number | Publication date |
---|---|
US20040124340A1 (en) | 2004-07-01 |
US7061303B2 (en) | 2006-06-13 |
CN1270381C (zh) | 2006-08-16 |
CN1512583A (zh) | 2004-07-14 |
JP2004214924A (ja) | 2004-07-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7605358B2 (en) | Photodetector having dual photodiode and gain adjusting amplifiers | |
JP4917537B2 (ja) | フィルタ処理を一体化して寄生静電容量が低減されたトランスインピーダンス増幅器 | |
JP4005401B2 (ja) | 増幅回路及び光通信装置 | |
JP4040455B2 (ja) | 光リーク電流補償回路およびそれを用いる光信号用回路 | |
US8027594B2 (en) | Receiving apparatus and electronic device using the same | |
JP2013102558A (ja) | 光受信回路用信号増幅器 | |
JP2001068947A (ja) | 光インタコネクション受信モジュール | |
US7299022B2 (en) | Carrier detecting circuit and infrared communication device using same | |
US7495478B2 (en) | Comparator and infrared remote control receiver | |
TW201711517A (zh) | 光模組 | |
JP2010153484A (ja) | 受光回路 | |
JPH08181348A (ja) | 光電変換装置 | |
JP2003087061A (ja) | 定電圧回路およびそれを用いる赤外線リモコン受信機 | |
KR100848360B1 (ko) | 집적된 필터링 및 감소된 기생 커패시턴스를 갖는트랜스임피던스 증폭기 | |
JP4076805B2 (ja) | カレントミラー回路およびそれを用いる光信号用回路 | |
JP5045370B2 (ja) | 半導体回路装置 | |
JP3534209B2 (ja) | 受光回路 | |
US8035072B2 (en) | Optical semiconductor device and infrared data communication apparatus eliminating low frequency component | |
WO2003009466A1 (fr) | Circuit de preamplification | |
US7075956B2 (en) | Optical semiconductor device | |
JP4567177B2 (ja) | 広帯域プリアンプ | |
KR100787081B1 (ko) | 광센서모듈 | |
EP1313145A1 (en) | Amplifier circuit apparatus and method of EMI suppression | |
JPH0485885A (ja) | フォトカプラ | |
FR2920248A1 (fr) | Circuit de transformateur symetrique-dissymetrique actif |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050525 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070919 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071106 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071107 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131116 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |