KR20080101757A - 고체 촬상 장치, 촬상 기기, 전자 기기 - Google Patents

Abstract

고체 촬상 장치는, 단위 화소가 배열된 화소부와, 화소부의 각 단위 화소로부터 읽어 내어진 아날로그 화소 신호에 기초하여, 서로 상보 관계를 갖는 2종류의 상보 신호를 생성하는 상보 신호 생성부와, 2종류의 상보 신호를 전송하는 2종류의 상보 신호선과, 2종류의 상보 신호의 각각을 상보 신호선 상에서 전송시키는 수평 주사부와, 2종류의 상보 신호선 상의 신호를 차동 입력으로 받아서 비교하는 차동 증폭부를 포함한다.

고체 촬상 장치, 아날로그 화소 신호, 단위 화소, 진폭 레벨 변경부, 차동 증폭부

Description

고체 촬상 장치, 촬상 기기, 전자 기기{SOLID-STATE IMAGING DEVICE, IMAGING APPARATUS, AND ELECTRONIC APPARATUS}

본 발명은 2007년 5월 18일에 일본 특허청에 출원된 일본 특허 출원 제2007-132787호와 관련된 주제를 포함하며, 이 출원의 전체 내용은 참조로서 본 명세서에서 인용된다.

본 발명은, 물리량 분포 검지를 위한 반도체 장치의 일례인 고체 촬상 장치, 촬상 기기, 및 전자 기기에 관한 것이고, 보다 구체적으로, 신호를 다른 기능부나 외부에 순차 (예를 들면, 신호를 수평 전송해서) 출력하는 메카니즘에 관한 것이다.

전기 회로의 분야에서는, 임의의 기능부에서 생성한 전기 신호를 다른 기능부나 외부에 순차적으로 (예를 들면, 수평 전송해서) 출력하는 것이 종종 행해진다.

예를 들면 광이나 방사선의 외부로부터 입력되는 전자파 혹은 압력(접촉 등) 등의 물리량 변화에 대하여 감응성을 나타내는 단위 구성 요소(예를 들면, 화소)를 행렬 형상으로 복수 개 배열해서 이루어지는 물리량 분포 검지 반도체 장치가 다양 한 분야에서 사용되고 있다.

일례로서 영상 기기의 분야에서는, 물리량의 일례인 광(전자파의 일례)의 변화를 검지하는 CCD(Charge Coupled Device)형 혹은 MOS(Metal Oxide Semiconductor; 금속 산화막 반도체)나 CMOS(Complementary Metal-oxide Semiconductor; 상보 금속 산화막 반도체)형의 촬상 소자(촬상 디바이스)를 갖는 고체 촬상 장치가 사용되고 있다.

최근에는, 고체 촬상 장치의 일례로서, CCD 이미지 센서가 갖는 다양한 문제를 극복할 수 있는 MOS 및 CMOS형의 이미지 센서가 주목받고 있다. 컴퓨터 기기의 분야에서는, 압력에 기초한 전기적 특성의 변화나 광학적 특성의 변화에 기초하여 지문의 상을 검지하는 지문 인증 장치 등이 사용되고 있다. 이들 장치는, 단위 구성 요소(고체 촬상 장치에서는 화소)에 의해 전기 신호로 변환된 물리량 분포를 전기 신호로서 읽어낸다.

예를 들면, CMOS 이미지 센서는, 화소마다 플로팅 디퓨전(floating diffusion) 앰프 등에 의한 증폭 회로를 갖고 있다. 화소 신호의 읽어내기에 있어서, 소위 열(column) 병렬 출력형 혹은 컬럼형이라 불리는 시스템이 많이 사용된다. 이 열 병렬 출력형 시스템 혹은 컬럼형 시스템은, 어드레스 제어의 일례로서, 화소 어레이부 내의 임의의 1행(row)을 선택하고, 그 1행의 화소를 동시에 액세스해서, 그 1행의 전체 화소에 대해서 동시 병렬적으로, 화소 신호를 화소 어레이부로부터 읽어내는 시스템이다.

고체 촬상 장치에서는, 화소 어레이부로부터 읽어 내어진 아날로그 화소 신 호를, 아날로그-디지털 변환 장치(AD 변환 장치; Analog Digital Converter)에서 디지털 데이터로 변환하고 나서 외부에 출력하는 방식이 채용되는 경우도 있다.

이 점에 대해서는, 열 병렬 출력형의 고체 촬상 장치에 대해서도 마찬가지이다. 고체 촬상 장치의 신호 출력 회로에 대해서는 다양한 것이 고안되어 있다. 신호 출력 회로의 가장 앞선 형태의 일례로서, 열마다 AD 변환 장치를 구비하고, 디지털 데이터로서 화소 정보를 외부에 취출하는 시스템이 고려된다(예를 들면, W. Yang 등의 "집적된 800x600 CMOS 이미지 시스템(An Integrated 800x600 CMOS Image System)"(ISSCC99 DIGEST OF TECHNICAL PAPERS, SESSION 17/PAPER WA17.3, pp.304-305, 2월호, IEEE, 1999)(이하, 비특허 문헌 1로 지칭됨)을 참조).

AD 변환 시스템으로서, 회로 규모나 처리 속도(고속화)나 분해능 등의 관점으로부터 다양한 시스템이 생각되고 있다. 일례로서, 아날로그의 단위 신호와 점차 값이 변화되는 소위 램프 형상의 참조 신호(램프파)를 비교하고, 단위 신호를 디지털 데이터로 변환하고 이 비교 처리와 병행해서 카운트 처리를 행하고, 비교 처리가 완료된 시점에서의 카운트값에 기초하여 단위 신호의 디지털 데이터를 취득하는, 소위 슬로프(slope) 적분형 혹은 램프 신호 비교형(이하 본 명세서에서는 참조 신호 비교형이라고 칭함)이라고 불리는 AD 변환 시스템이 있다. 상기 비특허 문헌 1에서, 참조 신호 비교형 AD 변환 시스템을 채용한 구성예가 개시되어 있다. 화소로부터의 아날로그 출력은 저대역에서 열 병렬로 AD 변환될 수 있다. 이는 고화질과 고속성을 모두 실현하는 이미지 센서에 적합하다고 할 수 있다.

그러나, 단위 화소로부터 얻어진 화소 신호에 기초하는 화소의 정보를 후단에 출력하는 경우(일반적으로는 수평 전송이라 불림), 수평 전송용의 신호선(정보전송로: 특히 수평 신호선이라고 칭함)에 존재하는 기생 용량이 문제로 된다. 기생 용량의 용량값이 커지면, 그 기생 용량은 더욱 신호 지연의 원인이 되어, 정보 전송의 고속화를 방해하게 된다.

예를 들면, 프레임 레이트(frame rate)를 높이는 등 이유로 고속 동작을 행하는 경우에는, 행 주사, 수평 전송 등의 동작을 고속으로 동작시킬 필요가 있다. AD 변환을 수반하는 경우에는, AD 변환도 고속으로 동작시킬 필요가 있다. 이 고속 동작중에 수평 전송을 고속화시키고자 하는 경우, 열 어드레스 선택으로 지정된 열의 정보 출력단이 수평 신호선을 구동하고, 그 열의 정보가 후단의 회로에 도달할 때까지의 시간이 지배적으로 된다.

열 병렬 출력형을 채용하는 경우에는, 수평 신호선에는 수평 방향의 화소 열분의 정보 출력단이 접속된다. 정보 출력단 각각이 갖는 기생 용량이 합성되어 전체의 기생 용량이 형성된다. 정보 전송로인 수평 신호선의 길이에 기인하는 선 저항 R은 화소 열의 수에 의존해서 커진다. 선택된 열의 정보 출력단은 그 큰 기생 용량 C나 큰 선 저항 R을 부하로서 구동하게 된다. 기생 CR이 화소 정보의 전송 속도를 제한한다. 최근에, 다화소화의 요구가 있기 때문에, 수평 신호선에 접속되는 정보 출력단의 수가 증가하는 경향이 있다. 이는 최근에 특히 요구되는 고속 동작화의 제약이 된다.

본 발명은, 신호를 다른 기능부나 장치 외부에 순차적으로 전송해서 출력하고, 그 신호를 고속 전송할 수 있는 메카니즘을 제공하기 위한 것이다.

본 발명의 일 실시 형태에 따라서, 화소부의 각 단위 화소로부터 읽어 내어진 아날로그 화소 신호에 기초하여, 서로 상보 관계를 갖는 2종류의 상보 신호를 생성하는 상보 신호 생성부와, 2종류의 상보 신호를 전송하는 2종류의 상보 신호선과, 2종류의 상보 신호의 각각을 상보 신호선 상에서 전송시키는 수평 주사부와, 2종류의 상보 신호선 상의 신호를 차동 입력으로 받아서 비교하는 차동 증폭부를 포함하는 고체 촬상 장치가 제공된다.

단적으로 말하면, 이 고체 촬상 장치는, 화소 정보를 수평 전송할 때에, 이 화소 정보가 서로 상보 관계를 갖는 2종류의 상보 신호로서 전송되고, 후단의 차동 증폭부에서 본래의 정보(혹은 그것에 상당하는 정보)가 재생된다는 특징을 갖는다.

고체 촬상 장치는 원 칩으로서 형성된 형태이어도 되고, 촬상부와, 신호 처리부가 모여서 패키징된, 촬상 기능을 갖는 모듈 형상의 형태이어도 된다.

본 실시 형태는 촬상 기기에도 적용 가능하다. 이 경우, 촬상 기기는 고체 촬상 장치와 마찬가지의 효과를 얻는다. 여기에서, 촬상 기기는 카메라(혹은 카메라 시스템)나 촬상 기능을 갖는 휴대 기기를 지칭한다. "촬상"은, 통상의 카메라 촬영시의 상의 촬영뿐만 아니라, 광의의 의미로서 지문 검출 등도 포함한다.

본 발명의 다른 실시 형태에 따라서, 서로 상보 관계를 갖는 2종류의 상보 정보를 전송하는 2종류의 상보 신호선과, 2종류의 상보 정보의 각각을 상보 신호선 상에서 전송시키는 주사부와, 2종류의 상보 신호선 상의 상보 정보를 각각 증폭하는 증폭부와, 증폭부에서 증폭된 각 신호를 차동 입력으로 받아서 비교하는 차동 증폭부를 구비하는 전자 기기가 제공된다.

단적으로 말하면, 전자 기기는, 정보를 전송할 때에, 서로 상보 관계를 갖는 2종류의 상보 데이터로 전송해서 후단의 차동 증폭부에서 본래의 데이터를 재생한다. 특히, 상보 신호선과 차동 증폭부 사이에 증폭부를 개재시켜, 신호선측의 진폭은 작게 하고, 또한 차동 증폭부의 입력측은 진폭을 크게 하는 점에 특징을 갖는다.

본 발명의 일 실시 형태에 따르면, 화소 정보는 상보 신호로서 전송되어 후단의 차동 증폭부에서 재생된다. 따라서, 신호선에 노이즈가 혼입해도, 그 영향을 캔슬할 수 있다. 그 결과, 고속 전송이 가능하게 된다.

본 발명의 다른 실시 형태에 따르면, 디지털 데이터는 상보 데이터로서 전송되어 후단의 차동 증폭부에서 재생된다. 따라서, 신호선에 노이즈가 혼입해도, 그 영향을 캔슬할 수 있다. 상보 신호선과 차동 증폭부 사이에 증폭부를 개재시켜, 신호선측의 진폭은 작게 하고, 또한 차동 증폭부의 입력측은 진폭을 크게 한다. 이에 따라, 버스 라인인 수평 신호선 상의 기생 용량에 기인하는 문제를 개선할 수 있다. 이는 대 진폭의 정보의 전송보다도 소 진폭의 정보의 전송 쪽이 저소비 전력이며, 또한 고속 전송 동작이 가능하기 때문이다.

이하, 도면을 참조해서 본 발명의 실시 형태에 대해서 상세하게 설명한다. 이하에서는，X-Y 어드레스형의 고체 촬상 장치의 일례인 CMOS 고체 촬상 장치를 디바이스로서 사용한 경우를 예로 설명한다. 또한，CMOS 고체 촬상 장치는 모든 화소가 NMOS로 이루어지는 것으로서 가정한다.

단 이것은 일례이다. 사용되는 디바이스는 MOS형의 고체 촬상 장치로 한정되지 않는다. 광이나 방사선 등의 외부로부터 입력되는 전자파에 대하여 감응성을 나타내는 단위 구성 요소를 라인 형상 혹은 매트릭스 형상으로 복수 개 배열해서 이루어지는 물리량 분포 검지용의 반도체 장치의 모두에, 후술하는 모든 실시 형태를 마찬가지로 적용할 수 있다.

<고체 촬상 장치의 개요>

도 1은, 본 발명의 일 실시 형태에 따른 고체 촬상 장치로서의 CMOS 고체 촬상 장치(CMOS 이미지 센서)의 개략 구성도이다.

고체 촬상 장치(1)는, 입사 광량에 따른 신호를 출력하는 수광 소자(전하 생성부의 일례)를 포함하는 복수 개의 화소가 행 및 열로 배열된(즉 2차원 매트릭스 형상의) 화소부를 갖는다. 각 화소로부터의 신호 출력은 전압 신호이다. CDS(Correlated Double Sampling; 상관 2중 샘플링) 처리 기능부, 아날로그 디지털 변환부(ADC; Analog Digital Converter) 등이 고체 촬상 장치(1)에 열 병렬로 형성되어 있는 것이다.

"열 병렬로 CDS 처리 기능부 및 디지털 변환부가 형성되어 있다"란, 수직 열 의 수직 신호선(열 신호선의 일례)(19)에 대하여 실질적으로 병렬로 복수의 CDS 처리 기능부 및 디지털 변환부가 형성되어 있는 것을 의미한다.

복수의 각 기능부는, 디바이스를 평면으로 봤을 때，모두 화소 어레이부(10)에 대하여 열 방향의 한쪽의 단연측(edge side)(도 1의 하측에 배치되어 있는 출력측)에만 배치되어 있는 형태의 것일 수 있다. 택일적으로, 화소 어레이부(10)에 대하여 열 방향의 한쪽의 단연측(도 1의 하측에 배치되어 있는 출력측)과 그 반대측인 다른 쪽의 단연측(도 1의 상측)으로 나누어 배치되어 있는 형태의 것일 수도 있다. 후자의 경우, 행 방향의 읽어내기 주사(수평 주사)를 행하는 수평 주사부도 각 단연측에 나누어서 배치되고, 각각이 독립적으로 동작 가능하게 구성하는 것이 좋다.

예를 들면, 열 병렬로 CDS 처리 기능부 및 디지털 변환부가 형성되어 있는 전형예로서, 촬상부의 출력측에 형성한 컬럼 영역이라고 불리는 부분에, CDS 처리 기능부 및 디지털 변환부를 수직 열마다 형성하여, 순차적으로 출력측에 읽어내는 컬럼형이 있다. 고체 촬상 장치(1)는 컬럼형(열 병렬형)에 한하지 않는다. 예를 들어, 인접하는 복수(예를 들면 2개분)의 수직 신호선(19)(수직 열)에 대하여 1개의 CDS 처리 기능부 및 1개의 디지털 변환부를 할당하는 형태나, N 라인 간격(N은 양의 정수; N 라인 사이에 N-1 라인을 배치함)의 N개의 수직 신호선(19)(수직 열)에 대하여 1개의 CDS 처리 기능부 및 1개의 디지털 변환부를 할당하는 형태를 채용할 수도 있다.

컬럼형을 제외한 모든 형태에서, 복수의 수직 신호선(19)(수직 열)이 1개의 CDS 처리 기능부 및 1개의 디지털 변환부를 공통으로 사용한다. 이 때문에, 화소 어레이부(10)측으로부터 공급되는 복수 열의 화소 신호를 1개의 CDS 처리 기능부 및 1개의 디지털 변환부에 공급하는 절환 회로(스위치)를 형성한다. 후단의 처리에 따라서, 출력 신호를 유지하는 메모리를 형성하는 등의 대처가 별도로 필요하게 된다.

어쨌든, 복수의 수직 신호선(19)(수직 열)에 대하여 1개의 CDS 처리 기능부 및 1개의 디지털 변환부를 할당하는 형태 등을 채용함으로써, 화소 신호를 화소 열 단위로 읽어낸 후에 각 화소 신호의 신호 처리를 행하여 마찬가지의 신호 처리를 각 단위 화소 내에서 행하는 것에 비하여, 각 단위 화소 내의 구성을 간소화하고, 이미지 센서의 다화소화, 소형화, 저비용화 등에 대응할 수 있다.

또한, 열 병렬로 배치된 복수의 신호 처리부에서 1행분의 화소 신호를 동시병행 처리할 수 있다. 이 때문에, 출력 회로측 및 디바이스의 외부에서 1개의 CDS 처리 기능부 및 1개의 디지털 변환부에서 처리를 행하는 경우에 비하여, 신호 처리부를 저속으로 동작시킬 수 있다. 이러한 형태는 소비 전력, 대역 성능, 노이즈 등의 면에서 유리하다. 다시 말하면, 소비 전력, 대역 성능 등을 동일하게 하는 경우, 센서 전체의 고속 동작이 가능하게 된다.

또한, 컬럼형의 구성인 경우, 신호 처리부를 저속으로 동작시킬 수 있어, 소비 전력, 대역 성능, 노이즈 등의 면에서 유리함과 함께 절환 회로(스위치)가 불필요한 이점도 있다. 이하의 실시 형태에서는, 특별히 다른 언급이 없는 한, 이 컬럼형이 적용된다.

도 1에 도시하는 바와 같이, 본 실시 형태의 고체 촬상 장치(1)는, 복수의 단위 화소(3)가 행 및 열로 배열된 화소부나 촬상부 등이라고도 칭해지는 화소 어레이부(10)와, 화소 어레이부(10)의 외측에 형성된 구동 제어부(7)와, 화소 어레이부(10)의 단위 화소(3)에 화소 신호 읽어내기용의 동작 전류(읽어내기 전류)를 공급하는 읽어내기 전류원부(24)와, 수직 열마다 배치된 컬럼 회로(25)를 갖는 컬럼 처리부(26)와, 출력 회로(S/A: 센스 앰프)(28)를 구비하고 있다. 이들 각 기능부는 동일한 반도체 기판 위에 형성되어 있다.

또한, 필요에 따라서, 출력 회로(28)의 전단에 디지털 연산부(29)를 형성하여도 된다. 여기에서, "필요에 따라서"란, 컬럼 회로(25)가 아니라 컬럼 회로(25)의 후단에서 리세트 레벨 Srst와 신호 레벨 Ssig 사이의 차분 처리를 행하는 경우나, 컬럼 처리부(26)에서 보수 카운트 처리를 행하는 것에 대응한 데이터 수정이나, 그 밖의 곱의 합 연산 처리를 행하는 경우 등을 의미한다.

도 1에서는, 도시의 명료성을 위해서, 행 및 열의 일부가 생략된다. 하지만, 실제로는, 각 행이나 각 열에는 수십 내지 수천의 단위 화소(3)가 배치된다. 이 단위 화소(3)는 전형적으로, 검지부의 일례인 수광 소자(전하 생성부)로서의 포토다이오드와, 증폭용의 반도체 소자(예를 들면 트랜지스터)를 갖는 화소 내 앰프(화소 신호 생성부의 일례)로 구성된다.

고체 촬상 장치(1)에서, 색 분해 필터를 사용함으로써 화소 어레이부(10)를 컬러 촬상에 적용할 수 있다. 즉, 화소 어레이부(10)는, 각 전하 생성부(포토다이오드 등)의 전자파(본 예에서는 광)가 입사되는 수광면에 컬러 화상을 촬상하기 위 한 복수 색의 색 필터의 조합으로 이루어지는 색 분해 필터 중 어느 하나의 색 필터를, 예를 들면 소위 베이어(Bayer) 배열 등으로 해서 형성함으로써, 컬러 화상 촬상에 적용된다.

각 컬럼 회로(25)는, 화소 신호 So의 기준 레벨인 화소 리세트 직후의 신호 레벨(이하 리세트 레벨이라고 칭함)과 신호 레벨 사이에서 차분 처리를 실행하여, 리세트 레벨과 신호 레벨의 차로 나타내지는 신호 성분을 취득하는 차분 처리부(CDS)(25a)와, 화소 신호의 기준 레벨인 리세트 레벨과 신호 레벨과의 차인 신호 성분을 N비트 디지털 데이터로 변환하는 AD 변환부(ADC)(25b)의 기능을 구비하고 있다.

차분 처리부(25a)와 AD 변환부(25b)의 배치 순서는 임의적이다. 예를 들면, 도 1에 도시하는 바와 같이, 차분 처리부(25a)에 의해 아날로그의 리세트 레벨과 아날로그 신호 레벨 사이에서 차분 처리를 행하고, 그 차분 처리 결과를 AD 변환부(25b)에서 디지털 데이터로 변환하는 구성으로 하여도 된다. 택일적으로, 도시하지는 않았지만, AD 변환부(25b)에서 리세트 레벨과 신호 레벨을 각각 디지털 데이터로 변환하고, 각 디지털 데이터 간의 차분을 차분 처리부(25a)에서 계산하는 구성으로 하여도 된다. 화소 신호를 AD 변환부(25b)에서 디지털 데이터로 변환하는 것은 필수는 아니다.

차분 처리부(25a)의 기능은, 화소 신호 전압 Vx의 리세트 레벨 Srst와, 참인 (수광 광량에 따른) 신호 성분 Vsig를 포함하는 신호 레벨 Ssig와의 차분을 계산하는 처리(소위 CDS 처리와 등가)와 등가로 된다. 이 기능으로, 고정 패턴 노이 즈(FPN; Fixed Pattern Noise) 및 리세트 노이즈라고 말하여지는 노이즈 신호 성분을 제거할 수 있다.

이렇게, 본 실시 형태의 컬럼 회로(25)는, 화소 어레이부(10)로부터 전송된 아날로그 화소 신호를 디지털 데이터로 변환하는 AD 변환 기능과, 노이즈 성분을 억제 및 제거하는 기능의 양쪽을 겸비한 AD 변환/노이즈 제거 신호 처리 장치로서 기능하도록 구성될 수 있다. 컬럼 회로(25)는，행 어드레스를 선택하는 수직 주사부(14)에서 선택된 행의 단위 화소(3)로부터 출력되는 화소 신호 전압 Vx를 각 1행에 대해 동시에 n비트의 디지털 데이터로 변환하고 노이즈 제거 신호 처리를 행한다.

컬럼 처리부(26)에서의 AD 변환 처리로서, 행 단위로 병렬로 유지된 아날로그 신호를, 열마다 형성된 컬럼 회로(25)(상세하게는 AD 변환부(25b))를 사용하여, 행마다 병렬로 AD 변환하는 방법을 채용할 수 있다. 이 경우에는, 참조 신호 비교형(싱글 슬로프 적분형, 램프 신호 비교형 등)의 AD 변환 시스템을 채용하는 것이 바람직하다. 이 방법은, 간단한 구성으로 AD 변환기를 실현할 수 있기 때문에, 병렬로 형성해도 회로 규모가 커지지 않는다고 하는 특징을 가지고 있다.

이 경우에, AD 변환부(25b)의 회로 구성이나 동작을 연구함으로써, AD 변환과 함께, 수직 신호선(19)을 통해서 입력된 전압 모드의 화소 신호에 대하여, 화소 리세트 직후의 리세트 레벨과 참인(수광 광량에 따른) 신호 레벨과의 차분을 계산하는 CDS 처리를 행할 수 있다. AD 변환부(25b)를 고정 패턴 노이즈 등의 노이즈 신호 성분을 제거하는 차분 처리부(25a)로서도 기능시킬 수 있다.

참조 신호 비교형의 AD 변환에 있어서, 변환 개시(비교 처리의 개시)로부터 변환 종료(비교 처리의 종료)까지의 시간에 기초하여 카운트 동작 유효 기간(그 기간을 나타내는 신호를 카운트 인에이블 신호라고 칭함)을 결정하고, 카운트 인에이블 신호에 기초하여 아날로그의 처리 대상 신호를 디지털 데이터로 변환한다.

컬럼 회로(25)로서 참조 신호 비교형 AD 변환 방식을 채용하는 것은 일례일 뿐이다. AD 변환 처리나 노이즈 제거 신호 처리를 행할 수 있는 것이면 그 밖의 임의의 회로 구성을 바람직하게 채용할 수 있다.

컬럼 회로(25)에서 화소 신호 전압 Vx를 AD 변환해서 디지털 데이터로 해서 수평 전송한다. 하지만, 컬럼 회로(25)는 이에 한하지 않는다. 화소 신호 전압 Vx에 대응하는 아날로그 정보를 수평 전송하는 것이어도 된다. 이때에는, 화소 열마다, 차분 처리부(25a)에서 화소 신호 전압 Vx의 리세트 레벨 Srst와 신호 레벨 Ssig와의 차분을 계산하는 CDS 처리를 행하는 것이 바람직하다.

본 실시 형태는, 수평 전송에서의 수평 신호선(18) 상의 부하 용량에 기인하는 문제를 해결하는 구조에 특징이 있다. 참조 신호 비교형의 AD 변환의 구체적인 메카니즘으로서, 예를 들면 비특허 문헌 1에 기재된 메카니즘을 비롯하여 어떤 것을 이용해도 된다.

상세 내용은 후술하지만, 본 실시 형태의 수평 전송은, 화소 신호 전압 Vx에 대응하는 1개의 정보를 나타내는 2개의 상보 관계(complementarity)를 갖는 정보를 수평 전송해서 후단 회로에서 본래의 정보를 복원하도록 하는 점에 특징을 갖는다. 특히, 바람직하게는, 화소 신호 전압 Vx를 AD 변환해서 얻은 디지털 정보의 각 비 트 데이터에 대해서, 상보 관계를 갖는 논리가 서로 반대인 2개의 상보 데이터를 수평 전송해서 후단 회로에서 본래의 비트 데이터를 복원하도록 한다.

예를 들면, 아날로그 정보를 수평 전송하는 경우이면, 서로 역극성의 차동 신호를 각각 서로 다른 쌍을 이루는 수평 신호선(18, 18x)을 통해 출력 회로(28)에 전송한다. 디지털 데이터를 수평 전송하는 경우이면, 각 비트에 L/H가 역의 관계를 갖는 상보 데이터(상보 비트 데이터)를 각각 서로 다른 쌍을 이루는 (각 비트에 대한) 수평 신호선(18, 18x)을 통해 출력 회로(28)에 전송한다. 차동 신호나 상보 데이터를 어떻게 생성할지는 임의적인 것이다. 차동 신호와 상보 데이터를 통합해서 상보 정보라고 칭한다.

구동 제어부(7)는, 화소 어레이부(10)의 신호를 순차적으로 읽어내기 위한 제어 회로 기능을 구비하고 있다. 예를 들면 구동 제어부(7)는, 열 어드레스나 열 주사를 제어하는 수평 주사부(열 주사 회로)(12)와, 행 어드레스나 행 주사를 제어하는 수직 주사부(행 주사 회로)(14)와, 내부 클럭을 생성하는 등의 기능을 갖는 통신/타이밍 제어부(20)를 구비하고 있다.

단위 화소(3)는, 행 선택을 위한 행 제어선(15)을 통해서, 수직 주사부(14)와, 수직 신호선(19)을 통해서 컬럼 회로(25)가 수직 열마다 형성되어 있는 컬럼 처리부(26)와 각각 접속되어 있다. 행 제어선(15)은 수직 주사부(14)로부터 화소에 들어가는 배선 전반을 나타낸다.

수직 주사부(14)는 화소 어레이부(10)의 행을 선택하고, 그 행에 필요한 펄스를 공급한다. 예를 들면, 수직 방향의 읽어내기 행을 규정하는(화소 어레이 부(10)의 행을 선택하는) 수직 디코더(14a)와, 수직 디코더(14a)에서 규정된 읽어내기 어드레스 상(행 방향)의 단위 화소(3)에 대한 행 제어선(15)에 펄스를 공급해서 구동하는 수직 구동부(14b)를 갖는다. 또한, 수직 디코더(14a)는, 신호를 읽어내는 행(읽어내기 행: 선택 행이나 신호 출력 행이라고도 칭함) 이외에, 전자 셔터용의 행 등도 선택한다.

수평 주사부(12)는, 클럭에 동기해서 컬럼 처리부(26)의 컬럼 회로(25)를 순서대로 선택하고 화소 신호를 디지털 변환한 데이터를 수평 신호선(18)에 읽어내는 읽어내기 주사부의 기능을 갖는다. 예를 들면, 수평 주사부(12)는, 수평 방향의 읽어내기 열을 규정하는(컬럼 처리부(26) 내의 개개의 컬럼 회로(25)를 선택하는) 수평 디코더(12a)와, 수평 디코더(12a)에서 규정된 읽어내기 어드레스에 따라서, 컬럼 처리부(26)의 각 신호를 수평 신호선(18)에 유도하는 수평 구동부(12b)를 갖는다. 수평 신호선(18)은 컬럼 회로(25)에서 생성된 데이터를 전송하기 위한 버스 라인이다.

도시하지는 않았지만, 통신/타이밍 제어부(20)는, 각 부의 동작에 필요한 클럭이나 소정 타이밍의 펄스 신호를 공급하는 타이밍 제너레이터 TG(읽어내기 어드레스 제어 장치의 일례)의 기능 블록과, 단자(5a)를 통해서 외부의 주 제어부로부터 공급되는 마스터 클럭 CLK0을 수취하고, 또한 단자(5b)를 통해서 외부의 주 제어부로부터 공급되는 동작 모드 등을 명령하는 데이터를 수취하고, 또한 고체 촬상 장치(1)의 정보를 포함하는 데이터를 외부의 주 제어부에 출력하는 통신 인터페이스의 기능 블록을 구비한다.

예를 들면, 통신/타이밍 제어부(20)는 수평 어드레스 신호를 수평 디코더(12a)에, 수직 어드레스 신호를 수직 디코더(14a)에 출력한다. 각 디코더(12a, 14a)는, 그 어드레스 신호를 받아서 그에 대응하는 행 및 열을 각각 선택한다. 수평 주사부(12) 및 수직 주사부(14)는, 어드레스 설정용의 디코더(12a, 14a)를 포함하고, 통신/타이밍 제어부(20)로부터 공급되는 제어 신호 CN1, CN2에 응답해서 시프트 동작(주사) 등에 의해 읽어내기 어드레스를 절환한다.

이 경우에, 단위 화소(3)를 2차원 매트릭스 형상으로 배치하고 있기 때문에, 단위 화소(3)에 형성되는 화소 신호 생성부에 의해 생성되어 수직 신호선(19)을 통해서 열 방향으로 출력되는 아날로그 화소 신호를 행 단위로(열 병렬로) 액세스해 수신하는 (수직) 스캔 읽기(scanning)를 행하고, 이 후에, 수직 열의 배열 방향인 행 방향으로 액세스해서 화소 신호(본 예에서는 디지털화된 화소 데이터)를 출력측에 읽어내는 (수평) 스캔 읽기를 행하도록 함으로써, 화소 신호나 화소 데이터의 읽어내기의 고속화를 도모하는 것이 좋다. 물론, 스캔 읽기에 한하지 않고, 읽어내고자 하는 단위 화소(3)를 직접적으로 어드레스 지정함으로써, 필요한 단위 화소(3)의 정보만을 읽어내는 랜덤 액세스도 가능하다.

수평 주사부(12) 및 수직 주사부(14) 등의 구동 제어부(7)의 각 요소는, 화소 어레이부(10)와 함께, 반도체 집적 회로 제조 기술과 마찬가지의 기술을 이용해서 단결정 실리콘 등의 반도체 영역에 일체적으로 형성된 소위 1칩의 요소(동일한 반도체 기판 위에 형성되어 있는 요소)로서, 및 반도체 시스템의 일례인 CMOS 이미지 센서로서, 본 실시 형태의 고체 촬상 장치(1)의 일부를 이루도록 적용된다.

고체 촬상 장치(1)는, 이렇게 각 부가 반도체 영역에 일체적으로 형성된 1칩으로서 형성된 형태이어도 된다. 택일적으로, 도시하지는 않았지만, 고체 촬상 장치(1)는, 화소 어레이부(10), 구동 제어부(7), 컬럼 처리부(26) 등의 각종의 신호 처리부 이외에, 촬영 렌즈, 광학 로우패스 필터, 및/또는 적외광 컷 필터 등의 광학계도 포함하는 상태에서, 이것들을 통합해서 패키징된 촬상 기능을 갖는 모듈 형상의 형태로 하여도 된다.

이러한 구성의 고체 촬상 장치(1)에서, 단위 화소(3)로부터 출력된 화소 신호는, 수직 열마다, 수직 신호선(19)을 통해서, 컬럼 처리부(26)의 컬럼 회로(25)에 공급된다.

데이터 기억/전송 출력부(256)를 형성하지 않는 기본 구성인 경우에는, AD 변환부(25b) 혹은 차분 처리부(25a)의 출력을 수평 신호선(18)에 접속한다. 차분 처리부(25a)에 의해 아날로그로 차분 처리하고 나서 AD 변환부(25b)에서 디지털 데이터로 변환하는 경우에는, AD 변환부(25b)의 출력이 수평 신호선(18)에 접속된다. 반대로, AD 변환부(25b)에서 디지털 데이터로 변환하고 나서 차분 처리부(25a)에 의해 차분 처리하는 경우에는, 차분 처리부(25a)의 출력이 수평 신호선(18)에 접속된다. 이하, 도 1과 같이 전자의 경우에서 설명한다.

AD 변환부(25b)에는, 수평 주사부(12)로부터 제어선(12c)을 통해서 제어 펄스(수평 데이터 전송 클럭 φH)를 입력한다. AD 변환부(25b)는, 카운트 결과를 유지하는 래치 기능을 갖고 있어, 제어선(12c)을 통한 제어 펄스에 의한 지시가 있을 때까지는, 데이터를 유지한다.

본 실시 형태에서는, 개개의 컬럼 회로(25)의 출력측은, 도시된 바와 같이, AD 변환부(25b)의 후단에, 이 AD 변환부(25b)가 유지한 카운트 결과를 유지하는 Ｎ비트의 메모리 장치로서의 데이터 기억/전송 출력부(256)와, AD 변환부(25b)와 데이터 기억/전송 출력부(256) 사이에 배치된 데이터 절환부의 일례인 스위치(SEL)(258)를 구비한다.

데이터 기억/전송 출력부(256)를 구비하는 구성을 채용하는 경우, 스위치(258)에는, 다른 수직 열의 스위치(258)와 공통으로, 통신/타이밍 제어부(20)로부터, 소정의 타이밍에서, 제어 펄스로서의 메모리 전송 지시 펄스 CN8이 공급된다.

스위치(258)는, 로드 기능에 기초하여, 메모리 전송 지시 펄스 CN8이 공급되면, 대응하는 자체 열의 AD 변환부(25b)의 데이터를 데이터 기억/전송 출력부(256)에 전송한다. 데이터 기억/전송 출력부(256)는 전송된 데이터를 유지 및 기억한다.

스위치(258)를 형성하기 때문에, 본 실시 형태의 수평 주사부(12)는, 컬럼 처리부(26)의 각 차분 처리부(25a)와 AD 변환부(25b)가, 각각이 담당하는 처리를 행하는 것과 병행하여, 각 데이터 기억/전송 출력부(256)가 유지하고 있었던 데이터를 읽어내는 읽어내기 주사부의 기능을 갖는다.

데이터 기억/전송 출력부(256)를 구비한 구성으로 하면, AD 변환부(25b)가 유지한 AD 변환 데이터를, 데이터 기억/전송 출력부(256)에 전송할 수 있다. 이 때문에, AD 변환부(25b)의 AD 변환 처리와, AD 변환 결과의 수평 신호선(18)에의 읽어내기 동작을 독립해서 제어 가능하다. AD 변환 처리와 외부에의 신호의 읽어내기 동작을 병행하여서 행하는 파이프 라인 동작을 실현할 수 있다.

예를 들면 AD 변환부(25b)에서 화소 데이터의 AD 변환 결과를 래치(유지 또는 기억)함으로써 AD 변환을 완료한다. 그 후, 화소 데이터를 소정의 타이밍에서 데이터 기억/전송 출력부(256)에 전송하고, 기억·유지해 둔다. 이 후, 컬럼 회로(25)는, 소정의 타이밍에서 수평 주사부(12)로부터 제어선(12c)을 통해서 입력되는 제어 펄스에 동기한 시프트 동작에 기초하여, 데이터 기억/전송 출력부(256)에 기억 및 유지한 화소 데이터를, 순차적으로, 컬럼 처리부(26) 외나 화소 어레이부(10)를 갖는 칩 외에 출력 단자(5c)로부터 출력한다.

<<참조 신호 비교형 AD 변환의 메카니즘>>

도 2a 및 도 2b는, 참조 신호 비교형 AD 변환을 실행하기 위한 기본 회로 구성예를 도시하는 도면이다.

도 2a에 도시하는 바와 같이, 참조 신호 비교형 AD 변환을 실행하기 위한 제1 구성예로서, 회로는 컬럼 처리부(26)에 AD 변환용의 참조 신호 SLP_ADC를 공급하는 참조 신호 생성부(27)를 구비하고 있다. 참조 신호 SLP_ADC는, 전체적으로 임의의 기울기를 가지고 선형으로 변화되는 파형을 갖는 것이면 된다. 그 변화는 원활한 슬로프 형상을 나타내는 것이어도 되고, 계단 형상으로 순차적으로 변화되는 것이어도 된다.

참조 신호 생성부(27)는, DA 변환 회로(DAC; Digital Analog Converter)(27a)를 포함한다. 참조 신호 생성부(27)는 통신/타이밍 제어부(20)로 부터의 제어 데이터 CN4로 나타내지는 초기값으로부터 카운트 클럭 CKdac에 동기하고, 참조 신호 SLP_ADC를 생성하고, 컬럼 처리부(26)의 개개의 AD 변환부(25b)에, 이 생성한 참조 신호 SLP_ADC를 AD 변환용의 참조 전압(ADC 참조 신호)으로서 공급하도록 되어 있다. 도시하지는 않았지만, 노이즈 방지용의 필터를 형성하는 것이 바람직하다.

통신/타이밍 제어부(20)로부터 참조 신호 생성부(27)의 DA 변환 회로(27a)에 공급하는 제어 데이터 CN4는, 비교 처리마다의 참조 신호 SLP_ADC가 기본적으로는 동일한 기울기(변화율)로 되도록, 시간에 대한 디지털 데이터의 변화율을 동일하게 하는 정보도 포함하고 있다. 구체적으로는, 카운트 클럭 CKdac에 동기하고, 단위 시간마다 1씩 카운트값을 변화시켜서, 그 카운트값을 전류 가산형의 DA 변환 회로에서 전압 신호로 변환하도록 한다. 카운트 클럭 CKdac는 카운트 클럭 CK_CNT와 동일하게 하여도 된다.

AD 변환부(25b)는, 참조 신호 생성부(27)의 DA 변환 회로(27a)에서 생성되는 참조 신호 SLP_ADC와 행 제어선(15)(V1, V2, V3,…, Vv)마다 단위 화소(3)로부터 수직 신호선(19)(H1, H2,…, Hh)을 경유해서 얻어지는 아날로그 화소 신호를 비교하는 전압 비교부(컴퍼레이터)(252)와, 전압 비교부(252)가 비교 처리를 완료할 때까지나 완료 후부터 소정 기간까지의 시간을 카운트하고, 그 결과를 유지하는 카운터부(254)를 구비한다. AD 변환부(25b)는 n비트 AD 변환 기능을 갖고 있다.

본 구성예에서의 카운터부(254)는, 참조 신호 SLP_ADC의 시간 변화에 맞춰서 카운트 클럭 CK_CNT를 계수해서 카운트 데이터(계수값)를 생성하는 계수부와, 계수 부에서 생성되는 카운트 데이터의 내의 화소 신호 전압 Vx에 대응하는 카운트 데이터를 유지하는 데이터 유지부(계수값 유지부)의 양 기능을 구비한다.

AD 변환부(25b)는, 전압 비교부(252)와 카운터부(254) 사이에, 카운터부(254)에서의 카운트 처리의 기간이나 카운트 데이터의 유지 동작을 제어하는 카운트 동작 제어부(253)를 갖는다. 카운트 동작 제어부(253)는, 카운터부(254)에서의 카운트 처리의 기간(카운트 동작 유효 기간 TEN)을 제어하는 카운트 위상 조정부(PH SEL)(260)를 갖는다. 카운트 위상 조정부(260)에는, 통신/타이밍 제어부(20)로부터 카운트 기간을 제어하는 카운트 기간 제어 신호 SEL이 공급된다. 또한, 전압 비교부(252)로부터 카운트 위상 조정부(260)로 비교 펄스 COMP가 공급된다.

카운트 기간 제어 신호 SEL로서는 다양한 사용 방법이 생각된다. 예를 들면, 전체 열의 카운터부(254)의 카운트 동작 유효 기간을 일률적으로 제어하는 사용 방법이나, 수직 열을 몇 개의(전형적으로는 2개)의 그룹으로 나누어서 그룹별로 카운트 동작 유효 기간을 제어하는 사용 방법이나, 화소 신호 전압 Vx의 레벨에 따라서 카운트 동작 유효 기간을 제어하는 사용 방법 등이 생각된다.

카운트 위상 조정부(260)는, 통신/타이밍 제어부(20)로부터의 카운트 기간 제어 신호 SEL 혹은 전열 혹은 자체 열의 전압 비교부(252)(전압 비교부(252)와는 다른 컴퍼레이터를 사용해도 됨)의 화소 신호 전압 Vx와 참조 신호 SLP_ADC와의 비교 결과(통합해서 위상 조정 제어 신호라고 칭함)에 기초하여 전압 비교부(252)로부터의 비교 펄스 COMP를 논리 반전해서(역상으로) 카운트 인에이블 신호 EN으로서 카운터부(254)에 전달하거나, 혹은 비교 펄스 COMP를 그대로(동상으로) 카운트 인에이블 신호 EN으로서 카운터부(254)에 전달한다. 카운트 위상 조정부(260)는 카운트 기간을 결정하는 카운트 기간 제어부의 일례이다.

예를 들면, 카운트 위상 조정부(260)로서는 EX-OR(배타적 논리합) 게이트를 사용한다. 한쪽의 입력단에 비교 펄스 COMP를 입력하고, 다른 쪽의 입력단에 위상 조정 제어 신호를 입력한다. 이 경우, EX-OR 게이트는, 위상 조정 제어 신호가 H 레벨일 때에 비교 펄스 COMP를 논리 반전해서 카운트 인에이블 신호 EN으로 하고, 위상 조정 제어 신호가 L 레벨일 때에 비교 펄스 COMP를 그대로 카운트 인에이블 신호 EN으로 한다.

본 구성예의 컬럼 AD 변환 처리에서는, 열마다 배치된 전압 비교부(252)에 DA 변환 회로(27a)로부터 참조 신호 SLP_ADC가 공통으로 공급되고, 각 전압 비교부(252)가 처리를 담당하는 화소 신호 전압 Vx에 대해서, 공통의 참조 신호 SLP_ADC를 사용하여 비교 처리를 행한다. 카운터부(254)는, 카운트 위상 조정부(260)의 출력을 카운트 인에이블 신호 EN으로서 사용하고, 카운트 인에이블 신호 EN이 H 레벨일 때에 카운트 클럭 CK_CNT를 바탕으로 카운트 처리를 행하고, 카운트 처리 종료시의 카운트 결과를 유지한다.

통신/타이밍 제어부(20)로부터 각 AD 변환부(25b)의 카운트 위상 조정부(260)나 카운터부(254)에는, 카운트 기간 제어 신호 SEL 이외에도, 카운터부(254)가 2회에 걸치는 카운트 처리를 다운 카운트 모드로 동작하는 것인지 업 카운트 모드로 동작하는 것인지나, 1회째의 카운트 처리에서의 초기값 Dini의 설정이 나 리세트 처리 등, 그 밖의 제어 정보를 지시하기 위한 제어 신호 CN5가 입력되어 있다.

전압 비교부(252)의 한쪽의 입력 단자 RAMP는, 다른 전압 비교부(252)의 입력 단자 RAMP와 공통으로, 참조 신호 생성부(27)에서 생성되는 계단 형상의 참조 신호 SLP_ADC가 입력된다. 다른 쪽의 입력 단자에는, 각각 대응하는 수직 열의 수직 신호선(19)이 접속된다. 화소 어레이부(10)로부터의 화소 신호 전압이 다른 입력 단자에 각각 입력된다. 전압 비교부(252)의 출력 신호(비교 펄스 COMP)는 카운트 위상 조정부(260)에 공급된다.

카운터부(254)의 클럭 단자 CK에는, 다른 카운터부(254)의 클럭 단자 CK와 공통으로, 통신/타이밍 제어부(20)로부터 카운트 클럭 CK_CNT가 입력되어 있다. 이 카운터부(254)는, 그 구성에 대해서는 도시하지 않았지만, 래치로 구성된 데이터 기억부의 배선 형태를 동기 카운터 형식으로 변경함으로써 실현할 수 있다. 카운터부(254)는 1개의 카운트 클럭 CK_CNT의 입력으로 내부 카운트를 행하도록 되어 있다.

카운터부(254)는, 1화소의 신호 성분 Vsig의 디지털 데이터 Dsig를 취득하기 위한 2회에 걸치는 카운트 처리에서, 다운 카운트 동작과 업 카운트 동작을 절환해서 동작시키는 경우에는, 바람직하게는, 다운 카운트 동작과 업 카운트 동작을 전환 가능한 업다운 카운터를 이용하는 것이 좋다.

한편, 2회에 걸치는 카운트 처리에서, 다운 카운트 동작과 업 카운트 동작의 어느 한쪽만으로 동작하면 되는 경우에는, 그 동작에 대응하는 업 카운터 혹은 다 운 카운터 중 어느 하나이면 충분하다. 단, 원리적으로는, 이용 형태로서, 다운 카운트 동작과 업 카운트 동작을 전환 가능한 업다운 카운터를 이용하여, 다운 카운트 동작과 업 카운트 동작 중 어느 한쪽으로 동작시키도록 해도 된다. 그러나 통상은, 업다운 카운터는 그 모드 절환용의 회로 구성이 필요하다. 업 카운터나 다운 카운터라고 하는 단일의 카운트 모드에만 대응한 구성에 비하면 회로 규모가 커지기 때문에, 어느 한쪽만으로 동작하면 되는 경우에는 업다운 카운터를 채용하지 않는 것이 좋다.

또한, 카운터부(254)로서는, 카운트 출력값이 카운트 클럭 CK_CNT에 동기하지 않고 출력되는 비동기 카운터를 사용하는 것이 바람직하다. 기본적으로는, 동기 카운터를 사용할 수도 있지만, 동기 카운터의 경우, 모든 플립플롭(카운터 기본요소)의 동작이 카운트 클럭 CK_CNT로 제한된다. 따라서, 보다 고주파수 동작이 요구되는 경우에는, 카운터부(254)로서는, 그 동작 제한 주파수가 최초의 플립플롭(카운터 기본 요소)의 제한 주파수로만 결정되기 때문에 고속 동작에 알맞은 비동기 카운터의 사용이 보다 바람직한 것이다.

카운터부(254)에는, 수평 주사부(12)로부터 제어선(12c)을 통해서 제어 펄스가 입력된다. 카운터부(254)는, 카운트 결과를 유지하는 래치 기능을 가지고 있고, 제어선(12c)을 통한 제어 펄스에 의한 지시가 있을 때까지는 카운터 출력값을 유지한다.

개개의 AD 변환부(25b)의 출력측은, 예를 들면, 카운터부(254)의 출력을 수평 신호선(18)에 접속할 수 있다. 혹은, 도 1에 도시한 바와 같이, 카운터부(254) 의 후단에, 이 카운터부(254)가 유지한 카운트 결과를 유지하는 메모리 장치로서의 데이터 기억/전송 출력부(256)를 구비하는 구성을 채용할 수도 있다.

데이터 기억/전송 출력부(256)의 출력은 수평 신호선에 접속된다. 전술한 바와 같이, 본 실시 형태에서는, 비트별로 L/H가 역의 관계를 갖는 상보 데이터를 출력 회로(28)에 전송한다. 따라서, 수평 신호선은, 일례로서 컬럼 회로(25)가 취급하는 비트수 "n"(n은 양의 정수)분과 상보 데이터를 전송하기 위한 세트(수평 신호선(18, 18x))에 대응하는 2＊n개의 버스 라인이다. 예를 들면, 10(=n) 비트의 경우에, 2＊10=20개의 버스 라인이 배치된다.

참조 신호 비교형의 AD 변환은, 카운트 동작 유효 기간의 측면에서, 전반 카운트 동작과 후반 카운트 동작으로 크게 나뉠 수 있다. 전반 카운트 동작에서, 카운트는 참조 신호 SLP_ADC의 변화 개시 시점에서 개시되고, 카운트는 참조 신호 SLP_ADC와 처리 대상 신호 전압이 일치하는 시점에서 종료된다. 후반 카운트 동작에서, 카운트는 참조 신호 SLP_ADC와 처리 대상 신호 전압이 일치하는 시점에서 개시되고, 카운트는 그 회의 원하는 카운트수에 도달하는 시점(전형적으로는 최대 AD 변환 기간이 도달한 시점)에서 종료된다.

본원 명세서에서, 참조 신호 SLP_ADC의 변화를 개시한 시점부터 참조 신호 SLP_ADC와 화소 신호 전압 Vx가 동일해질 때까지의 전반 기간에서 카운트 처리를 행하는 것을, 실수의 카운트 처리라고도 칭한다. 한편, 참조 신호 SLP_ADC와 화소 신호 전압 Vx가 동일해진 시점부터 그 회의 최대 AD 변환 기간에 도달하는 시점까지의 전반 기간에서 카운트 처리를 행하는 것을, 보수의 카운트 처리라고도 칭한 다.

카운트 모드의 측면에서는, 업 카운트 모드로 처리할지 다운 카운트 모드로 처리할지로 크게 나뉠 수 있다.

수직 신호선(19)으로부터 출력되는 화소 신호 So(화소 신호 전압 Vx)는, 시간 계열로서, 일반적으로는, 기준 레벨로서의 화소 신호의 잡음을 포함하는 리세트 레벨 Srst 후에 신호 레벨 Ssig가 나타난다. 기준 레벨(리세트 레벨 Srst, 사실상 리세트 레벨 Srst와 등가)에 대한 처리를 프리차지상(P상이라고 생략해서 기재하는 경우도 있음)의 처리(혹은 리세트 카운터 기간의 처리)라고 칭하고, 신호 레벨 Ssig에 대한 처리를 데이터상(D상이라고 생략해서 기재하는 경우도 있음)의 처리(혹은 데이터 카운터 기간의 처리)라고 칭한다. P상의 처리 후에 D상의 처리를 행하는 경우, D상의 처리는 리세트 레벨 Srst에 신호 성분 Vsig를 더한 신호 레벨 Ssig에 대한 처리로 된다.

제1 구성예를 채용하는 경우, 카운터부(254)를 수직 열마다 구비하고 있기 때문에, 열마다 참조 신호 비교형의 AD 변환에서 CDS 기능을 AD 변환과 함께 실행할 때에는, 전반 카운트 동작 및 후반 카운트 동작과, 카운트 모드(업 카운트인가 다운 카운트인가)와, 이것들을 P상의 처리 및 D상의 처리로 어느 것을 채용할지의 조합에 의해, 다양한 처리 방법을 채용할 수 있다.

한편, 도 2b에 도시하는 바와 같이, 참조 신호 비교형 AD 변환을 실행하기 위한 제2 구성예로서는, 참조 신호 생성부(27)와 마찬가지로, 카운터부(254)를 각 수직 열에 대하여 공통으로 사용하는 구성으로 하고 있다. 컬럼 회로(25)는 전압 비교부(252)와 데이터 기억/전송 출력부(256)를 갖는다. 카운터부(254)는, P상 및 D상의 각 처리에서, 참조 신호 SLP_ADC의 슬로프 기간에 대응하는 최대 AD 변환 기간 중 업 카운트 동작(혹은 다운 카운트 동작)을 계속해서 행한다. 그 각 비트의 카운트 데이터(카운트 클럭이라고도 칭함) CK0, …, CKn-1은 각 수직 열의 데이터 기억/전송 출력부(256)에 통지된다. 각 수직 열의 데이터 기억/전송 출력부(256)는, 자체 열의 전압 비교부(252)의 비교 출력 COMP가 반전했을 때에 카운터부(254)의 카운트 데이터를 수신해서 유지한다.

이 구성예에서의 카운터부(254)는, 참조 신호 SLP_ADC의 시간 변화에 맞춰서 카운트 클럭 CK_CNT를 계수해서 카운트 데이터(계수값)를 생성하는 계수부의 기능을 구비한다. 데이터 기억/전송 출력부(256)는, 계수부에서 생성되는 카운트 데이터 내의 화소 신호 전압 Vx에 대응하는 카운트 데이터를 유지하는 데이터 유지부(계수값 유지부)의 기능을 구비한다.

데이터 기억/전송 출력부(256)는, P상 및 D상의 각 처리에서 취득한 각 데이터 Dp 및 Dd를 내부의 서로 다른 저장부에 유지한다. 그리고, 수평 주사부(12)의 제어의 기초로, P상 및 D상의 각 처리에서 취득한 각 데이터 Dp, Dd를 각 별도의 수평 신호선(18)에서 디지털 연산부(29)에 전송한다. 디지털 연산부(29)에서는, 각 데이터 Dp, Dd의 차분을 구함으로써 신호 성분 Vsig의 디지털 데이터 Dsig를 구한다.

데이터 기억/전송 출력부(256)의 출력은 수평 신호선에 접속된다. 본 실시 형태에서는, 비트별로 L/H가 역의 관계를 갖는 상보 데이터를 디지털 연산부(29)에 전송한다. 따라서, 수평 신호선은, 일례로서 컬럼 회로(25)가 취급하는 비트수 "n"(n은 양의 정수)분과 P상 및 D상의 데이터 Dp 및 Dd마다 상보 데이터로 전송하기 위한 세트(수평 신호선(18, 18x))에 대응하는 2＊2＊n개의 버스 라인이다. 예를 들면 10(=n) 비트이면, 2＊2＊10=40개의 버스 라인이 배치된다.

어떠한 구성예나 처리 방법에서도, 원리적으로는, 컴퍼레이터(전압 비교기)에 램프 형상의 참조 신호 SLP_ADC를 공급하고, 수직 신호선(19)을 통해서 입력된 아날로그 화소 신호 전압 Vx를 참조 신호 SLP_ADC와 비교함과 함께, 카운트 동작 유효 기간에 들어가면 클럭 신호로의 카운트(계수)를 개시함으로써, 지정되어 있는 카운트 동작 유효 기간에서의 클럭수를 카운트함으로써 AD 변환을 행한다.

어떠한 구성예나 처리 방법에서도, P상 처리시에는, 단위 화소(3)의 리세트 성분 Vrst를 읽어내고, 화소 신호 전압 Vx에서의 리세트 레벨 Srst에 대해서 처리하게 된다. 리세트 성분 Vrst 내에는, 단위 화소(3)마다 변동되는 잡음이 오프셋으로서 포함되어 있다. 그러나, 이 리세트 성분 Vrst의 변동은 일반적으로 작고, 또한 리세트 레벨 Srst는 대강 전체 화소 공통이기 때문에, 임의의 수직 신호선(19)의 화소 신호 전압 Vx에서의 리세트 성분 Vrst의 출력값(=리세트 레벨 Srst)은 일반적으로 공지되어 있다. 따라서, P상 처리시에는, 참조 신호 SLP_ADC를 조정함으로써, 비교 기간을 짧게 하는 것이 가능하다. 예를 들면, P상 처리시의 최대 카운트수 Drm을 7비트분의 카운트수(128 클럭)로 한다.

한편，D상 처리시에는, 리세트 레벨 Srst에 부가하여, 단위 화소(3)마다의 입사 광량에 따른 신호 성분 Vsig를 읽어내고, 신호 성분 Vsig를 포함하는 신호 레 벨 Ssig에 대해서 처리하게 된다. 따라서, D상 처리시에는, 입사 광량에 따른 신호 성분 Vsig를 읽어내기 때문에, 광량의 대소를 넓은 범위로 판정하기 위해서, 비교 기간을 넓게 취하고, 전압 비교부(252)에 공급하는 참조 신호 SLP_ADC를 크게 변화시킬 필요가 있다. 예를 들면, D상 처리시의 비교 처리의 최대 카운트수 Dsm을 10비트분의 카운트수(1024 클럭) 내지 12비트분의 카운트수(4096 클럭)로 한다. 리세트 레벨 Srst에 대한 비교 처리의 최장 기간을, 신호 레벨 Ssig에 대한 비교 처리의 최장 기간보다도 짧게 줄인다. 쌍방을 동일하게 하는 대신, 이런 식으로 전자의 최장 기간을 후자의 최장 기간보다도 짧게 함으로써, 2회에 걸치는 전체 AD 변환 기간이 짧아지도록 한다.

<고체 촬상 장치의 동작; 제1 처리예의 동작>

도 3a는, 참조 신호 비교형 AD 변환의 제1 처리예의 동작을 설명하는 타이밍차트이다. 제1 처리예의 적용에 있어서는, 회로 구성으로서는 도 2a에 도시한 제1 구성예를 채용한다.

참조 신호 비교형의 AD 변환에서의 카운트 동작 유효 기간으로서는, 컬럼 회로(25)에서 리세트 레벨과 신호 레벨 사이의 차분 처리를 행하는 경우에는, 예를 들면 일반적으로는, 2회에 걸치는 각 회의 처리시에 모두, 카운트 개시를 참조 신호 SLP_ADC의 변화 개시 시점으로 하고 카운트 종료를 참조 신호 SLP_ADC와 처리 대상 신호 전압이 일치하는 시점으로 하는 제1 처리예를 취할 수 있다. 즉, 제1 처리예에서는, 2회에 걸치는 각 회의 처리시에 모두 전반 카운트 동작을 적용한다.

이 경우, 1화소의 신호 성분 Vsig의 디지털 데이터 Dsig를 취득하기 위한 2 회에 걸치는 카운트 처리에서, 카운터부(254)를 다운 카운트 동작과 업 카운트 동작을 절환해서 동작시킨다. 전체 동작으로서는, D상 처리가 업 카운트일 때에는 신호 레벨 Ssig에 관해서 실수를 카운트하는 동작이 고려되고, D상 처리가 다운 카운트일 때에는 신호 레벨 Ssig에 관해서 보수(음수)를 카운트하는 동작이 고려될 수 있다.

상세하게 설명하지는 않지만, 기본적으로, 예를 들면, 일본 특개 2005-311933호 공보 및 일본 특개 2006-33452호 공보 등에 기재된 방법과 마찬가지의 방법이 적용된다. 일반적인 참조 신호 비교형이라고 칭하는 AD 변환 처리에서는, 우선, 임의의 처리 대상행 Vx에 대해서, 수직 열 H1~Hh의 각각에 대해서, 1회째의 처리시, 즉 리세트 레벨 Srst에 대한 AD 변환 기간인 P상의 처리 기간에서는, 카운터부(254)의 각 플립플롭의 카운트값을 P상의 최대 AD 변환 계조의 최소값 min, 예를 들면 "0"으로 리세트시킨다. 카운터부(254)를 다운 카운트 모드로 설정한다. 전압 비교부(252)에 의한 참조 신호 SLP_ADC와 화소 신호 전압 Vx의 P상 레벨과의 비교 처리와 카운터부(254)에 의한 카운트 처리를 병행하여서 동작시킴으로써, P상 레벨의 AD 변환을 행한다. 당초에는, 화소 신호 전압 Vx의 P상 레벨보다도 참조 신호 SLP_ADC 쪽이 높고 전압 비교부(252)의 비교 출력 COMP는 H 레벨에 있는 것으로 가정한다. 비교 처리 개시 후, P상 레벨인 리세트 레벨 Srst와 참조 신호 SLP_ADC가 일치한 시점에서 전압 비교부(252)의 비교 출력 COMP가 H 레벨로부터 L 레벨로 변화되고, 이 시점에서 카운터부(254)에는, 리세트 레벨 Srst의 크기에 대응한 디지털값 Drst를 나타내는(부호를 가하면 -Drst를 나타내는) 카운트값이 유지 된다.

계속된 2회째의 처리시, 즉 신호 레벨 Ssig에 대한 AD 변환 기간인 D상의 처리 기간에는, 리세트 레벨 Srst에 부가하여, 단위 화소(3)마다 입사 광량에 따른 신호 성분 Vsig를 읽어내고, P상의 읽어내기와 마찬가지의 동작을 행한다. 우선, 카운터부(254)를 P상 처리시와는 반대의 업 카운트 모드로 설정하고, 전압 비교부(252)에 의한 참조 신호 SLP_ADC와 화소 신호 전압 Vx의 D상 레벨과의 비교 처리와 카운터부(254)에 의한 카운트 처리를 병행하여서 동작시킴으로써, D상 레벨의 AD 변환을 행한다. 당초에는, 화소 신호 전압 Vx의 D상 레벨보다도 참조 신호 SLP_ADC 쪽이 높고 전압 비교부(252)의 비교 출력 COMP는 H 레벨에 있는 것으로 가정한다. 비교 처리 개시 후, D상 레벨인 신호 레벨 Ssig와 참조 신호 SLP_ADC가 서로 일치한 시점에서 전압 비교부(252)의 비교 출력 COMP가 H 레벨로부터 L 레벨로 변화되고, 이 시점에서 카운터부(254)는 신호 레벨 Ssig의 크기에 대응한 카운트값을 유지한다.

이 경우에, P상의 읽어내기 및 AD 변환시에 취득된 화소 신호 전압 Vx의 리세트 레벨 Srst의 디지털값 Drst(여기서는 마이너스의 값으로 되어 있음)로부터, P상과는 반대로 업 카운트한다. 신호 레벨 Ssig는, 리세트 레벨 Srst에 신호 성분 Vsig를 더한 레벨이기 때문에, 신호 레벨 Ssig의 AD 변환 결과의 카운트값은, 기본적으로는 "Drst＋Dsig"이다. 하지만, 업 카운트의 개시 점을, 리세트 레벨 Srst의 AD 변환 결과인 "-Drst"로 하고 있기 때문에, 실제로 카운터부(254)에 유지되는 카운트값은, "-Drst＋(Dsig+Drst)＝Dsig"로 된다.

즉, 카운터부(254)에서의 카운트 동작을, P상의 처리시에는 다운 카운트, D상의 처리시에는 업 카운트와, 각각의 카운트 모드를 서로 다른 것으로 하고 있기 때문에, 카운터부(254) 내에서 자동적으로, 리세트 레벨 Srst의 AD 변환 결과인 카운트수 "-Drst"와 신호 레벨 Ssig의 AD 변환 결과인 카운트수 "Drst＋Dsig" 사이에서의 차분 처리(감산 처리)가 자동적으로 행해지고, 이 차분 처리 결과에 따른 카운트수 Dsig가 카운터부(254)에 유지된다. 이 차분 처리 결과에 따른 카운터부(254)에 유지되는 카운트수 Dsig는 신호 성분 Vsig에 따른 디지털 데이터를 나타낸다.

전술한 바와 같이, P상의 처리시에서의 다운 카운트와 D상의 처리시에서의 업 카운트라고 하는, 2회의 읽어내기와 카운트 처리에 의한 카운터부(254) 내에서의 차분 처리에 의해, 단위 화소(3)마다의 변동을 포함한 리세트 레벨 Srst를 제거할 수 있다. 단위 화소(3)마다의 입사 광량에 따른 신호 성분 Vsig만의 AD 변환 결과를 간단한 구성으로 취득할 수 있다. 따라서, 컬럼 회로(25)는, 아날로그 화소 신호를 디지털의 화소 데이터로 변환하는 디지털 변환부로서 뿐만 아니라, CDS 처리 기능부로서도 동작하게 된다.

제1 처리예의 AD 변환 처리에서는, 1화소분에 대한 1회째의 카운트 처리와 2회째의 카운트 처리에서，P상은 다운 카운트 처리로 D상은 업 카운트 처리로 각 카운트 동작을 행함으로써, 사실상 P상은 보수의 카운트 처리를 행하고 D상은 실수의 카운트 처리를 행하는 것이 특징으로 되어 있다. 사실상, 보수의 카운트 처리는 마이너스측의 카운트 처리이며 감산 요소로 간주할 수 있고, 실수의 카운트 처리는 플러스측의 카운트 처리이며 가산 요소로 간주할 수 있다.

제1 처리예를 적용함에 있어서는, 1화소의 신호 성분 Vsig의 디지털 데이터 Dsig를 취득하기 위한 2회에 걸치는 카운트 처리에서, 다운 카운트 동작과 업 카운트 동작을 절환해서 동작한다. 따라서, 카운터부(254)는, 다운 카운트 동작과 업 카운트 동작을 전환 가능한 업다운 카운터를 이용하는 것이 좋다.

카운터부(254)의 후단에 데이터 기억/전송 출력부(256)를 구비하고 있는 경우, 카운터부(254)의 동작이나 수평 전송을 개시하기 전에, 통신/타이밍 제어부(20)로부터의 메모리 전송 지시 펄스 CN8로서 서브 클럭 DLAT가 데이터 기억/전송 출력부(256)에 공급된다. 데이터 기억/전송 출력부(256)는, 이 서브 클럭 DLAT를 트리거로서 카운터부(254)에 유지되어 있는 1행 전 Vx-1의 디지털 데이터 Dsig를 내부의 래치 회로에 수신하여 유지한다.

즉, AD 변환 기간 종료 후, 카운터부(254) 내의 디지털 데이터 Dsig를 데이터 기억/전송 출력부(256)에 퇴피하고, 컬럼 회로(25)는 다음 행 Vx의 AD 변환을 개시한다. 데이터 기억/전송 출력부(256) 내의 1행 전의 디지털 데이터 Dsig는, 컬럼 처리부(26)의 각 수직 열의 컬럼 회로(25)에서의 AD 변환 처리 뒤에서 수평 주사부(12)에 의해 순서대로 선택되고, 상보 정보 전송용의 각 수평 신호선(18, 18x)을 통해서, 상보 데이터 Qsig, xQsig로서 출력 회로(28)에 전송된다. 출력 회로(28)는, 상보 데이터 Qsig, xQsig에 기초하여 본래의 디지털 데이터 Dsig를 재생한다. AD 변환 처리와 병행하여, 상보 데이터 Qsig, xQsig의 수평 전송 동작도 행해지는 것이다. 수평 주사부(12)가, 고속으로 각 수직 열을 순차적으로 선택하면, 각 열의 상보 데이터 Qsig, xQsig는, 데이터 기억/전송 출력부(256)의 출력단의 구동 트랜지스터를 통해서 고속으로 출력 회로(28)에 전송된다. 그 후, 순차적으로 행마다 마찬가지의 동작이 반복됨으로써 2차원 화상이 생성된다.

<고체 촬상 장치의 동작; 제2 처리예의 동작>

컬럼 회로(25)에서 리세트 레벨과 신호 레벨 사이의 차분 처리를 행하는 경우에, 2회에 걸치는 각 회의 처리시에 모두, 카운트 개시를 참조 신호 SLP_ADC와 처리 대상 신호 전압이 일치하는 시점으로 하여 카운트 종료를 그 회의 원하는 카운트수에 도달하는 시점(전형적으로는 최대 AD 변환 기간이 도달한 시점)으로 하는 제2 처리예를 채용할 수도 있다. 즉, 제2 처리예에서는, 2회에 걸치는 각 회의 처리시에 모두 후반 카운트 동작을 적용한다.

이 경우에도, 1화소의 신호 성분 Vsig의 디지털 데이터 Dsig를 취득하기 위한 2회에 걸치는 카운트 처리에서, 수직 열마다, 카운터부(254)를, 다운 카운트 동작과 업 카운트 동작을 절환해서 동작시킨다. 이 때문에, 제2 처리예의 적용에 있어서는, 회로 구성으로서는 도 2a에 도시한 제1 구성예를 채용한다.

기본적인 동작은, 제1 처리예와 큰 차이는 없는 것이지만, 최대 AD 변환 기간의 후반에서 카운트 처리를 행하는 것에 대응한 데이터의 수정을 고려하는 점이 서로 다르다. 즉, 제2 처리예의 전체 동작으로서는, 보수를 카운트하는 동작으로 생각하면 된다. 이 경우, 보수를 카운트하기 때문에, 최종적인 데이터가 실수로 되도록 하는 데이터 수정의 메카니즘이 필요해진다. 그 데이터 수정의 메카니즘은, 1회째의 카운트 처리시의 초기값으로 실현될 수도 있고, 후단의 디지털 연산 부(29)에서의 디지털 연산으로 실현될 수도 있다.

데이터 수정을 고려할 필요가 있는 것은 이하의 이유에 의한다. 우선, P상 처리시의 최대 카운트수를 Drm, D상 처리시의 최대의 신호 성분 Vsig에 대응하는 최대 카운트수를 Dsm으로 한다. 이 경우, D상 처리시의 최대 카운트수는 "Drm+Dsm"으로 된다. 각 상의 최대 AD 변환 기간에서, 화소 신호 전압 Vx와 참조 신호 SLP_ADC가 일치하여 비교 출력 COMP가 반전한 후의 후반 부분에서 카운트 처리를 행하는 경우, P상에서의 카운트값 Dp는 리세트 레벨 Srst의 카운트값 Drst로 했을 때 "Drm-Drst"로 되고, D상에서의 카운트값 Dd는 신호 레벨 Ssig의 카운트값 Dsig로 했을 때 "(Drm+Dsm)-(Drst＋Dsig)"로 된다.

여기에서, P상 처리시에 업 카운트 모드, D상 처리시에 다운 카운트 모드로 하고, D상 처리는 P상 처리에서 얻어진 카운트값으로부터 스타트하는 경우, D상 처리 후의 데이터는, (Drm-Drst)－{(Drm+Dsm)-(Drst＋Dsig)}＝Dsig－Dsm로 된다. "-Dsm"을 상쇄해서 신호 성분 Vsig의 디지털 데이터 Dsig를 얻기 위해서는, 예를 들면 1회째의 P상 처리시의 초기값 Dini를 Dsm으로 설정하거나, 혹은 디지털 연산부(29)에서 "Dsig－Dsm"로 Dsm을 가산하면 된다.

이러한 카운트 모드의 조합에서는, 신호 레벨 Ssig에 관해서 AD 변환 기간의 후반부의 보수 카운트를 다운 카운트로 행하기 때문에, 보수 카운트에 의한 마이너스측에의 카운트 처리의 성질과 다운 카운트 처리에 의한 마이너스측에의 카운트 처리의 성질의 합성에 의해 Dsig를 플러스측의 값으로서 얻을 수 있다. 전술한 "Dsig－Dsm"이 그 값을 나타내고 있다. 이 경우, 1회째의 초기값의 설정대로 2회 째의 처리 후에 즉시 디지털 데이터 Dsig를 취득할 수 있는 이점이 있다.

한편，P상 처리시에 다운 카운트 모드, D상 처리시에 업 카운트 모드로 하고, D상 처리는 P상 처리에서 얻어진 카운트값으로부터 스타트하는 경우, D상 처리 후의 데이터는, {(Drm+Dsm)-(Drst＋Dsig)}-(Drm-Drst)＝Dsm-Dsig로 된다. Dsm을 상쇄해서 신호 성분 Vsig의 디지털 데이터 Dsig의 음수를 얻기 위해서는, 예를 들면 1회째의 P상 처리시의 초기값 Dini를 "-Dsm"으로 설정하거나, 혹은 디지털 연산부(29)에서 "Dsm-Dsig"로부터 Dsm을 감산하면 된다. 또한, 디지털 데이터 Dsig의 음수 "-Dsig"를 양수로 되돌리기 위해서는, 예를 들면 데이터 기억/전송 출력부(256)로부터 반전한 비트 데이터를 출력하거나 디지털 연산부(29)에서 비트 데이터를 반전하면 된다. 단, 비트 데이터의 반전만으로는 정확하게는 "1"의 차가 있기 때문에, 보다 정확한 데이터로 하기 위해서는 디지털 연산부(29)에서 "1"을 더하면 된다. 혹은, {Dsm-(Dsm-Dsig)}로 되는 연산을 디지털 연산부(29)에서 행함으로써 디지털 데이터 Dsig를 취득할 수도 있다.

이러한 카운트 모드의 조합에서는, 신호 레벨 Ssig에 관해서 AD 변환 기간의 후반부의 보수 카운트를 업 카운트로 행하기 때문에, 보수 카운트에 의한 마이너스측에의 카운트 처리의 성질과 업 카운트 처리에 의한 플러스측에의 카운트 처리의 성질의 합성에 의해 Dsig를 마이너스측에의 값으로서 얻게 된다. 전술한 "Dsm-Dsig"가 그 값을 나타내고 있다.

도 3b는 참조 신호 비교형 AD 변환의 제2 처리예의 동작을 설명하는 타이밍차트이다. 도 3b에서는, 전술한 제1 처리예와의 조합을 나타내고 있다. 구체적으 로는，전행의 화소 신호 전압 Vx에서의 신호 레벨 Ssig가 소정의 임계값에 대하여 낮은 저휘도 범위이면 제1 처리예를 적용하고, 소정의 임계값에 대하여 높은 고휘도 범위이면 제2 처리예를 적용한다.

도 3b에 도시한 예에서，전행의 신호 레벨 Ssig가 저휘도 범위인 화소 신호 전압 Vx_0(해당 행이 항상 저휘도 범위라고는 할 수 없음) 및 전행의 신호 레벨 Ssig가 고휘도 범위인 화소 신호 전압 Vx_1(해당 행이 항상 고휘도 범위라고는 할 수 없음) 모두 리세트 데이터 Drst가 50, 신호 데이터 Dsig가 1950이고, P상 처리 기간의 최대 카운트수 Drm이 128, D상 처리 기간의 최대 카운트수 Dsm이 4096으로 되어 있다. 제1 처리예 및 제2 처리예의 어느 것에서도, P상 처리시에는 다운 카운트 모드, D상 처리시에는 업 카운트 모드로 한다. P상 처리시에는, 초기값=0부터 카운트 처리를 개시하는 것으로 한다. 또한, 도 3b에서는, 화소 신호 전압 Vx_0과 화소 신호 전압 Vx_1이 서로 달라 컴퍼레이터의 반전 타이밍이 어긋나고 있지만, 실제로는, 화소 신호 전압 Vx_0과 화소 신호 전압 Vx_1은 전술한 바와 같이 동일하기 때문에, 컴퍼레이터의 반전 타이밍은 동일해진다.

화소 신호 전압 Vx_0에 대해서는 P상 처리 및 D상 처리 모두 제1 처리예를 적용하기 때문에, 우선, P상 처리 기간으로서 준비되는 Drm=128 카운트 기간에서, 참조 신호 SLP_ADC와 화소 신호 전압 Vx_0과의 비교를 전압 비교부(252)에서 행한다. 화소 신호 전압 Vx_0의 리세트 레벨 Srst_0과 참조 신호 SLP_ADC가 일치하는 50 카운트째에서 전압 비교부(252)의 비교 출력 COMP(=COMPOUT0)가 반전한다. 또한, 카운트 인에이블 신호 EN(＝PCOMPOUT0)도 반전(COMPOUT0과 PCOMPOUT0은 동상) 한다. 다운 카운트 동작은 정지해서 카운트값 "-50"이 카운터부(254)에 유지된다.

다음으로 D상 처리 기간으로서 준비되는 Drm+Dsm=128+4096 카운트 기간에서, 참조 신호 SLP_ADC와 화소 신호 전압 Vx_0과의 비교를 전압 비교부(252)에서 행한다. 화소 신호 전압 Vx_0의 신호 레벨 Ssig_0과 참조 신호 SLP_ADC가 일치하는 "50+1950"=2000 카운트째로 전압 비교부(252)의 비교 출력 COMP(=COMPOUT0)가 반전한다. 또한, 카운트 인에이블 신호 EN(＝PCOMPOUT0)도 반전(COMPOUT0과 PCOMPOUT0은 동상)하고, 업 카운트 동작은 정지한다. 이때, P상 처리에서 얻어지는 카운트값 "-50"부터 업 카운트를 행하기 때문에, 카운터부(254)에는, "-50+2000"=1950이 유지된다. 1950은 신호 데이터 Dsig와 일치한다.

한편, 화소 신호 전압 Vx_1에 대해서는 P상 처리 및 D상 처리 모두 제2 처리예를 적용하기 때문에, 우선, P상 처리 기간으로서 준비되는 Drm=128 카운트 기간에서, 참조 신호 SLP_ADC와 화소 신호 전압 Vx_0과의 비교를 전압 비교부(252)에서 행한다. 화소 신호 전압 Vx_1의 리세트 레벨 Srst_1과 참조 신호 SLP_ADC가 일치하는 50 카운트째에서 전압 비교부(252)의 비교 출력 COMP(=COMPOUT1)가 반전한다. 또한, 카운트 인에이블 신호 EN(＝PCOMPOUT1)도 반전(COMPOUT0과 PCOMPOUT0은 역상)하고, 이 시점부터 카운터부(254)는 다운 카운트를 개시해서 Drm=128 카운트째에서 카운트 동작을 정지한다. 따라서, 카운터부(254)는, "128-50=78" 클럭분을 다운 카운트하기 때문에, P상 처리 종료 후에는 "-78"을 유지하게 된다.

다음으로 D상 처리 기간으로서 준비되는 Drm+Dsm=128+4096 카운트 기간에서, 참조 신호 SLP_ADC와 화소 신호 전압 Vx_1과의 비교를 전압 비교부(252)에서 행한 다. 화소 신호 전압 Vx_1의 신호 레벨 Ssig_1과 참조 신호 SLP_ADC가 일치하는 2000 카운트째에서 전압 비교부(252)의 비교 출력 COMP(=COMPOUT1)가 반전한다. 또한, 카운트 인에이블 신호 EN(＝PCOMPOUT1)도 반전(COMPOUT0과 PCOMPOUT0은 역상)하고, 이 시점부터 카운터부(254)는 업 카운트를 개시해서 Drm+Dsm=128+4096 카운트째에서 카운트 동작을 정지한다.

따라서, 카운터부(254)는, "128+4096-2000=2224" 클럭분을 업 카운트한다. 이 때, P상 처리에서 얻어지는 카운트값 "-78"부터 업 카운트를 행하기 때문에, 카운터부(254)에는 "-78+2224"=2146이 유지된다. 이 카운트값 2146의 데이터 Dout은 디지털 연산부(29)에 전송된다. 디지털 연산부(29)는, 신호 데이터 Dsig의 최대값에 대응하는 최대 카운트수 Dsm으로부터 데이터 Dout을 감산함으로써, "4096-2146"=1950을 최종적인 신호 데이터 Dsig로서 취득한다.

또한, 화소 신호 전압 Vx_0 및 화소 신호 전압 Vx_1의 어느 것에 대해서도 D상 처리시에는, 카운트 위상 조정부(260)는, 저휘도 범위와 고휘도 범위를 나누는 임계값에 대응하는, 참조 신호 SLP_ADC의 슬로프 기간의 예를 들면 중간 전압 근방에서 상승하는 클럭 신호 CLK로 전압 비교부(252)의 비교 출력 COMP를 래치해 둔다. 카운트 위상 조정부(260)는, 다음 행의 처리시에 비교 출력 COMP를 정전 출력해서 카운트 인에이블 신호 EN으로 할 것인지, 반전 출력해서 카운트 인에이블 신호 EN으로 할 것인지의 위상 조정을 행한다. 저휘도 범위와 고휘도 범위를 나누는 CLK 신호가 상승하는 타이밍을 참조 신호 SLP_ADC의 중간 전압으로 설정하면, 카운터부(254)의 활성화 기간은 참조 신호 SLP_ADC의 슬로프 기간의 반보다 길어지는 일은 없다.

해당 행에서의 D상 처리시의 화소 신호 전압 Vx의 신호 레벨 Ssig가 저휘도 범위에 속할 때에는 클럭 신호 CLK의 상승 시점에서는 전압 비교부(252)의 비교 출력 COMP가 반전해서 L 레벨에 있기 때문에, 카운트 위상 조정부(260)는 비교 출력 COMP의 위상 정보로서 L 레벨을 래치한다. 반대로, 해당 행에서의 D상 처리시의 화소 신호 전압 Vx의 신호 레벨 Ssig가 고휘도 범위에 속할 때에는 클럭 신호 CLK의 상승 시점에서는 전압 비교부(252)의 비교 출력 COMP가 반전하고 있지 않고 H 레벨에 있기 때문에, 카운트 위상 조정부(260)는 비교 출력 COMP의 위상 정보로서 H 레벨을 래치한다.

EX-OR 게이트의 한쪽의 입력단에 비교 펄스 COMP를 입력하고, 다른 쪽의 입력단에 해당 행에서의 래치 정보를 위상 조정 제어 신호로서 입력한다. 위상 조정 제어 신호는, 신호 레벨 Ssig가 저휘도 범위에 속할 때에 L 레벨, 신호 레벨 Ssig가 고휘도 범위에 속할 때에 H 레벨이다. 이렇게 함으로써, 해당 행에서 신호 레벨 Ssig가 저휘도 범위에 속할 때에는, 다음 행의 처리시에는, 비교 펄스 COMP를 논리 반전하지 않고 카운트 인에이블 신호 EN으로서 출력하기 때문에, 전반 카운트 동작(제1 처리예)을 적용하게 된다. 해당 행에서 신호 레벨 Ssig가 고휘도 범위에 속할 때에는, 다음 행의 처리시에는, 비교 펄스 COMP를 논리 반전해서 카운트 인에이블 신호 EN으로서 출력하기 때문에, 후반 카운트 동작(제2 처리예)을 적용하게 된다.

본 예와 같이, 보수 카운트 동작에 수반하는 데이터 수정을 디지털 연산 부(29)에서 행하는 구성으로 하는 경우에는, 카운트 위상 조정부(260)에서 래치해 둔 비교 출력 COMP의 위상 정보를 수평 신호선(18, 18x)을 통해서 디지털 연산부(29)에 통지한다. 디지털 연산부(29)는, 이 정보를 바탕으로, 보수 카운트가 이루어진 화소 데이터에 관해서, 보수 카운트 동작에 수반하는 데이터 수정을 행한다.

<고체 촬상 장치의 동작; 제3 처리예의 동작>

도시하지는 않았지만, 제3 처리예에서는, 참조 신호 비교형 등으로 불리는 AD 변환 방식을 채용하는 경우에, 카운터부(254)의 면적 증대의 문제를 억제하면서, 차분 처리 기능을 AD 변환과 동시에 행할 수 있는 메카니즘을 적용한다.

회로 구성면에서는, 카운트 모드를 절환하는 구조를 채용하지 않고, 1회째와 2회째의 각 AD 변환 처리시에 동일 카운트 모드로 카운트함과 함께, 각각의 카운트 위상을 서로 다른 것으로 하는 메카니즘을 채용한다. 제1 처리예나 제2 처리예와 마찬가지로, 2회째의 카운트 처리시에는, 1회째의 카운트 처리 결과로부터 카운트 처리를 개시한다.

제3 처리예에서는, 카운트 모드를 절환할 필요가 없기 때문에, 회로 구성으로서는 도 2a에 도시한 제1 구성예를 채용할 수도 있으며, 도 2b에 도시한 제2 구성예를 채용할 수도 있다.

여기에서, "카운트 위상을 서로 다른 것으로 한다"란, 1회째의 AD 변환 처리 (예를 들면 P상의 처리)시와 2회째의 AD 변환 처리(예를 들면 D상의 처리)시에서, 카운트 처리 기간을 서로 다른 것으로 하는 것을 의미한다. 보다 구체적으로는, 참조 신호 SLP_ADC의 변화를 개시한 시점부터 참조 신호 SLP_ADC와 화소 신호 전압 Vx가 동일해질 때까지의 기간에서 카운트 처리를 행할지, 참조 신호 SLP_ADC와 화소 신호 전압 Vx가 동일해진 시점부터 그 회의 최대 AD 변환 기간에 도달하는 시점(통상은 참조 신호 SLP_ADC의 변화를 정지시키는 시점)까지의 기간에서 카운트 처리를 행할지의 차이가 카운트 위상의 차이를 의미한다.

즉, 2회에 걸치는 카운트 처리에서, 비교 출력 COMP가 반전하는 시점을 경계로서, 전반 카운트 동작인 실수 카운트 처리와 후반 카운트 동작인 보수 카운트 처리를 조합하는 것이다.

일반적으로, 참조 신호 SLP_ADC의 변화를 개시한 시점부터 참조 신호 SLP_ADC와 화소 신호 전압 Vx가 동일해질 때까지의 기간 및 참조 신호 SLP_ADC와 화소 신호 전압 Vx가 동일해진 시점부터 그 회의 최대 AD 변환 기간에 도달하는 시점까지의 기간과, 전압 비교부(252)로부터 출력되는 비교 펄스 COMP의 출력 레벨이 대응하고 있다. 이 때문에, 비교 펄스 COMP가 L 레벨의 기간에서 카운트 처리를 개시할지 H 레벨의 기간에서 카운트 처리를 개시할지를 절환하기만 하면 된다.

또한 제3 처리예에서는, 2회에 걸치는 카운트 처리 결과로서 차분 처리 결과를 취득할 수 있도록, 제1 방법으로서는, 1회째의 카운트 처리를 개시할 때에, 참조 신호 SLP_ADC와 화소 신호 전압 Vx가 동일해진 시점 이후에서 카운트 처리를 행하는 회의 최대 AD 변환 기간에 상당하는 카운트값을 카운트 모드에 따른 부호(플러스 또는 마이너스)를 붙여서 초기값 Dini로서 초기 설정하고, 그 초기값 Dini로부터 카운트 처리를 개시한다. 혹은, 제2 방법으로서는, 제1 처리예와 마찬가지로 "0"부터 카운트 처리를 개시하면서, 2회째의 카운트 처리가 완료한 후, 카운터부(254)의 후단의 디지털 연산부(29)에서 초기값 Dini를 보정한다. 제1 방법은, 카운터부(254)의 후단에서 초기값 Dini를 보정할 필요가 없고, 1화소분의 AD 변환 처리 결과가 얻어지면 되는 경우에 바람직한 방법이다. 한편, 제2 방법은, 복수 화소의 신호 성분 Vsig의 곱의 합 연산의 AD 변환 처리 결과를 얻는 경우에 바람직한 방법이다.

즉, 제3 처리예에서, 다른 쪽을 신호 레벨 Ssig의 카운트 처리에 할당하는 경우에는, 신호 레벨 Ssig의 카운트 처리는 보수를 카운트하는 동작으로 생각하면 된다. 이 경우, 보수를 카운트하기 때문에, 최종적인 데이터가 실수로 되도록 하는 데이터 수정의 메카니즘이 필요해진다. 그 데이터 수정의 메카니즘은, 1회째의 카운트 처리시의 초기값으로 실현될 수도 있고, 후단 회로인 디지털 연산부(29)에서 디지털 연산으로 실현될 수도 있다.

<고체 촬상 장치의 동작; 제4 처리예의 동작>

도 3c는, 참조 신호 비교형 AD 변환의 제4 처리예의 동작을 설명하는 타이밍차트이다.

제4 처리예는, 컬럼 회로(25)의 후단(예를 들면 디지털 연산부(29))에서 리세트 레벨과 신호 레벨 사이의 차분 처리를 행하는 경우에 대응한 것이다.

이 경우에는, 다운 카운트 동작과 업 카운트 동작 중 어느 한쪽만으로 동작하면서, 2회에 걸치는 각 회의 처리시에 모두, 카운트 개시를 참조 신호 SLP_ADC의 변화 개시 시점으로 하여 카운트 종료를 참조 신호 SLP_ADC와 처리 대상 신호 전압 이 일치하는 시점으로 하거나, 혹은 카운트 개시를 참조 신호 SLP_ADC와 처리 대상 신호 전압이 일치하는 시점으로 하여 카운트 종료를 그 회의 원하는 카운트수에 도달하는 시점(전형적으로는 최대 AD 변환 기간이 도달한 시점)으로 한다.

제4 처리예에서는, 카운트 모드를 절환할 필요가 없기 때문에, 회로 구성으로서는 도 2a에 도시한 제1 구성예를 채용할 수도 있으며, 도 2b에 도시한 제2 구성예를 채용할 수도 있다. 제1 구성예를 채용하는 경우에는, 예를 들면 카운터부(254) 및 데이터 기억/전송 출력부(256) 모두, P상 및 D상의 각 처리에서 취득한 각 데이터 Dp, Dd를 그 내부의 서로 다른 저장부에 유지하도록 하면 된다.

도 3c에서는, 도 2b에 도시한 제2 구성예를 채용한 경우를 나타내고 있다. 임의의 행 Vx의 단위 화소(3)로부터 수직 신호선(19_1~19_h)의 P상 레벨(리세트 레벨 Srst)의 읽어내기가 안정된 후, 참조 신호 생성부(27)는 각 열의 전압 비교부(252)에 공급하는 참조 신호 SLP_ADC의 시간 변화를 개시하고, 또한 카운터부(254)에서는 업 카운트를 개시하고, 열마다 리세트 레벨 Srst와의 비교를 행한다. 리세트 레벨 Srst와 참조 신호 SLP_ADC가 일치했을 때 비교 출력 COMP가 반전하기 때문에, 그 타이밍에서 데이터 기억/전송 출력부(256)는 카운트 데이터를 수신하고, P상 데이터 Dp용의 유지부(메모리 장치(1))에 저장한다.

또한，D상 레벨(신호 레벨 Ssig)의 읽어내기가 안정된 후, 참조 신호 생성부(27)는 각 열의 전압 비교부(252)에 공급하는 참조 신호 SLP_ADC의 시간 변화를 개시하고, 또한 카운터부(254)에서는 업 카운트를 개시하고, 열마다 신호 레벨 Ssig와의 비교를 행한다. 신호 레벨 Ssig와 참조 신호 SLP_ADC가 일치했을 때 비 교 출력 COMP가 반전하기 때문에, 그 타이밍에서 데이터 기억/전송 출력부(256)는 카운트 데이터를 수신하여, D상 데이터 Dd용의 유지부(메모리 장치(2))에 저장한다.

이상의 AD 변환 기간 종료 후, 수평 주사부(12)에 의한 제어의 기초로, 데이터 기억/전송 출력부(256)에 유지된 P상과 D상의 각각 n비트의 디지털 데이터 Dp, Dd가 각각 상보 데이터 Qp, xQp, Qd, xQd로서 2＊2＊n개의 수평 신호선(18, 18x)을 거쳐서, 순차적으로 디지털 연산부(29)에 전송된다. 즉, 컬럼 회로(25)는, 각 회의 카운트 결과를 리세트 레벨 Srst에 관한 상보 데이터 Qp, xQp와 신호 레벨 Ssig에 관한 상보 데이터 Qd, xQd로서 디지털 연산부(29)에 출력한다. 디지털 연산부(29)는, 상보 데이터 Qp, xQp에 기초하여 본래의 디지털 데이터 Dp를 재생함과 함께, 상보 데이터 Qd, xQd에 기초하여 본래의 디지털 데이터 Dd를 재생한다. 그 후, 재생한 데이터 Dp, Dd를 사용하여 "Dd-Dp"의 차분 처리를 행함으로써, 신호 성분 Vsig에 관한 AD 변환 데이터 Dsig를 취득한다. 그 후, 순차적으로 행마다 마찬가지의 동작이 반복됨으로써 2차원 화상이 생성된다.

<수평 전송의 문제점>

여기에서, 각열의 데이터 기억/전송 출력부(256)에 유지된 데이터를, 싱글 엔드(single end) 정보로서 버스 라인인 수평 신호선(18)을 통해서 순차적으로 출력 회로(28) (혹은 디지털 연산부(29))측에 전송하는 경우, 수평 신호선(18)에 기생 용량이 존재하기 때문에, 기생 용량의 존재에 의해 다양한 문제가 생긴다. 예를 들어, 전송 스피드가 열화되거나, 기생 용량 억제를 위해서 수평 신호선(18)에 사용되는 배선 폭(Metal폭)을 넓히지 않으면 안 되어 칩 사이즈가 커지게 된다.

예를 들면, 기생 용량의 값은,

(1) 수평 신호선(18)에 의한 용량,

(2) 출력 회로(28)의 입력단에 의한 용량,

(3) 1개의 데이터 기억/전송 출력부(256)의 출력단에 의한 용량 × 데이터 기억/전송 출력부(256)의 총수,

(4) 수평 신호선(18)과 1개의 데이터 기억/전송 출력부(256)의 출력단을 접속하는 배선의 용량 × 데이터 기억/전송 출력부(256)의 총수

를 합계한 값으로 된다.

따라서, 각 열의 데이터 기억/전송 출력부(256)에 유지된 데이터를, 데이터 기억/전송 출력부(256)를 순차적으로 선택해서 수평 신호선(18)에 읽어내는 경우, 전술한 수평 신호선(18)의 기생 용량 때문에, 데이터 전송에 장해가 생긴다. 특히, 기생 용량의 용량값이 커지면, 신호 지연의 원인으로 되어, 데이터 전송의 고속화를 방해하게 된다.

예를 들면, 프레임 레이트를 높이는 등의 이유로 고속 동작을 행하는 경우에는, 행 주사, AD 변환 및 수평 데이터 전송 등의 동작을 고속으로 동작시킬 필요가 있다. 이 중에서, 수평 데이터 전송을 고속화시키고자 하는 경우, 수평 주사부(12)에서 선택된 데이터 기억/전송 출력부(256)가 수평 신호선(18)을 구동하고, 그 신호가 출력 회로(28)에 도달할 때까지의 시간이 지배적으로 된다.

수평 방향의 화소, 예를 들면 2000열의 단위 화소(3)를 갖는 화소 어레이 부(10)의 경우, 2000개의 데이터 기억/전송 출력부(256)가 수평 신호선(18)에 접속되게 된다. 데이터 기억/전송 출력부(256)의 출력단 각각이 갖는 기생 용량이 합성된다. 선택된 데이터 기억/전송 출력부(256)는 그 큰 용량을 부하로서 구동하게 된다. 최근은 다화소화의 요구가 있기 때문에 수평 신호선(18)에 접속되는 데이터 기억/전송 출력부(256)의 수가 증가 경향에 있다. 이러한 경향은 특별히 요구되는 고속 동작화의 제약이 된다.

이러한 문제를 해결하는 일 방법으로서, 기생 저항을 감소시켜서, 기생 용량에 의한 배선 지연을 억제하기 위해서, 수평 신호선(18)에 사용되는 배선 폭을 넓히는 방법이 생각되지만, 비트별의 데이터를 버스 라인으로서의 수평 신호선(18)에서 전송하기 위해서는, 칩 사이즈가 커지게 된다.

따라서, 본 실시 형태에서는, 화소 신호를 디지털 변환해서 고체 촬상 장치(1)의 외부에 출력을 행하는 메카니즘이 제공된다. 이 메카니즘으로, 수평 신호선의 기생 용량에 기인하는 문제를 개선할 수 있다. 그 메카니즘의 기본은, 싱글 엔드의 정보로서 수평 신호선 상에서 데이터를 전송하는 것은 아니며, 상보 정보로서 수평 신호선 상에서 데이터를 전송하는 것에 있다. 이하, 이 메카니즘을 구체적으로 설명한다.

<데이터 기억/전송 출력부와 출력 회로의 구성>

도 4a 내지 도 4c는, 컬럼 처리부(26)(특히 데이터 기억/전송 출력부(256) 주변부)와 출력 회로(28)의 구성예를 설명하는 도면이다. 도 4a는 데이터 기억/전송 출력부(256)의 상세를 도시하는 회로 블록도이다. 도 4b는 데이터 기억/전송 출력부(256) 주변부와 출력 회로(28)의 구성예를 도시하는 회로 블록도이다. 도 4c는 데이터 기억/전송 출력부(256) 주변부와 출력 회로(28)의 기본 동작을 설명하는 전압 레벨도이다.

본 실시 형태의 고체 촬상 장치(1)에서는, 수평 신호선(18)의 기생 용량의 영향을 받지 않고 데이터의 고속 전송을 실현하는 메카니즘으로서, 각 데이터 기억/전송 출력부(256)의 데이터 유지 기능부로부터 출력되는 H, L의 논리 레벨의 데이터를 그대로 전송 드라이버를 통해서 수평 신호선(18)에 출력하는 것은 아니며, 상보 데이터 Qsig, xQsig로서, 그것을 위한 수평 신호선(18, 18x) 상에서 데이터를 전송하고, 출력 회로(28)에서 본래의 논리 레벨의 데이터 D로 재변환하는 구성을 취한다.

이 메카니즘의 기본 구성으로서는, 우선 도 4a의 (1)에 도시하는 바와 같이, 데이터 기억/전송 출력부(256)는, 클럭 단자 CK에 입력된 서브 클럭 DLAT에 동기해서 D 입력 단자에 입력된 컬럼 회로(25)의 AD 변환부(25b)로부터의 데이터를 수신해서 유지하는 데이터 유지부의 일례인 D형 플립플롭(D-FF)(402)과, 전송 출력 기능부로서의 버스 구동 회로(데이터 출력단)의 일례인 전송 드라이버(404, 404x)를 갖는다.

D형 플립플롭(402)의 비반전 출력 Q가 전송 드라이버(404)에 입력된다. 전송 드라이버(404)의 출력은, 버스 라인인 수평 신호선(18)을 통해서 출력 회로(28)에 접속되어 있다. 한편, D형 플립플롭(402)의 반전 출력 xQ가 전송 드라이버(404x)에 입력되고, 그 출력은, 버스 라인인 수평 신호선(18x)를 통해서 출력 회 로(28)에 접속되어 있다.

각 전송 드라이버(404_1~404_h, 404x_1~404x_h)의 출력 인에이블 단자 OE 에는, 통신/타이밍 제어부(20)로부터, 대응하는 수평 데이터 전송 클럭 φH_1~φH_h가 입력된다. 전송 드라이버(404_1~404_h, 404x_1~404x_h)의 각각은, 대응하는 수평 데이터 전송 클럭 φH_1~φH_h가 액티브(본 예에서는 H(하이)레벨로 함)일 때에(즉 출력 인에이블 단자 OE가 H 레벨일 때에), 입력된 정보를 수평 신호선(18, 18x)을 통해서 출력 회로(28)에 전송한다.

도 4a의 (2)에 도시하는 바와 같이, 카운터부(254_1~254_h)의 각각은, 비동기 업/다운 카운터의 구성을 가지며, n비트분의 카운터 셀(예를 들면 D래치)(254_0~254_n-1)을 종속 접속(cascade-connect)하고 있다. "종속 접속"이란 전단의 카운터 셀의 출력 데이터를 후단의 카운터 셀의 클럭단에 입력하는 접속을 의미한다. 초단의 카운터 셀(254_0)의 클럭단에는 카운트 클럭 CK_CNT를 공급한다. 데이터 기억/전송 출력부(256)의 D형 플립플롭(402_1~402_h)의 각각은 비트별로 D래치를 갖는다. 전송 드라이버(404_1~404_h, 404x_1~404x_h)의 각각은 구동 트랜지스터(D-Tr)를 갖는다. 카운트수에 대응하는 n비트분의 카운터 셀, D래치, 구동 트랜지스터는 직렬 접속되어 있다.

구동 트랜지스터는, 대응하는 수평 신호선(18, 18x)(이하 수평 전송 버스 BUS, xBUS라고도 칭함)에 병렬 접속되고, 수평 주사부(12)에 의해, 선택적으로 카운트 데이터를 비트별로 출력하는 각 D래치로부터의 상보 데이터 Q, xQ를 전송한다.

고체 촬상 장치(1)는, D형 플립플롭(D-FF)(402)의 후단에는, D형 플립플롭(402)으로부터 출력되는 H(전원측), L(접지측)의 논리 레벨의 한쪽을 전원과 접지 사이의 제3 전압 레벨로 변경하는 제1 진폭 레벨 변경부(410, 410x)와, 제1 진폭 레벨 변경부(410, 410x)에서 진폭 레벨이 변경된 상보 정보를 각각 증폭하는 주 증폭부(411)와, 주 증폭부(411)의 출력 정보(비교 결과)를 소정의 타이밍에서 유지하는 래치부(419)를 구비한다. 래치부(419)는, 차동 증폭부(418)로부터 출력된 정보를 소정의 타이밍에서 취득해서 유지하는 데이터 유지부의 일례이다. 래치부(419)에는, 주 증폭부(411)의 출력 정보(비교 결과)를 유지하는 타이밍을 규정하는 제어 펄스(래치 클럭) LT가 수평 주사부(12)로부터 공급된다.

래치 클럭 LT는 수평 데이터 전송 클럭 φH와 동기한 것으로 한다. 자세하게는, 수평 데이터 전송 클럭 φH로 규정되는 전송 사이클 중의 대강 중간의 위치에서 주 증폭부(411)의 출력 정보(비교 결과)를 래치부(419)가 유지하도록 제어 펄스를 설정한다.

도 4b에 도시하는 바와 같이, 주 증폭부(411)는, 제1 진폭 레벨 변경부(410, 410x)에서 진폭 레벨이 변경된 정보를 증폭하는 상보 신호 증폭부로서 기능하는 제2 진폭 레벨 변경부(417, 417x)와, 제2 진폭 레벨 변경부(417, 417x)의 출력을 비교 증폭하는 차동 증폭부(418)를 구비한다. 수평 전송 버스 BUS상의 데이터 Q와 수평 전송 버스 xBUS상의 데이터 xQ는 반전 데이터(상보 데이터)로 되어 있다. 제2 진폭 레벨 변경부(417, 417x)는 동일한 구성으로 되어 있다. 주 증폭부(411) 및 래치부(419)는, 각 열 공통의 수평 전송 버스 BUS, xBUS에 대하여 형성된 출력 회 로(28) 내에 형성되어 있다.

제1 진폭 레벨 변경부(410, 410x)는 우선, D형 플립플롭(402)의 최종단 앰프의 출력단 Q, xQ로부터 출력되는 H(전원측), L(접지측)의 논리 레벨의 한쪽을 전원과 접지 사이의 제3 전압 레벨로 변환하는 제1 레벨 조정부(414, 414x)를 각각 열마다의 전송 드라이버(404, 404x)에 구비한다.

또한, 제1 진폭 레벨 변경부(410, 410x)는, D형 플립플롭(402)으로부터 출력되는 H, L의 논리 레벨의 다른 쪽을 전원과 접지 사이의 제4 전압 레벨로 변환하는 제2 레벨 조정부(415, 415x)와, 제2 레벨 조정부(415, 415x)에서 변환되는 제4 전압 레벨에 의한 과충전을 억제해서 제4 전압 레벨의 최대값을 전원과 접지 사이의 제5 전압 레벨로 제한하는 제3 레벨 조정부(416, 416x)를 갖는다. 제2 레벨 조정부(415, 415x)와 제3 레벨 조정부(416, 416x)는, 각 열 공통의 수평 전송 버스 BUS, xBUS에 대하여 형성된 출력 회로(28) 내에 형성되어 있다.

제1 레벨 조정부(414, 414x)는, 예를 들면, 도 4c에 도시하는 바와 같이, D형 플립플롭(402)으로부터 출력되는 H의 논리 레벨을 전원과 접지 사이의 제3 전압 레벨 VL3으로 변경한다. 이에 대응하여, 제2 레벨 조정부(415, 415x)는, D형 플립플롭(402)으로부터 출력되는 L의 논리 레벨을 전원과 접지 사이의 제4 전압 레벨 VH4(>VL3)로 변경한다.

이렇게, 본 실시 형태의 전송 드라이버(404, 404x)(특히 제1 레벨 조정부(414, 414x))와 제2 레벨 조정부(415, 415x)는 반전형의 구성으로 되어 있다. 도 4c에 도시하는 바와 같이, D형 플립플롭(402)으로부터의 일반적인 전압 레벨 VL(접지 전위 상당), VH(논리 회로용의 전원 전위 상당)의 2치의 논리 레벨(로직 레벨)의 데이터(도 4c의 (1))를, 보다 전압 진폭(VL3~VH4)이 좁은 아날로그 형상의 전압 신호로 변환해서 수평 전송 버스 BUS, xBUS에 출력한다(도 4c의 (2)). 이것은, 고부하의 수평 전송 버스 BUS, xBUS의 구동에서, 고속 데이터 전송의 관점에서는，VL, VH의 본래의 논리 레벨인 채로 수평 전송 버스 BUS, xBUS를 통해서 출력 회로(28)에 정보를 전송하는 경우보다도 구동 능력이나 전력 소비나 반잡음(anti-noise) 성능 등의 면에서 유리하게 하기 때문이다.

출력 회로(28)의 제2 진폭 레벨 변경부(417, 417x)는, 전송 드라이버(404, 404x)(특히 제1 레벨 조정부(414, 414x))와 제2 레벨 조정부(415, 415x)에 의해 논리 레벨(로직 레벨)로부터 전압 진폭(VL3~VH4)이 좁은 아날로그 형상의 신호로 변환된 수평 전송 버스 BUS, xBUS상의 전압 정보(VL3~VH4)를 수취하면, 진폭 레벨이 VL3~VH4보다도 넓은 VL6~VH6의 차동 증폭부(418)용의 전압 정보 VQ, xVQ로 변환(반전 증폭)해서 출력한다(도 4c의 (3)).

제3 레벨 조정부(416, 416x)는, 상보 데이터 Q, xQ가 L 레벨에서 제1 레벨 조정부(414, 414x)에 대한 구동이 없을 때에, 제2 레벨 조정부(415, 415x)에서 변환된 제4 전압 레벨 VH4에 의해 수평 전송 버스 BUS, xBUS가 충전되었을 때의 최대 충전 전위를 제5 전압 레벨 VH5로 제한함으로써, 전원 레벨까지 과충전되는 것을 억제하는 기능을 갖는다.

차동 증폭부(418)은, 예를 들면 도 4c의 (4)에 도시하는 바와 같이, 진폭 레벨 VL6~VH6에서 서로 역극성으로 변화되는 전압 정보 VQ, xVQ에 기초하여, 수평 전 송 버스 BUS상의 전압 정보 VQ가, 수평 전송 버스 xBUS상의 전압 정보 xVQ보다도 높은지 낮은지를 전압 비교기(컴퍼레이터)에서 비교하고, 그 전압차를 전압 비교기가 갖는 증폭 기능에 의해(필요에 따라서 출력 버퍼와의 협동 처리에 의해), 래치부(419)용의 논리 레벨 VLout, VHout까지 증폭한다.

정보를 싱글 엔드로 수평 신호선(18) 상에서 데이터를 전송하는 경우, 수평 전송로로서의 수평 신호선(18)은 길고, 그 때문에 기생 CR이 전송 스피드를 제한하게 된다. 동작의 고속화를 위해서, AD 변환용의 카운트 동작과 수평 전송 동작을 병행하여 행하는 파이프 라인 처리로 하는 경우, 카운터 동작 시의 전원 노이즈가 수평 전송로에 혼입되어, 전송의 고속화를 제한하게 된다.

한편, 본 실시 형태에서는, 래치 회로(본 예에서는 D형 플립플롭(402))의 논리 출력 레벨인 채로 수평 신호선(18) 상에서 데이터를 전송하는 것은 아니며, 상보 정보로 전송함과 함께，보다 소진폭의 전압 신호로 변환해서 출력 회로(28)에 전달하고, 출력 회로(28)에서 다시 후단 회로용의 논리 레벨로 되도록 데이터를 재생하는 구성으로 되어 있다. 상보적으로 및 소진폭의 전압 신호로 수평 신호선(18, 18x) 상에서 데이터를 전송한다. 그 결과, 고속의 수평 전송을 실현하고 있다. 상보 정보를 전송하는 구성으로 함으로써, 수평 전송로에 전원 노이즈 등의 커먼(common) 모드 노이즈가 있어도, 그 영향을 캔슬할 수 있기 때문에, 전송 에러를 비약적으로 저감할 수 있다. 특히 디지털 데이터를 상보 데이터로 전송하는 경우에는, 전송된 상보 데이터에 기초하여 본래의 데이터를 재생하고 나서 소정의 타이밍에서 래치함으로써 데이터 정밀도를 비약적으로 높일 수 있다. 이하, 구체적 인 구성예를 설명한다.

<구성예>

도 5a 및 도 5b는 구체적인 구성예를 설명하는 도면이다. 도 5a에 도시하는 바와 같이, 우선 데이터 기억/전송 출력부(256)의 제1 레벨 조정부(414, 414x)는, D형 플립플롭(402)의 출력단 Q, xQ와 수평 전송 버스 BUS, xBUS 사이에 구동 트랜지스터(D-Tr)로서 기능하는 NMOS 트랜지스터(420)와 아날로그 스위치 기능을 갖는 스위치 트랜지스터로서의 NMOS 트랜지스터(422)를 갖는다.

NMOS 트랜지스터(422)의 게이트단에는, 수평 주사부(12)로부터의 열에 대응하는 수평 데이터 전송 클럭 φH_1~φH_h이 공급된다. NMOS 트랜지스터(422)는, 수평 주사부(12)의 제어의 기초로, NMOS 트랜지스터(420)의 반전 출력을 각 열 공통의 수평 전송 버스 BUS, xBUS측에 출력한다.

NMOS 트랜지스터(420)는, 게이트단에 D형 플립플롭(402)의 출력단 Q, xQ의 출력 데이터가 입력되고, 소스단이 접지되고, 드레인단이 NMOS 트랜지스터(422)의 한쪽의 입출력단(예를 들면 소스단)에 접속되어 있다.

NMOS 트랜지스터(420)는, NMOS 트랜지스터(422)가 온시에, D형 플립플롭(402)의 출력단 Q, xQ의 출력 데이터의 H(전원측)의 논리 레벨을, 논리 반전해서 전원과 접지 사이의 제3 전압 레벨 VL3로 변환한다.

수평 전송 버스 BUS, xBUS에는, D형 플립플롭(402)의 출력단 Q, xQ로부터 출력되는 L, H의 논리 레벨 내의 L(접지측)의 논리 레벨에 관해서, 논리 반전해서 제4 전압 레벨 VL4로 변환하는 제2 레벨 조정부(415, 415x)가 접속되어 있다. 본 구 성예에서, 제2 레벨 조정부(415, 415x)는 수평 전송 버스 BUS, xBUS의 전위를 풀 업(pull up)하는 수단으로서 기능하는 것을 이용한다.

구체적으로는, 풀 업 수단으로서 기능하는 제2 레벨 조정부(415, 415x)는, 제1 레벨 조정부(414, 414x)의 출력이 비액티브(데이터 Q, xQ가 L 레벨시에 상당)시에 수평 전송 버스 BUS, xBUS를 전원 전압 Vdd측에 가까이 당기기 위해서, PMOS 트랜지스터를 이용하여 풀 업한다. 이 때문에, 우선, 수평 전송 버스 BUS, xBUS와 전원 전압 Vdd 사이에, PMOS 트랜지스터(440)를 갖는 제2 레벨 조정부(415, 415x) 를 형성한다. PMOS 트랜지스터(440)의 소스단에는 전원 전압 Vdd가 공급되고, PMOS 트랜지스터(440)의 드레인단이 수평 전송 버스 BUS, xBUS와 접속되어 있다.

제1 레벨 조정부(414, 414x)의 출력이 비액티브(데이터 Q, xQ가 L 레벨 시에 상당)의 상태가 계속됨으로써 제4 전압 레벨 VH4에 의한 과충전을 제5 전압 레벨 VH5까지 제한하는 제3 레벨 조정부(416, 416x)로서, 다이오드 접속한 NMOS 트랜지스터(442)를 수평 전송 버스 BUS, xBUS와 접지 사이에, 애노드가 수평 전송 버스 BUS, xBUS측으로 되고, 캐소드가 접지측으로 되도록 형성한다.

PMOS 트랜지스터(440)는, 제2 진폭 레벨 변경부(417, 417x)의 기능의 일부를 수행한다. 제2 진폭 레벨 변경부(417, 417x)는, 게이트단이 수평 전송 버스 BUS, xBUS와 접속되어 있는 NMOS 트랜지스터(450)와, NMOS 트랜지스터(450)의 부하측(드레인단측)에 형성된 커런트 미러 접속된 PMOS 트랜지스터(452, 454)와 PMOS 트랜지스터(454)의 부하측(드레인단측)에 형성된 NMOS 트랜지스터(456)를 갖는다.

PMOS 트랜지스터(452, 454)는, 각 소스단에는 전원 전압 Vdd가 공급되고, 각 베이스단이 공통으로 접속되고 또한 PMOS 트랜지스터(452)의 드레인단과 접속되어 있다. NMOS 트랜지스터(450)는, 소스단이 접지되고, 드레인단이 PMOS 트랜지스터(452)의 드레인단과(또한 PMOS 트랜지스터(452, 454)의 각 게이트단과도) 접속되어 있다. NMOS 트랜지스터(456)는, 소스단이 접지되고, 드레인단이 PMOS 트랜지스터(454)의 드레인단과 접속되고, 그 드레인단의 접속점이 차동 증폭부(418)의 각 입력단 중 어느 한쪽과 접속되어 있다. 여기에서는, 제2 진폭 레벨 변경부(417)의 NMOS 트랜지스터(456)의 드레인단이 차동 증폭부(418)의 비반전 입력단(+)과 접속되고, 제2 진폭 레벨 변경부(417x)의 NMOS 트랜지스터(456)의 드레인단이 차동 증폭부(418)의 반전 입력단(-)과 접속되어 있다.

앰프 출력단의 전압 정보 VQ, xVQ는, PMOS 트랜지스터(440)의 게이트단(제어 입력단)에도 공급한다. 제2 진폭 레벨 변경부(417)에서 증폭한 전압 정보 VQ, xVQ 을 NMOS 트랜지스터(420)의 부하 트랜지스터로 되는 PMOS 트랜지스터(440)의 제어 입력단에 공급한다. 증폭한 신호(전압 정보 VQ, xVQ)에 기초하여 수평 전송 버스 BUS, xBUS상의 신호 진폭을 억제하는 방향으로 기능하는 귀환 회로를 구성한다(그 동작의 상세 내용은 후술함).

주 증폭부(411)는, NMOS 트랜지스터(456)의 동작 전류를 규정하는 바이어스부(460)를 갖는다. 바이어스부(460)는, 바이어스 전압 Vb가 게이트단에 설정되는 PMOS 트랜지스터(462)와, PMOS 트랜지스터(462)의 부하측(드레인단측)에 형성된 NMOS 트랜지스터(464)를 갖는다. PMOS 트랜지스터(462)는, 소스단에는 전원 전압 Vdd가 공급되고, 드레인단이 NMOS 트랜지스터(464)의 드레인단과 접속되어 있다. NMOS 트랜지스터(464)는, 소스단이 접지되고, 게이트단과 드레인단이 접속되어 있다.

제2 진폭 레벨 변경부(417, 417x)의 각 NMOS 트랜지스터(456)는, 바이어스부(460)의 NMOS 트랜지스터(464)의 게이트단과 접속되고, NMOS 트랜지스터(464)와 커런트 미러(current-mirror) 접속되도록 되어 있다. 즉, NMOS 트랜지스터(456)의 입력측(게이트단)에는, 정전류원으로 되는 바이어스부(460)로부터 소정의 바이어스 레벨이 입력되어 있다.

BUS 증폭부로서 기능하는 제2 진폭 레벨 변경부(417)의 앰프 출력단의 전압 정보 VQ는 차동 증폭부(418)의 비반전 입력(+)에 공급된다. xBUS 증폭부로서 기능하는 제2 진폭 레벨 변경부(417x)의 앰프 출력단의 전압 정보 xVQ는 차동 증폭부(418)의 반전 입력(-)에 공급된다. 이 전압 정보 VQ와 전압 정보 xVQ는 차동 증폭부(418)에 의해 비교 증폭된다. 차동 증폭부(418)에서 비교 증폭됨으로써 재생된 데이터의 L 레벨에 대응하는 VLout 및 데이터의 H 레벨에 대응하는 VHout을 나타내는 전압 정보 VD는 래치부(419)에 공급된다. 래치부(419)는, 전압 정보 VD를, 수평 데이터 전송 클럭 φH와 동기한 래치 클럭 LT에 기초하여, 전송 사이클 내의 대강 중간의 위치에서 취득함으로써, 본래의 논리 데이터 D를 재생하고, 수평 데이터 전송 클럭 φH와 동기적으로 출력한다.

디지털 데이터의 수평 전송을 감안해서, 래치부(419)에서 최종적인 데이터를 확정함으로써 데이터 재생의 정밀도를 높인다. 하지만, 래치부(419)를 형성하는 것은 필수적인 것은 아니다. 아날로그 정보의 수평 전송일 때에는, 래치부(419)를 형성하지 않고, 차동 증폭부(418)로부터 출력되는 전압 정보를 그대로 이용하면 된다.

제2 진폭 레벨 변경부(417, 417x)는, 도면으로부터 분명한 바와 같이 동일한 구성을 하고 있다. 제2 진폭 레벨 변경부(417, 417x)는, 앰프 출력단의 전압 정보 VQ, xVQ가 동일한 특성을 나타내도록, 동일한 성능의 것으로 하는 것이 바람직하다. 이를 위해서, 예를 들면, 제2 진폭 레벨 변경부(417, 417x)를 근접한 장소에 배치하는 것이 바람직하다. 특히, 제2 진폭 레벨 변경부(417, 417x)의 동작점은, NMOS 트랜지스터(456)의 동작 전류에 크게 의존하기 때문에, 제2 진폭 레벨 변경부(417)측의 NMOS 트랜지스터(456)와 제2 진폭 레벨 변경부(417x)측의 NMOS 트랜지스터(456)를 근접한 장소에 배치하는 것이 바람직하다.

NMOS 트랜지스터(456)는 바이어스부(460)의 NMOS 트랜지스터(464)와 커런트 미러 접속되기 때문에, 각각의 미러 회로를 대칭으로 배치하기 위해서, NMOS 트랜지스터(464)를 사이에 두고, 제2 진폭 레벨 변경부(417)측의 NMOS 트랜지스터(456)와 제2 진폭 레벨 변경부(417x)측의 NMOS 트랜지스터(456)를 대칭한 장소에 배치하는 것이 바람직하다. 도시한 구성도(회로도)는, 그 점을 모식적으로 나타내고 있다. 제2 진폭 레벨 변경부(417, 417x) 내에서도 각각의 트랜지스터(440, 450, 452, 454, 456)를 근접한 장소에 배치하는 것이 바람직하다.

이렇게, PMOS 트랜지스터(440)를 풀 업 수단으로서 갖는 제2 진폭 레벨 변경부(417, 417x)의 구성에서는, 임의의 열의 출력 데이터 Q, xQ가 "L"일 때에는 P MOS 트랜지스터(440)를 이용하여 수평 전송 버스 BUS, xBUS의 전압을 전원 전압 Vdd측에 풀 업하도록 작용시킨다. 또한, 임의의 열의 출력 데이터 Q, xQ가 "H"로 되었을 때에, 구동되는 NMOS 트랜지스터(420)에 의해 풀 다운하고, 신호값 "H"를 논리 반전해서 전송한다. 물론, 임의의 열의 출력 데이터가 "L"인 경우에는, NMOS 트랜지스터(420)가 오프하기 때문에, PMOS 트랜지스터(440)에 의한 풀 업에 의해 신호값 "L"을 논리 반전해서 전송한다.

임의의 열의 출력 데이터 Q, xQ가 "H"로 되었을 때에, NMOS 트랜지스터(420)가 온하고, 수평 전송 버스 BUS, xBUS가 풀 다운되어 임의의 전압만큼 저하하고, H 레벨에 대응하는 전원 전압 Vdd와 L 레벨에 대응하는 접지 전압 GND 사이의 제3 전압 레벨 VH3으로 된다. 어느 정도의 전압 저하가 생길지는, NMOS 트랜지스터(420)의 드레인-소스간의 구동 능력(드레인-소스간의 구동 전류와 출력 저항에 관계됨)과 수평 전송 버스 BUS, xBUS측의 부하 저항과 부하 용량으로 결정된다.

제1 레벨 조정부(414)를 구성함에 있어서, AD 변환부(25b)나 D형 플립플롭(402)으로부터 출력되는 H 및 L의 논리 레벨을 논리 반전하는 트랜지스터(본 예에서는 NMOS 트랜지스터(420))를 사용함으로써, H 및 L의 논리 레벨의 한쪽(본 예에서는 H 레벨)을 간단히 제3 전압 레벨 VH3으로 변환할 수 있는 이점이 있다.

또한, 임의의 열의 출력 데이터 Q, xQ가 "L"일 때에 H 레벨에 대응하는 전원 전압 Vdd와 L 레벨에 대응하는 접지 전압 GND 사이의 제4 전압 레벨 VL4로 하기 위한 풀 업 수단을 구체적으로 구성함에 있어서, MOS 트랜지스터를 사용하면, 저항 소자를 사용하는 형태와 비교해서 소면적으로 실현할 수 있는 이점이 있다. 덧붙여, L 레벨로부터 H 레벨(수평 전송 버스 BUS, xBUS 상에서는 논리 반전되어 H 레 벨로부터 L 레벨)로의 천이시에는 PMOS 트랜지스터(440)의 구동 능력을 활용할 수 있기 때문에 저항 소자에 비하여 구동 능력도 높다. 그러나，NMOS 트랜지스터(420)가 온으로 되면, PMOS 트랜지스터(422P)를 통해서, PMOS 트랜지스터(440)로부터 NMOS 트랜지스터(420)로의 관통 전류가 흐를 가능성이 있다.

<구성예의 증폭 작용>

도 6a 및 도 6b는, 도 5b에 도시한 구성예에서의 제2 진폭 레벨 변경부(417, 417x)의 증폭 작용을 설명하는 도면이며, 회로 구성을 기능적으로 나타내고 있다. 도 6a는, 도 5b에 도시한 구성예에 대한 비교예를 적용하는 경우의 동작을 설명하는 것이다. 도 6b는, 도 5b에 도시한 구성예를 적용하는 경우의 본 실시 형태의 동작을 설명하는 것이다.

도 6a에 도시하는 바와 같이, 비교예의 구성에서는, 기생 CR이 큰 전송로 (버스)에서, 데이터 전송을 행하기 위해서, 본 실시 형태와 마찬가지로, 차동형의 전송 회로를 이용하고 있다. 이 차동형의 전송 회로에서, 전송 회로는 전송로를 충전하기 위한 부하 트랜지스터(전류원으로서)와, 상보 데이터의 구동 트랜지스터에 의해 구동되고, 차동 앰프로 비교 출력된다. 그러나, 이러한 비교예의 구성에서는, 전송의 스피드는, 부하 트랜지스터와 구동 트랜지스터의 DC 밸런스로 충방전하는 능력으로 결정된다. 전송로의 기생 CR이 큰 경우, 이 능력으로 전송로의 전송 스피드가 결정된다.

한편, 도 5b에 도시한 본 실시 형태의 구성예에서, 제2 진폭 레벨 변경부(417, 417x)는 귀환 증폭 회로를 구성하도록 되어 있다. 즉, PMOS 트랜지스 터(454)의 드레인단과 NMOS 트랜지스터(456)의 드레인단이 접속된 접속점이 앰프 출력단으로 된다. 그 앰프 출력단에 생기는 차동 증폭부(418)용의 전압 정보 VQ, xVQ가 PMOS 트랜지스터(440)의 게이트단(제어 입력단)으로 되돌려진다. PMOS 트랜지스터(440)는, 그 게이트 전압에 기초하여, 수평 전송 버스 BUS, xBUS의 전위 변동을 억제하는 귀환 회로를 구성한다.

D형 플립플롭(402)으로부터 출력되는 논리 데이터 Q, xQ가 L 레벨일 때, NMOS 트랜지스터(420)가 오프함으로써 PMOS 트랜지스터(440)의 풀 업 작용에 의해 수평 전송 버스 BUS, xBUS의 전위를 높이는 방향으로 작용한다. 그러면, NMOS 트랜지스터(450)는 온 방향으로 작용하여 커런트 미러 접속되어 있는 PMOS 트랜지스터(452, 454)의 전류가 증가한다. 이 전류 증가는 앰프 출력단에 생기는 전압 정보 VQ, xVQ를 높게 하는 방향으로 작용하여, 그 정보가 PMOS 트랜지스터(440)의 게이트단에 통지된다. PMOS 트랜지스터(440)는, 게이트단의 전위가 높아지면 오프하는 방향으로 작용하기 때문에 동작 저항이 높아지고, 그 결과, 수평 전송 버스 BUS, xBUS의 전위를 낮추는 방향으로 작용한다. 즉, PMOS 트랜지스터(440)는, 수평 전송 버스 BUS, xBUS의 전위 상승(진폭 증가)이 있을 때, 제2 진폭 레벨 변경부(417, 417x)의 앰프 출력단의 전압 정보 VQ, xVQ를 입력으로 하여 수평 전송 버스 BUS, xBUS의 진폭 증가를 억제하는 방향으로 기능한다.

반대로, D형 플립플롭(402)으로부터 출력되는 논리 데이터 Q, xQ가 H 레벨일 때, NMOS 트랜지스터(420)가 온함으로써 풀 다운되어 수평 전송 버스 BUS, xBUS의 전위를 낮추는 방향으로 작용하면，NMOS 트랜지스터(450)는 오프하는 방향으로 작 용해서 커런트 미러 접속되어 있는 PMOS 트랜지스터(452, 454)의 전류가 감소한다. 이 전류 감소는 앰프 출력단에 생기는 전압 정보 VQ, xVQ를 낮게 하는 방향으로 작용하고, 그 정보가 PMOS 트랜지스터(440)의 게이트단에 통지된다.

PMOS 트랜지스터(440)는, 게이트단의 전위가 저하하면 온하는 방향으로 작용하기 때문에 동작 저항이 작아지고, 수평 전송 버스 BUS, xBUS의 전위를 높이는 방향으로 작용한다. 즉, PMOS 트랜지스터(440)는, 수평 전송 버스 BUS, xBUS의 전위 저하(진폭 감소)가 있을 때, 제2 진폭 레벨 변경부(417, 417x)의 앰프 출력단의 전압 정보 VQ, xVQ를 입력으로 하여 수평 전송 버스 BUS, xBUS의 진폭 감소를 억제하는 방향으로 기능한다.

이 점으로부터 알 수 있는 바와 같이, 제2 진폭 레벨 변경부(417, 417x)는 귀환 증폭 회로로서 동작한다. 제2 진폭 레벨 변경부(417, 417x)의 앰프 출력단에 생기는 전압 정보 VQ, xVQ를 부하 트랜지스터로서의 PMOS 트랜지스터(440)의 게이트단에 입력하고 있기 때문에, 수평 전송 버스 BUS, xBUS의 진폭 레벨은, NMOS 트랜지스터(456)의 게이트단의 바이어스 레벨과 균형이 잡히는 레벨로 자기 정합적으로 안정된다.

제2 레벨 조정부(415)로서 NMOS 트랜지스터(420)의 부하 트랜지스터로 되는 PMOS 트랜지스터(440)를 사용하고, 또한 그 PMOS 트랜지스터(440)의 게이트단에 앰프 출력단의 전압 정보 VQ, xVQ를 귀환시키는 구성으로 함으로써, 간단히 귀환 증폭 회로를 구성할 수 있는 이점이 있다.

이렇게, 본 실시 형태의 구성에서는, 도 6b에 도시하는 바와 같이, 회로가, 상보 출력 데이터를 전송하기 위한 2개의 수평 전송 버스 BUS, xBUS와, 수평 전송 버스 BUS, xBUS 상에 분산 배치되어, 상보 출력 데이터에 기초하여 수평 전송 버스 BUS, xBUS를 구동하는 각 열의 구동 트랜지스터로서 기능하는 NMOS 트랜지스터(420)와, 수평 전송 버스 BUS, xBUS상의 신호를 입력으로 하고, 차동 앰프로서의 차동 증폭부(418)에의 입력 신호(전압 정보 VQ, xVQ)를 생성하는 증폭단으로서의 제2 진폭 레벨 변경부(417(BUS 증폭부), 417x(xBUS 증폭부))를 구비한다. 또한 회로는, 제2 진폭 레벨 변경부(417(BUS증폭부), 417x(xBUS 증폭부))에서 생성된 전압 정보 VQ, xVQ를 입력으로서 수평 전송 버스 BUS, xBUS에 피드백하는, 즉 수평 전송로의 진폭을 억제하는 방향으로 기능하는, 부하 트랜지스터로서 기능하는 PMOS 트랜지스터(440)를 구비한다.

이러한 구성에 의해, 데이터 전송로인 수평 전송 버스 BUS, xBUS에 관해서는, 부하 트랜지스터로서의 PMOS 트랜지스터(440)가 피드백 트랜지스터로서도 기능하기 때문에, 수평 전송 버스 BUS, xBUS상의 정보의 진폭이 작게 억제되기 때문에, 고속 동작이 가능하게 된다. 차동 앰프로서의 차동 증폭부(418)의 입력은, 증폭단인 BUS 증폭부에서도 기능하는 제2 진폭 레벨 변경부(417) 및 xBUS 증폭부에서도 기능하는 제2 진폭 레벨 변경부(417x)에 의해 진폭을 증폭해서 전압 정보 VQ, xVQ로 하고 있기 때문에, 고속이고 또한 정밀도 좋게 비교할 수 있다. 또한, 상보 정보로 데이터 전송함으로써, 수평 전송 버스 BUS, xBUS에 노이즈가 혼입해도, 그 영향을 캔슬할 수 있기 때문에, 노이즈 내성이 높다.

<구성예의 레벨 억제 작용>

도 6c 및 도 6d는, 도 5b에 도시한 구성예에서의 제3 레벨 조정부(416, 416x)에 의한 레벨 억제 작용을 설명하는 도면이다.

고부하의 수평 전송 버스 BUS, xBUS를 고속으로 구동하는 경우에는, 쓰루 레이트(through rate)를 확보하는 것이 어렵게 된다. 이는 도 6c의 (1)에 나타내진다. 여기에서는, 제3 레벨 조정부(416, 416x)가 형성되어 있지 않은 경우를 나타내고 있다. 도시한 바와 같이, 전원 전압까지 증폭해야 하는 수평 전송 버스 BUS, xBUS의 전위가 실제로는 임의의 미소한 진폭밖에 증폭되지 않게 된다. 이것은, 수평 전송 버스 BUS, xBUS에는 저항이 있고, 또한 버퍼(본 예에서는 NMOS 트랜지스터(420))에 유한한 출력 임피던스가 있기 때문에, 소위 CR 지연에 의해 매우 작은 진폭으로 전위가 증폭되기 때문이다.

이와 같이 미소한 진폭으로밖에 증폭되지 않는 경우, 신호의 오류를 일으킬 가능성이 있다. 이것을 나타낸 것이 도 6c의 (2) 및 도 6d의 (1)이다. 도시와 같이, 동작점이 접지측에 가까운 상태로 인접한 열마다의 출력이 항상 서로 다르고, 수평 전송 버스 BUS, xBUS의 변화가 통상적으로 있는 경우에는, 접지측에 가까운 상태로 진폭이 작아지고, 변화가 없는 경우에는 진폭이 커진다. 수평 전송 버스 BUS상의 전위는 데이터가 H로 될 때까지 상승을 계속하지만, 수평 전송 버스 xBUS상의 전위는 제2 진폭 레벨 변경부(417)의 작용에 의해, 소정의 레벨에서 멈춘다.

BUS 증폭부로서 기능하는 제2 진폭 레벨 변경부(417)의 앰프 출력단의 전압 정보 VQ는, 차동 증폭부(418)의 비반전 입력(+)에 공급되고, xBUS 증폭부로서 기능하는 제2 진폭 레벨 변경부(417x)의 앰프 출력단의 전압 정보 xVQ는, 차동 증폭 부(418)의 반전 입력(-)에 공급되고, 차동 증폭부(418)에 의해 비교 증폭된다. 그 때문에, 도 6d의 (2)에 도시하는 바와 같이, 차동 증폭부(418)에서 데이터를 재생하는 임계값이 출력 변화로 서로 다르게 됨으로써, 오판정(데이터의 재생 에러)의 원인으로 된다.

제3 레벨 조정부(416, 416x)는 이 문제점을 해소하기 위해서 형성된다. 제3 레벨 조정부(416, 416x)로서, 예를 들면 다이오드 접속한 NMOS 트랜지스터(422)를 형성함으로써, 데이터 Q, xQ가 L 레벨시에 수평 전송 버스 BUS, xBUS를 충전하는 전위를 다이오드 접속한 NMOS 트랜지스터(442)와 제2 진폭 레벨 변경부(417)의 작용에 의해, 소정의 제5 전압 레벨 VH5까지의 상승으로 제한할 수 있다. 즉, 수평 전송 버스 BUS, xBUS를 제1 레벨 조정부(414, 414x)에 의해 접지측에 구동하지 않는 경우에(데이터 Q, xQ가 L 레벨시에 상당), 수평 전송 버스 BUS, xBUS의 충전은 제5 전압 레벨 VH5(≡다이오드 전압=0.6V 정도)까지 억제되기 때문에, 수평 전송 버스 BUS, xBUS가 전원 레벨까지 과충전되는 것을 억제할 수 있다.

이 결과, 수평 전송 버스 BUS, xBUS상의 정보는, 진폭 레벨 VL3~VH4가 다이오드 전압의 범위로 제한되고, 매우 소진폭으로 되어, 고속으로 반전 동작이 가능하게 된다. 그 결과, 도 6d의 (3)에 도시하는 바와 같이, 수평 전송 버스 BUS, xBUS의 변화가 없는 경우라도, 데이터의 재생 에러가 일어나기 어렵다. 이를 보다 완전하게 하기 위해서는, 진폭 레벨 VL3~VH4가 다이오드 전압과 거의 동일하게 되도록 하는 것이 좋다. 제3 레벨 조정부(416, 416x)가 존재하지 않을 때의 풀 업 전위가 다이오드 전압 이상으로 되도록 NMOS 트랜지스터(456)의 바이어스 레벨을 설정해 두면, NMOS 트랜지스터(422)에 의해 자동적으로 진폭 레벨 VL3~VH4가 다이오드 전압과 거의 동일하게 된다.

또한, 풀 업시의 전위를 소정 범위(제5 전압 레벨 VH5)로 억제하는 제3 레벨 조정부(416)의 구성은, 이러한 NMOS 트랜지스터(442)를 다이오드 접속한 구성에 한정되지 않는다. 예를 들면, 제너 다이오드나 그 밖의 전압 제한 소자를 사용할 수도 있다. 단, 다이오드의 캐소드를 접지(기준 전위)측에 애노드를 버스 선측에 순방향으로 접속하는 구성을 사용하면, 간단히 풀 업시의 전위를 소정 범위(다이오드 전압)로 제한할 수 있는 이점이 있다. MOS 트랜지스터를 다이오드 접속한 구성에서는, 집적 회로에의 내장이 용이하다.

<구성예의 정보 재생 작용과 바이어스 레벨과의 관계>

도 6e는, 도 5b에 도시한 구성예에서의 NMOS 트랜지스터(464)의 바이어스 레벨과 차동 증폭부(418)에 의한 정보 재생 작용과의 관계를 설명하는 도면이다. NMOS 트랜지스터(464)의 동작 전류는 제2 진폭 레벨 변경부(417, 417x)의 소비 전력 및 동작점에 실질적으로 작용한다. 소비 전력의 측면에서는, 바이어스부(460)에 의한 바이어스 전류의 설정(NMOS 트랜지스터(456)의 게이트단에의 바이어스 레벨)에 의존하는 구성으로 할 수 있기 때문에, 전송 스피드에 따라서, 바이어스 전류를 바꾸는 것이 가능하며, 저소비 전력화가 가능하게 된다.

한편, 동작점의 측면에서는, 바이어스 레벨이 서로 일치하지 않고, BUS 증폭부로서 기능하는 제2 진폭 레벨 변경부(417)의 앰프 출력단의 동작점과 xBUS 증폭부로서 기능하는 제2 진폭 레벨 변경부(417)의 앰프 출력단의 동작점이 일치하고 있지 않을 때에는, 도 6e에 도시하는 바와 같이, 입력 정보와 차동 증폭부(418)에서 재생되는 전압 정보 VD가 나타내는 재생 정보 사이에 어긋남이 생긴다. 도 6e에서는 약간의 어긋남으로 나타내고 있지만, 앰프 출력단의 동작점이 크게 어긋났을 때에는, 정보를 재생할 수 없는 경우도 일어날 수 있다.

디지털 데이터의 수평 전송이면, 차동 증폭부(418)의 후단에 래치부(419)를 형성하고, 전송 사이클 내의 대강 중간의 타이밍에서 취득함으로써, 데이터 재생의 정밀도를 높일 수도 있지만, 아날로그 정보의 전송인 경우에는, 이러한 방식으로 데이터 재생의 정밀도를 높이기 어렵다.

이 점에서는，앞에서도 설명한 바와 같이, 앰프 출력단의 전압 정보 VQ, xVQ가 동일한 특성을 나타내도록, 예를 들어, 제2 진폭 레벨 변경부(417)측의 NMOS 트랜지스터(456)와 제2 진폭 레벨 변경부(417x)측의 NMOS 트랜지스터(456)를 근접한 장소에 배치하여, 제2 진폭 레벨 변경부(417, 417x)를 동일한 성능으로 하는 것이 바람직하다.

<유사 구성예와의 대비>

전술한 본 실시 형태의 구성과 비슷한 메카니즘으로서, 예를 들면 특개평5-128870호 공보에는, 다이내믹형 반도체 기억 장치의 버스 신호(입출력 버스 신호)의 차동 증폭부에 관해서, 열 디코더에 의해 선택된 상보의 비트선의 신호를 상보의 버스선에 전달하는 수단과, 버스선의 신호를 차동 입력 비교 판정을 하는 차동 증폭기와, 상보의 버스선과 차동 증폭기의 차동 입력 사이에 형성된 전압 레벨 변환 회로(예를 들면 소스 팔로워 회로)를 구비하는 구조가 제안되어 있다.

전송로의 차 전위를 판정하는 차동 증폭기의 차동 입력 전위를 전원 전압 레벨로부터 전위 레벨 변환 회로를 사용하여 낮춤으로써, C-MOS 구성에서의 차동 증폭기를 포화 영역에서 사용할 수 있기 때문에, 증폭 동작 전체를 고속 및 고이득으로 할 수 있다.

특개평5-128870호 공보의 메카니즘에서는, 전압 레벨 변환 회로(예를 들면 소스 팔로워(source follower) 회로)에는 증폭 기능이 없다. 따라서, 수평 전송 버스 BUS, xBUS상의 정보를 소진폭으로 억제하면서, 차동 앰프(차동 증폭부(418))의 입력을 대진폭으로 함으로써, 데이터 전송로에 관해서 소진폭으로 억제함으로써 고속 전송을 실현하면서, 차동 앰프의 입력 신호를 대진폭으로 함으로써 고속이고 또한 정밀도가 좋게 전압 정보를 비교할 수 있다고 하는 본 실시 형태의 특유한 작용 효과를 향유할 수는 없다.

특개2002-84460호 공보에는, CMOS형 촬상 장치에서, 증폭 출력을 직렬 접속된 귀환 저항과 입력 저항에 의해 전압 분배해서 전압 분배 출력으로 하고, 전압 분배 출력을 차동의 반전 입력으로 하는 메카니즘이 제안되어 있다. 전송 대상의 정보는 아날로그 정보이다. 정상(positive phase) 신호를 전송하는 정상 신호선 상의 화소 신호에 대한 상보 관계로 되는, 역상(negative phase) 신호선 상의 역상 신호를 차동 앰프에서 생성한다. 앰프 게인은 1 이상으로 설정 가능하다. 고정 패턴 노이즈를 억압한, 1보다 큰 증폭도로 증폭된 출력 신호를 얻을 수 있고, 이에 따라 잡음이 적은 메카니즘이 된다.

그러나, 특개2002-84460호 공보에 기재된 메카니즘에서는, 아날로그 정보의 안정화 시간을 필요로 하는 문제가 있다. 한편, 본 실시 형태의 메카니즘에서는, 디지털 정보의 전송이며, 2치의 비교가 가능한 시간을 유지하면 된다. 따라서, 고속화의 점에서 유리하다.

<촬상 장치>

도 7은, 전술한 본 실시 형태의 고체 촬상 장치(1)와 마찬가지의 구조를 이용한 물리 정보 취득 장치의 일례인 촬상 장치(카메라 시스템)의 개략 구성을 도시하는 도면이다. 이 촬상 기기(8)는 가시광 컬러 화상을 얻는 촬상 기기이다.

구체적으로는, 촬상 기기(8)는, 태양광이나 형광등 등의 광원(801) 아래에 있는 피사체 Z의 상을 담지하는 광 L을 촬상 장치측에 도광해서 결상시키는 촬영 렌즈(802)와, 광학 로우패스 필터(804)와, 예를 들면 R, G, B의 색 필터가 베이어 배열로 되어 있는 색 필터군(812)과, 화소 어레이부(10)와, 화소 어레이부(10)를 구동하는 구동 제어부(7)와, 화소 어레이부(10)로부터 출력된 화소 신호에 대하여 CDS 처리나 AD 변환 처리 등을 실시하는 컬럼 처리부(26)와, 컬럼 처리부(26)로부터 출력된 촬상 데이터를 처리하는 카메라 신호 처리부(810)를 구비하고 있다.

카메라 신호 처리부(810)는, 촬상 신호 처리부(820)와, 촬상 기기(8)의 전체를 제어하는 주 제어부로서 기능하는 카메라 제어부(900)를 갖는다. 촬상 신호 처리부(820)는, 색 필터로서 원색 필터 이외의 것이 사용되고 있을 때에 컬럼 처리부(26)의 컬럼 AD 회로(25b)(도 1을 참조)로부터 공급되는 디지털 촬상 신호를 R(적), G(녹), B(청)의 원색 신호로 분리하는 원색 분리 기능을 구비한 신호 분리부(822)와, 신호 분리부(822)에 의해 분리된 원색 신호 R, G, B에 기초하여 색 신 호 C에 관한 신호 처리를 행하는 색 신호 처리부(830)를 갖는다.

또한 촬상 신호 처리부(820)는, 신호 분리부(822)에 의해 분리된 원색 신호 R, G, B에 기초하여 휘도 신호 Y에 관한 신호 처리를 행하는 휘도 신호 처리부(840)와, 휘도 신호 Y/색 신호 C에 기초하여 영상 신호 VD를 생성하는 인코더부(860)를 갖는다.

본 실시 형태의 카메라 제어부(900)는, 컴퓨터가 행하는 연산과 제어의 기능을 초소형의 집적 회로에 집약시킨 CPU(Central Processing Unit)를 대표예로 하는 전자 계산기의 중추를 이루는 마이크로프로세서(microprocessor)(902)와, 읽어내기 전용의 기억부인 ROM(Read Only Memory)(904), 수시 기입 및 읽어내기가 가능함과 함께 휘발성의 기억부의 일례인 RAM(Random Access Memory)(906)과, 도시를 생략한 그 밖의 주변 부재를 가지고 있다. 마이크로프로세서(902), ROM(904), 및 RAM(906)을 통합해서 마이크로컴퓨터라고도 칭한다.

또한, "휘발성의 기억부"란, 장치의 전원이 오프된 경우에는, 기억 내용을 소멸하게 되는 형태의 기억부를 의미한다. 한편, "불휘발성의 기억부"란, 장치의 메인 전원이 오프된 경우라도, 기억 내용을 계속해서 유지하는 형태의 기억부를 의미한다. 불휘발성의 기억부는 기억 내용을 계속해서 유지할 수 있는 것이면 되고, 반도체제의 메모리 소자 자체가 불휘발성을 갖는 것에 한하지 않고, 백업 전원을 구비함으로써, 휘발성의 메모리 소자를 "불휘발성"으로 나타내도록 구성한 기억부일 수도 있다.

카메라 제어부(900)는 시스템 전체를 제어한다. ROM(904)에는 카메라 제어 부(900)의 제어 프로그램 등이 저장되어 있다. 특히, 본 예에서는, 카메라 제어부(900)에 의해, 각종의 제어 펄스의 온/오프 타이밍을 설정하기 위한 프로그램이 저장되어 있다. RAM(906)에는 카메라 제어부(900)가 각종 처리를 행하기 위한 데이터 등이 저장되어 있다.

또한, 카메라 제어부(900)에는 메모리 카드 등의 기록 매체(924)가 삽탈가능하다. 카메라 제어부(900)는 인터넷 등의 통신망과의 접속이 가능하다. 예를 들면, 카메라 제어부(900)는, 마이크로프로세서(902), ROM(904), 및 RAM(906) 이외에, 메모리 읽어내기부(907) 및 통신 I/F(인터페이스)(908)를 구비한다.

기록 매체(924)는, 예를 들면, 마이크로프로세서(902)에 소프트웨어 처리를 시키기 위한 프로그램 데이터나, 휘도 신호 처리부(840)로부터의 휘도계 신호에 기초하는 측광 데이터 DL의 수속 범위나 노광 제어 처리(전자 셔터 제어를 포함함)를 위한 각종의 제어 펄스의 온/오프 타이밍 등, 다양한 설정값 등의 데이터를 등록하는 등을 위해서 이용된다.

메모리 읽어내기부(907)는 기록 매체(924)로부터 읽어낸 데이터를 RAM(906)에 저장(인스톨)한다. 통신 I/F(908)는 인터넷 등의 통신망과의 사이의 통신 데이터의 교환을 중개한다.

또한, 이러한 촬상 기기(8)는, 구동 제어부(7) 및 컬럼 처리부(26)를, 화소 어레이부(10)와 별개로 해서 모듈 형상의 것으로 나타내고 있지만, 고체 촬상 장치(1)에 대해서 설명한 바와 같이, 이들이 화소 어레이부(10)와 동일한 반도체 기판 위에 일체적으로 형성된 1 칩의 고체 촬상 장치(1)를 이용해도 되는 것은 물론 이다.

또한, 도 7에서는, 화소 어레이부(10)나 구동 제어부(7)나 컬럼 처리부(26)나 카메라 신호 처리부(810) 이외에, 촬영 렌즈(802), 광학 로우패스 필터(804), 혹은 적외광 컷 필터(805) 등의 광학계도 포함하는 것으로 촬상 기기(8)를 나타내고 있다. 이 양태는, 이들을 통합해서 패키징된 촬상 기능을 갖는 모듈 형상의 형태로 하는 경우에 바람직하다.

여기에서, 전술한 고체 촬상 장치(1)에서의 모듈과의 관계에서는, 도시한 바와 같이, 화소 어레이부(10)(촬상부)와, AD 변환 기능이나 차분(CDS) 처리 기능을 구비한 컬럼 처리부(26) 등의 화소 어레이부(10)측과 밀접하게 관련된 신호 처리부(컬럼 처리부(26)의 후단의 카메라 신호 처리부는 제외함)가 모여서 패키징된 상태로 촬상 기능을 갖는 모듈 형상의 형태로 고체 촬상 장치(1)를 제공한다. 모듈 형상의 형태로 제공된 고체 촬상 장치(1)의 후단에, 남은 신호 처리부인 카메라 신호 처리부(810)를 형성해서 촬상 기기(8)의 전체를 구성하도록 하여도 된다.

또는, 도시하지는 않았지만, 화소 어레이부(10)와 촬영 렌즈(802) 등의 광학계가 모여서 패키징된 상태로 촬상 기능을 갖는 모듈 형상의 형태로 고체 촬상 장치(1)를 제공하도록 한다. 모듈 형상의 형태로 제공된 고체 촬상 장치(1)에 부가하여, 카메라 신호 처리부(810)도 모듈 내에 형성하고, 촬상 기기(8)의 전체를 구성하도록 하여도 된다.

고체 촬상 장치(1)에서의 모듈의 형태로서, 카메라 신호 처리부(200)에 상당하는 카메라 신호 처리부(810)를 포함시켜도 된다. 이 경우에는, 사실상, 고체 촬 상 장치(1)와 촬상 기기(8)가 동일한 것으로 간주할 수도 있다.

이러한 촬상 기기(8)는, "촬상"을 행하기 위한, 예를 들면, 카메라나 촬상 기능을 갖는 휴대 기기로서 제공된다. 또한, "촬상"은, 통상의 카메라 촬영시의 상의 촬영뿐만 아니라, 광의의 의미로서, 지문 검출 등도 포함하는 것이다.

이러한 구성의 촬상 기기(8)는 고체 촬상 장치(1)의 모든 기능을 포함한다. 촬상 기기(8)는 고체 촬상 장치(1)의 기본적인 구성 및 동작과 마찬가지로 구성할 수 있다. 데이터 기억/전송 출력부(256)나 출력 회로(28)로서, 전술한 실시 형태를 적용함으로써, 수평 전송에서의 수평 신호선(18) 상의 부하 용량에 기인하는 문제를 해결할 수 있다.

이상, 본 발명에 대해서 실시 형태를 이용하여 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위로 한정되지 않는다. 발명의 요지를 일탈하지 않는 범위에서 상기 실시 형태에 다양한 변경 또는 개량을 가할 수 있고, 그러한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함된다.

상기 실시 형태는 청구항에 따른 발명을 한정하는 것은 아니며, 실시 형태 중에서 설명되어 있는 특징의 조합 모두가 본 발명의 해결 수단에 항상 필수적이라고는 할 수 없다. 전술한 실시 형태에는 다양한 단계의 발명이 포함되어 있고, 개시되는 복수의 구성 요건에 의한 적절한 조합에 의해 다양한 발명을 추출할 수 있다. 실시 형태에 나타내지는 전체 구성 요소로부터 몇 가지의 구성 요소가 삭제되어도, 효과가 얻어지는 한에서, 이 몇 가지의 구성 요소가 삭제된 구성이 발명으로서 추출될 수 있다.

<전자 기기에의 적용>

예를 들면 전술한 설명에서는, 고체 촬상 장치나 촬상 기기에서, 화소 신호를 AD 변환해서 수평 전송하는 경우에서의 적용예를 설명했지만, AD 변환이나 데이터 전송의 메카니즘은, 고체 촬상 장치나 촬상 기기에 한하지 않고, 다이내믹형 반도체 기억 장치에서 입출력 버스 신호를 전송하는 등의 정보의 전송 처리를 필요로 하는 모든 전자 기기에 적용할 수 있다.

당업자는, 다양한 수정, 조합, 하위조합, 및 변경이, 첨부된 청구항 또는 그 등가물의 범위내에 있는 한, 설계 요건 및 다른 요소들에 따라서 구성될 수 있다는 것을 주지해야 한다.

도 1은 본 발명의 일 실시 형태에 따른 고체 촬상 장치로서의 CMOS 고체 촬상 장치의 개략 구성도.

도 2a는 참조 신호 비교형 AD 변환을 실행하기 위한 기본 회로의 구성예(제1예)를 도시하는 도면.

도 2b는 참조 신호 비교형 AD 변환을 실행하기 위한 기본 회로의 구성예(제2예)를 도시하는 도면.

도 3a는 참조 신호 비교형 AD 변환의 제1 처리예의 동작을 설명하는 타이밍차트.

도 3b는 참조 신호 비교형 AD 변환의 제2 처리예의 동작을 설명하는 타이밍차트.

도 3c는 참조 신호 비교형 AD 변환의 제4 처리예의 동작을 설명하는 타이밍차트.

도 4a는 데이터 기억/전송 출력부의 상세를 도시하는 회로 블록도.

도 4b는 데이터 기억/전송 출력부 주변과 출력 회로의 구성예를 도시하는 회로 블록도.

도 4c는 도 4b에 도시한 구성의 기본 동작을 설명하는 전압 레벨도.

도 5a는 구체적인 구성예를 설명하는 도면.

도 5b는 구체적인 구성예를 설명하는 도면.

도 6a는 도 5b에 도시한 구성예에 대한 비교예를 적용하는 경우의 동작을 설 명하는 도면.

도 6b는 도 5b에 도시한 구성예를 적용하는 경우의 본 실시 형태의 동작을 설명하는 도면.

도 6c는 도 5b에 도시한 구성예에서의 제3 레벨 조정부에 의한 레벨 억제 작용을 설명하는 도면.

도 6d는 도 5b에 도시한 구성예에서의 제3 레벨 조정부에 의한 레벨 억제 작용을 설명하는 다른 도면.

도 6e는 도 5b에 도시한 구성예에서의 NMOS 트랜지스터의 바이어스 레벨과 차동 증폭부에 의한 정보 재생 작용과의 관계를 설명하는 도면.

도 7은 본 실시 형태에 따른 고체 촬상 장치와 마찬가지의 메카니즘을 이용한 물리 정보 취득 장치의 일례로서의 촬상 기기의 개략 구성을 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1: 고체 촬상 장치

3: 단위 화소

7: 구동 제어부

8: 촬상 장치

10: 화소 어레이부

12: 수평 주사부

14: 수직 주사부

18, 18x: 수평 신호선

19: 수직 신호선

20: 통신/타이밍 제어부

24: 판독 전류원부

25: 컬럼 회로

25a: 차분 처리부

25b: AD 변환부

26: 컬럼 처리부

27: 참조 신호 생성부

27a: DA 변환 회로

28: 출력 회로

29: 디지털 연산부

252: 전압 비교부

253: 카운트 동작 제어부

254: 카운터부

256: 데이터 기억/전송 출력부

260: 카운트 위상 조정부

410: 제1 진폭 레벨 변경부

411: 주 증폭부

414: 제1 레벨 조정부

415: 제2 레벨 조정부

416: 제3 레벨 조정부

417: 제2 진폭 레벨 변경부

418: 차동 증폭부

419: 래치부

900: 카메라 제어부

Claims (15)

1. 단위 화소가 배열된 화소부와,

   상기 화소부의 각 단위 화소로부터 읽어 내어진 아날로그 화소 신호에 기초하여, 서로 상보 관계를 갖는 2종류의 상보 신호를 생성하는 상보 신호 생성부와,

   상기 2종류의 상보 신호를 전송하는 2종류의 상보 신호선과,

   상기 2종류의 상보 신호의 각각을 상기 상보 신호선 상에서 전송시키는 수평 주사부와,

   상기 2종류의 상보 신호선 상의 신호를 차동 입력으로 받아서 비교하는 차동 증폭부

   를 포함하는 고체 촬상 장치.
2. 제1항에 있어서,

   상기 화소부에서, 상기 단위 화소는 행렬 형상으로 배열되어 있고,

   상기 고체 촬상 장치는, 상기 화소부의 각 단위 화소로부터 아날로그 화소 신호를 읽어내는 수직 주사부를 더 포함하는 고체 촬상 장치.
3. 제1항에 있어서,

   상기 화소부의 각 단위 화소로부터 읽어 내어진 아날로그 화소 신호를 디지털 데이터로 변환하는 AD 변환부를 더 포함하고,

   상기 2종류의 상보 신호는 상보 비트 데이터인 고체 촬상 장치.
4. 제1항에 있어서,

   상기 2종류의 상보 신호선 상의 각 신호를 증폭하는 상보 신호 증폭부를 더 포함하고,

   상기 차동 증폭부는, 상기 상보 신호 증폭부에서 증폭된 각 신호를 차동 입력으로 받아서 비교하는 고체 촬상 장치.
5. 제4항에 있어서,

   상기 상보 신호 증폭부는, 증폭된 신호에 기초하여 상기 상보 신호선 상의 신호 진폭을 억제하는 방향으로 기능하는 귀환 회로를 갖는 고체 촬상 장치.
6. 제5항에 있어서,

   상기 상보 신호선의 전위를 풀 다운(pull down)하는 구동 트랜지스터를 구비하는 제1 레벨 조정부와,

   상기 상보 신호선의 전위를 풀 업(pull up)하는 부하 트랜지스터를 구비하는 제2 레벨 조정부를 더 포함하고,

   상기 귀환 회로는 상기 증폭된 신호를 상기 부하 트랜지스터의 제어 입력단에 공급하는 고체 촬상 장치.
7. 제6항에 있어서,

   상기 풀 업시의 전위를 선정된 범위로 제어하는 제3 레벨 조정부를 더 포함하는 고체 촬상 장치.
8. 제7항에 있어서,

   상기 제3 레벨 조정부는, 상기 상보 신호선과 기준 전압 사이에 순방향으로 접속된 다이오드를 갖는 고체 촬상 장치.
9. 단위 화소가 행렬 형상으로 배열된 화소부와,

   상기 화소부의 각 단위 화소로부터 아날로그 화소 신호를 읽어내는 수직 주사부와,

   상기 화소부의 각 단위 화소로부터 읽어 내어진 아날로그 화소 신호에 기초하여, 서로 상보 관계를 갖는 2종류의 상보 신호를 생성하는 상보 신호 생성부와,

   상기 2종류의 상보 신호를 전송하는 2종류의 상보 신호선과,

   상기 2종류의 상보 신호의 각각을, 상기 상보 신호선 상에서 전송시키는 수평 주사부와,

   상기 2종류의 상보 신호선 상의 신호를 차동 입력으로 받아서 비교하는 차동 증폭부와,

   상기 수직 주사부 및 상기 수평 주사부를 제어하기 위한 제어 정보를 생성하는 주 제어부

   를 포함하는 촬상 기기.
10. 서로 상보 관계를 갖는 2종류의 상보 비트 데이터에 대응하는 상보 정보를 전송하는 2종류의 상보 신호선과,

    상기 2종류의 상보 정보 각각을 상기 상보 신호선 상에서 전송시키는 주사부와,

    상기 2종류의 상보 신호선 상의 상보 정보를 각각 증폭하는 상보 신호 증폭부와,

    상기 상보 신호 증폭부에서 증폭된 각 신호를 차동 입력으로 받아서 비교하는 차동 증폭부

    를 포함하는 전자 기기.
11. 제10항에 있어서,

    상기 상보 신호 증폭부는, 증폭된 신호에 기초하여 상기 상보 신호선 상의 신호 진폭을 억제하는 방향으로 기능하는 귀환 회로를 갖는 전자 기기.
12. 제11항에 있어서,

    상기 상보 신호선의 전위를 풀 다운하는 구동 트랜지스터를 포함하는 제1 레벨 조정부와,

    상기 상보 신호선의 전위를 풀 업하는 부하 트랜지스터를 포함하는 제2 레벨 조정부를 포함하고,

    상기 귀환 회로는, 상기 증폭된 신호를 상기 부하 트랜지스터의 제어 입력단에 공급하는 전자 기기.
13. 제12항에 있어서,

    상기 풀 업시의 전위를 선정된 범위로 제어하는 제3 레벨 조정부를 더 포함하는 전자 기기.
14. 제13항에 있어서,

    상기 제3 레벨 조정부는, 상기 상보 신호선과 기준 전압 사이에 순방향으로 접속된 다이오드를 갖는 전자 기기.
15. 제10항에 있어서,

    상기 차동 증폭부로부터 출력된 정보를 선정된 타이밍에서 취득해서 유지하는 데이터 유지부를 더 포함하는 전자 기기.

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