KR20180134038A

KR20180134038A - 이미지 센서의 램프 신호 생성기 및 이미지 센서

Info

Publication number: KR20180134038A
Application number: KR1020170071392A
Authority: KR
Inventors: 조규익
Original assignee: 삼성전자주식회사
Priority date: 2017-06-08
Filing date: 2017-06-08
Publication date: 2018-12-18
Also published as: US10987421B2; KR102324713B1; US10257458B2; US20180359443A1; CN109040630B; US20190224314A1; CN109040630A

Abstract

이미지 센서의 램프 신호 생성기는 바이어스 생성 회로, 전달 스위치, 샘플링 커패시터, 전류 셀 회로, 전류-전압 컨버터 및 튜닝 회로를 포함한다. 상기 바이어스 생성 회로는 제1 전압과 제2 전압 사이에 연결되며, 바이어스 전압을 생성한다. 상기 전달 스위치는 제1 스위칭 제어 신호에 응답하여 상기 바이어스 전압을 샘플링 노드에 전달한다. 상기 샘플링 커패시터는 상기 제1 전압과 상기 샘플링 노드 사이에 연결되어 상기 바이어스 전압을 샘플링한다. 상기 전류 셀 회로는 상기 샘플링 노드의 샘플링된 바이어스 전압과 복수의 스위칭 코드 쌍들에 응답하여 제1 출력 노드에 램핑 구간 동안에 제1 램핑 전류를 제공한다. 전류-전압 컨버터는 상기 제1 출력 노드와 상기 제2 전압 사이에 연결되어 상기 제1 램핑 전류를 상기 램핑 구간 동안에 램핑하는 제1 램프 신호로 변환시키는 제1 부하 저항을 적어도 포함한다. 상기 튜닝 회로는 상기 제1 출력 노드와 상기 샘플링 노드 사이에 연결되어, 상기 샘플링된 바이어스 전압을 상기 제1 램프 신호에 커플링시키는 적어도 하나의 커패시터를 포함하고, 튜닝 신호에 응답하여 상기 제1 램프 신호의 비선형성의 정도를 조절한다.

Description

이미지 센서의 램프 신호 생성기 및 이미지 센서{RAMP SIGNAL GENERATOR AND IMAGE SENSOR}

본 발명은 이미지 처리에 관한 것으로, 보다 상세하게는 이미지 센서의 램프 신호 생성기 및 이미지 센서에 관한 것이다.

CMOS(complementary metal-oxide semiconductor(CMOS)) 이미지 센서는 CMOS 공정을 이용하여 제조되는 고체 (solid state) 이미지 촬영 소자이다.

CMOS 이미지 센서는 고전압 아날로그 회로를 포함하는 CCD 이미지 센서에 비교 제조 단가가 낮고 픽셀(pixel)의 크기가 작아서 전력 소모가 적다는 장점이 있다. 또한, CMOS 이미지 센서의 성능이 향상되면서, 상기 CMOS 이미지 센서는 스마트폰 또는 디지털 카메라 등과 같은 휴대용 기기를 비롯한 가전 제품에 널리 사용되고 있다.

CMOS 이미지 센서에 포함된 픽셀 어레이(pixel array)는 픽셀마다 광전 변환 소자를 포함한다. 상기 광전 변환 소자는 입사광의 양에 따라 가변되는 전기 신호를 생성하고, CMOS 이미지 센서는 상기 전기 신호를 처리하여 이미지 데이터를 생성할 수 있다.

CMOS 이미지 센서의 아날로그-디지털 변환 방법으로서, 싱글-슬로프 아날로그-디지털 변환(single-slope analog-to-digital converting) 방법이 널리 사용된다. 싱글-슬로프 아날로그-디지털 변환 방법은 일정한 방향으로 시간에 따라 단조롭게 변하는 램프(ramp) 신호와 일정한 전압 레벨을 갖는 픽셀 신호를 서로 비교하고, 비교의 결과에 따라 상기 램프 신호의 전압 레벨과 상기 픽셀 신호의 전압 레벨이 같아지는 시간(또는 시점)을 디지털 신호로 변환한다.

따라서, 이미지 센서에서는 램프 신호의 선형성이 중요하다.

본 발명의 일 목적은 램프 신호의 비선형성을 조절할 수 있는 이미지 센서의 램프 신호 생성기를 제공하는데 있다.

본 발명의 일 목적은 램프 신호의 비선형성을 조절할 수 있는 램프 신호 생성기를 포함하는 이미지 센서를 제공하는데 있다.

상기 본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 이미지 센서의 램프 신호 생성기는 바이어스 생성 회로, 전달 스위치, 샘플링 커패시터, 전류 셀 회로, 전류-전압 컨버터 및 튜닝 회로를 포함한다. 상기 바이어스 생성 회로는 제1 전압과 제2 전압 사이에 연결되며 바이어스 전압을 생성한다. 상기 전달 스위치는 제1 스위칭 제어 신호에 응답하여 상기 바이어스 전압을 샘플링 노드에 전달한다. 상기 샘플링 커패시터는 상기 제1 전압과 상기 샘플링 노드 사이에 연결되어 상기 바이어스 전압을 샘플링한다. 상기 전류 셀 회로는 상기 샘플링 노드의 샘플링된 바이어스 전압과 복수의 스위칭 코드 쌍들에 응답하여 제1 출력 노드에 램핑 구간 동안에 제1 램핑 전류를 제공한다. 전류-전압 컨버터는 상기 제1 출력 노드와 상기 제2 전압 사이에 연결되어 상기 제1 램핑 전류를 상기 램핑 구간 동안에 램핑하는 제1 램프 신호로 변환시키는 제1 부하 저항을 적어도 포함한다. 상기 튜닝 회로는 상기 제1 출력 노드와 상기 샘플링 노드 사이에 연결되어, 상기 샘플링된 바이어스 전압을 상기 제1 램프 신호에 커플링시키는 적어도 하나의 커패시터를 포함하고, 튜닝 신호에 응답하여 상기 제1 램프 신호의 비선형성의 정도를 조절한다.

상술한 본 발명의 목적을 달성하기 위한 본 발명의 실시예들에 따른 이미지 센서는 픽셀, 비교기, 카운터, 램프 신호 생성기 및 타이밍 컨트롤러를 포함한다. 상기 픽셀은 리셋 신호와 이미지 신호를 생성한다. 상기 비교기는 상기 리셋 신호를 제1 램프 신호와 비교하여 제1 비교 신호를 생성하고, 상기 이미지 신호를 상기 제1 램프 신호와 비교하여 제2 비교 신호를 생성한다. 상기 카운터는 클럭 신호를 기초로 상기 제1 비교 신호를 카운팅하여 제1 카운팅 값을 생성하고 상기 클럭 신호를 기초로 상기 제2 비교 신호를 카운팅하여 제2 카운팅 값을 생성한다. 상기 램프 신호 생성기는 적어도 상기 제1 램프 신호를 생성한다. 타이밍 컨트롤러는 상기 픽셀, 상기 비교기, 상기 카운터 및 상기 램프 신호 생성기의 동작을 제어한다. 상기 램프 신호 생성기는 상기 제1 램프 신호가 제공되는 제1 출력 노드와 바이어스 전압이 샘플링되는 샘플링 노드 사이에 연결되는 튜닝 회로를 포함하고, 상기 튜닝 회로는 튜닝 신호에 응답하여 상기 제1 램프 신호의 비선형성의 정도를 조절한다.

상술한 본 발명의 목적을 달성하기 위한 본 발명의 실시예들에 따른 이미지 센서의 램프 신호 생성기는 바이어스 생성 회로, 전달 스위치, 샘프링 커패시터, 적어도 하나의 전류 셀, 부하 저항 및 튜닝 회로를 포함한다. 상기 바이어스 생성 회로는 제1 전압과 제2 전압 사이에 연결되며, 바이어스 전압을 생성한다. 상기 전달 스위치는 제1 스위칭 제어 신호에 응답하여 상기 바이어스 전압을 샘플링 노드에 전달한다. 상기 샘플링 커패시터는 상기 제1 전압과 상기 샘플링 노드 사이에 연결되어 상기 바이어스 전압을 샘플링한다. 상기 전류 셀은 상기 샘플링 노드의 샘플링된 바이어스 전압과 스위칭 코드 쌍에 응답하여 제1 출력 노드에 셀 전류를 제공한다. 상기 부하 저항은 상기 제1 출력 노드와 상기 제2 전압 사이에 연결되어 상기 셀 전류를 램프 신호로 변환시킨다. 상기 튜닝 회로는 상기 제1 출력 노드와 상기 샘플링 노드 사이에 연결되어, 상기 샘플링된 바이어스 전압을 상기 램프 신호에 커플링시키는 적어도 하나의 커패시터를 포함하고, 튜닝 신호에 응답하여 상기 램프 신호의 비선형성의 정도를 조절한다.

본 발명에 실시예들에 따르면, 이미지 센서의 램프 신호 생성기는 샘플링된 바이어스 전압을 튜닝 회로를 통하여 램프 신호에 커플링시킴으로써 이미지 센서의 고속 동작 등에서 나타날 수 있는 비선형 특성을 상쇄시키는 다른 비선형 특성을 인위적으로 발생하여 램프 신호의 선형성의 정도를 증가시킬 수 있다.

도 1은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 픽셀의 구성을 나타내는 회로도이다.
도 3a 및 도 3b는 도 1의 램프 신호 생성기의 램프 신호의 선형성을 설명하기 위한 도면들이다.
도 3c는 여러 가지 원인들에 의하여 램프 신호가 비선형성을 가지게 됨을 나타낸다.
도 4a는 본 발명의 실시예들에 따른 도 1의 이미지 센서에서 램프 신호 생성기의 구성을 나타내는 회로도이다.
도 4b는 본 발명의 실시예들에 따른 도 1의 이미지 센서에서 램프 신호 생성기의 구성을 나타내는 회로도이다.
도 5는 본 발명의 실시예들에 따른 도 4a의 튜닝 회로의 예를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 도 4a의 튜닝 회로의 예를 나타내는 회로도이다.
도 7a는 본 발명의 실시예들에 따른 도 4a의 튜닝 회로의 예를 나타내는 회로도이다.
도 7b는 본 발명의 실시예들에 따른 도 4a의 튜닝 회로의 예를 나타내는 회로도이다.
도 8은 본 발명의 실시예들에 따른 도 4a의 튜닝 회로의 예를 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 도 4a의 튜닝 회로의 예를 나타내는 회로도이다.
도 10 본 발명의 실시예들에 따른 도 1의 램프 신호 생성기의 다른 예를 나타내는 회로도이다.
도 11은 본 발명의 실시예들에 따른 도 1의 이미지 센서에서 램프 신호 생성기의 구성을 나타내는 회로도이다.
도 12는 본 발명의 실시예들에 따라 튜닝 회로에서 램프 신호의 비선형성의 정도를 조절하는 것을 설명하기 위한 도면이다.
도 13은 본 발명의 실시예들에 따라 튜닝 회로에서 제2 램프 신호의 비선형성의 정도를 조절하는 것을 설명하기 위한 도면이다.
도 14는 본 발명의 실시예들에 따른 도 1의 이미지 센서에서 픽셀 어레이의 다른 예를 나타낸다.
도 15는 도 1의 이미지 센서에서 램프 신호에 기초하여 수행되는 아날로그-디지털 변환을 설명하기 위한 도면이다.
도 16은 본 발명의 실시예들에 따른 이미지 센서의 동작 방법을 나타내는 흐름도이다.
도 17은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.

도 1을 참조하면, 이미지 센서(10)는 픽셀 어레이(100), 타이밍 컨트롤러(210), 로우 드라이버(220), 증폭기 회로(230), 램프 신호 생성기(300), 비교기 회로(240), 클럭 생성기(225), 카운터 회로(250), 칼럼 드라이버(270) 및 출력 회로(280)를 포함할 수 있다. 아날로그-디지털 변환기 회로는 비교기 회로(240)와 카운터 회로(250)를 포함할 수 있다.

실시 예에 따라, 이미지 센서(10)는 타이밍 컨트롤러(210)에 대한 제어 정보를 저장하는 레지스터(290)를 더 포함할 수 있다. 레지스터(290)는 SFR(special function register)로 구현될 수 있으나 이에 한정되는 것은 아니다.

이미지 센서(10)는 수광 표면(light receiving surface)이 기판 (substrate)의 전면(front side)인지 또는 후면(back side)인지에 따라 FSI(front side illumination) 이미지 센서 또는 BSI(back side illumination) 이미지 센서로 구현될 수 있다.

픽셀 어레이(100)는 액티브 픽셀 센서(active pixel sensor(APS)) 어레이를 의미할 수 있다. 픽셀 어레이(100)는 복수의 픽셀들(110)을 포함할 수 있다. 복수의 픽셀들(110)은 레드(red) 컬러 픽셀, 그린(green) 컬러 픽셀, 및 블루(blue) 컬러 픽셀을 포함할 수 있으나 이에 한정되는 것은 아니다. 따라서, 복수의 픽셀들 (110)은 시안(cyan) 컬러 픽셀, 옐로우(yellow) 컬러 픽셀, 마젠타(magenta) 컬러 픽셀, 또는 화이트 컬러 픽셀을 포함할 수도 있다.

레드 컬러 픽셀은, 가시광 영역 중에서 레드 영역의 파장들에 응답하여, 레드 컬러 신호에 상응하는 픽셀 신호(또는 전하들)를 생성할 수 있다. 그린 컬러 픽셀은, 가시광 영역 중에서 그린 영역의 파장들에 응답하여, 그린 컬러 신호에 상응하는 픽셀 신호(또는 전하들)를 생성할 수 있다. 블루 컬러 픽셀은, 가시광 영역 중에서 블루 영역의 파장들에 응답하여, 블루 컬러 신호에 상응하는 픽셀 신호(또는 전하들)를 생성할 수 있다.

복수의 픽셀들(110) 중에서 일부의 픽셀들은 상대적으로 긴-노출 시간(long-exposure time)으로 제어될 수 있고, 복수의 픽셀들(110) 중에서 나머지 픽셀들은 상대적으로 짧은-노출 시간(short-exposure time)으로 제어될 수 있다. 복수의 픽셀들(110) 각각은 긴-노출 시간으로 제어될 수 있는 제1광전 변환 소자와 짧은-노출 시간으로 제어될 수 있는 제2광전 변환 소자를 포함할 수 있다. 즉, 각 픽셀 (111)은 적어도 두 개의 광전 변환 소자들을 포함할 수 있다.

각 로우(ROW1~ROWn; n은 4 이상의 자연수)에는, 각 로우((ROW1~ROWn)에 배치된 픽셀들(110)의 동작들을 제어할 수 있는 제어 라인들(121~12n)이 구현될 수 있다.

로우 드라이버(220)는, 타이밍 컨트롤러(210)의 제어에 따라, 각 로우 (ROW1~ROWn)에 배치된 컬러 픽셀들(110)의 동작들을 제어할 수 있는 제어 신호들을 생성할 수 있다.

각 바이어스 회로(131)는 각 컬럼 라인(COL1~COLm; m은 4 이상의 자연수)에 접속될 수 있다. 예컨대, 각 바이어스 회로(131)는 정전류원(constant current source)의 기능을 수행할 수 있다.

증폭기 회로(230)는 컬럼 라인들(COL1~COLm)로부터 출력된 픽셀 신호들을 수신하고 증폭할 수 있다. 각 컬럼 라인(COL1~COLm)에는 컬럼별로 배치된 픽셀들(110)이 접속될 수 있다. 증폭기 회로(230)는 증폭기들(231~23m)을 포함할 수 있다. 각 증폭기 (231~23m)는 각 컬럼 라인(COL1~COLm)으로부터 출력된 픽셀 신호를 수신하고 증폭할 수 있다.

램프 신호 생성기(300)는, 타이밍 컨트롤러(210)의 제어에 따라, 램핑 구간 동안에 램핑하는(단조 증가 또는 단조 감소하는) 램프 신호(VR)를 생성할 수 있다. 램프 신호 생성기(300)는 램핑 구간 동안에 램핑하는 램프 신호(VR)를 생성함에 있어, 램프 신호(VR)에 나타날 수 있는 비선형성을 조절하여 램프 신호(VR)의 선형성을 증가시킬 수 있다.

비교기 회로(240)는 증폭기 회로(230)에 의해 증폭된 아날로그 신호들을 디지털 신호들로 변환할 수 있다. 비교기 회로(240)는 비교기들(241~24m)을 포함할 수 있다. 각 비교기(241~24m)는 램프 신호(VR)에 기초하여 각 증폭기(231~23m)로부터 출력된 각 아날로그 신호를 디지털 신호로 변환할 수 있다.

각 비교기(241~24m)는, 램프 신호(VR)의 레벨과 각 증폭기(231~23m)의 출력 신호의 레벨이 동일할 때, 제1 레벨로부터 제2 레벨로 천이하는 각 비교 신호를 출력할 수 있다. 각 비교 신호의 레벨 천이 시점(level transition time)은 각 픽셀(110)로부터 출력된 픽셀 신호의 레벨에 따라 결정될 수 있다. 제1 레벨은 하이 레벨과 로우 레벨 중에서 어느 하나이고 제2 레벨은 상기 하이 레벨과 상기 로우 레벨 중에서 다른 하나이다.

클럭 생성기(225)는 타이밍 컨트롤러(210)의 제어에 따라 카운터 회로(250)로 공급될 클럭 신호(CLK)를 생성할 수 있다. 클럭 신호(CLK)의 생성 타이밍과 주파수는 타이밍 컨트롤러(210)에 의해 제어될 수 있다.

카운터 회로(250)는 카운터들(251~25m)과 메모리들(261~26m)을 포함할 수 있다. 각 카운터(251~25m)는, 클럭 신호(CLK)에 응답하여, 각 비교기(241~241m)로부터 출력된 각 비교 신호의 레벨 천이 시점을 카운트하고, 카운팅 값(CNTV)을 출력할 수 있다.

각 카운터(251~25m)는 업(up)-카운터 또는 다운(down)-카운터도 구현될 수 있으나, 본 명세서에서는 각 카운터(251~25m)가 업-카운터로 구현됐다고 가정한다. 예컨대, 각 카운터(251~25m)는 각 비교 신호의 레벨 천이 시점까지 순차적으로 증가하는 카운팅 값(CNTV)을 출력하고, 각 비교 신호의 레벨 천이 시점에서 카운트 값(CNTV)을 홀드(hold)할 수 있다.

그러나, 각 카운터(251~25m)가 다운-카운터로 구현될 때, 다운-카운터의 작동은 업-카운트의 작동과 반대일 수 있다.

실시 예들에 따라, 각 카운터(251~25m)는 L-비트 업-카운터로 구현될 수 있고, L은 2 이상의 자연수일 수 있다. 실시 예들에 따라, 각 카운터(251~25m)는 10-비트 업-카운터 또는 12-비트 업-카운터로 구현될 수 있으나 이에 한정되는 것은 아니다.

각 메모리(261~26m)는 각 카운터(251~26m)로부터 출력된 각 카운팅 값(CNTV)을 저장할 수 있다. 실시예에 따라, 각 메모리(261~26m)는 SRAM (static random access memory), 래치(latch), 플립-플롭(flipflop), 또는 이들의 결합으로 구현될 수 있으나 이에 한정되는 것은 아니다. 예컨대, 각 카운팅 값(CNTV)이 L-비트일 때, 각 메모리(261~26m)는 L-비트를 저장할 수 있다.

실시 예들에 따라, 각 메모리(261~26m)의 작동을 제어할 수 있는 클럭 신호는 클럭 생성기(225) 또는 타이밍 컨트롤러(210)로부터 생성될 수 있다. 상기 클럭 신호는 클럭 신호(CLK)와 다른 클럭 신호일 수 있다.

타이밍 컨트롤러(210)는 로우 드라이버(220), 램프 신호 생성기(300), 클럭 생성기(225), 카운터 회로(250), 컬럼 드라이버(270) 및 출력 회로(280)의 동작을 제어할 수 있는 제어 신호들을 생성할 수 있다. 타이밍 컨트롤러(210)는 제1 제어 신호(CTL1)를 통하여 로우 드라이버(220)를 제어할 수 있고, 제2 제어 신호(CTL2)를 통하여 램프 신호 생성기(300)를 제어할 수 있고, 제3 제어 신호(CTL3)를 통하여 클럭 생성기(225)를 제어할 수 있고, 제4 제어 신호(CTL4)를 통하여 카운터 회로(250)를 제어할 수 있고, 제5 제어 신호(CTL5)를 통하여 컬럼 드라이버(270)를 제어할 수 있고, 제6 제어 신호(CTL6)를 통하여 출력 회로(280)를 제어할 수 있다.

타이밍 컨트롤러(210)의 동작은 레지스터(290)에 저장된 값들에 의해 제어될 수 있고, 레지스터(290)에 저장되는 값들은 외부 장치에 의해 프로그램 또는 설정될 수 있다.

컬럼 드라이버(270)는, 타이밍 컨트롤러(210)의 제어에 따라, 각 메모리(261~26m)에 저장된 카운팅 값(CNTV)의 출력 타이밍을 제어할 수 있다. 실시 예에 따라, 각 메모리(261~26m)는, 컬럼 드라이버(270)의 제어에 따라, 순차적으로 카운팅 값(CNTV)을 출력 회로(280)로 출력할 수 있다.

출력 회로(280)는 픽셀(110)로부터 출력되는 리셋 신호에 해당하는 카운팅 값(CNTV)과 이미지 신호에 해당하는 카운팅 값(CNTV)에 기초하여 그 차이를 최종 카운팅 값(OUT)으로 출력할 수 있다. 또는 출력 회로(280)는 픽셀(110)로부터 출력되는 리셋 신호와 이미지 신호의 차이에 해당하는 카운팅 값(CNTV)을 최종 카운팅 값(OUT)으로 출력할 수 있다.

도 2는 본 발명의 실시예들에 따른 도 1의 픽셀의 구성을 나타내는 회로도이다.

도 1과 도 2를 참조하면, 도 1에 도시된 픽셀들(110) 각각의 구조와 동작은 실질적으로 동일 또는 유사하다.

픽셀(110)은 하나의 광전 변환 소자(PD)와 4개의 트랜지스터들(TX, RX, SF, 및 SX)을 포함할 수 있다. 실시 예들에 따라, 픽셀(110)은 하나의 광전 변환 소자 (PD)와 3 또는 5개의 트랜지스터들을 포함할 수 있다.

광전 변환 소자(PD)는 포토 다이오드, 포토 트랜지스터, 포토게이트 (photogate) 또는 핀드 포토다이오드(pinned photodiode)로 구현될 수 있다.

광전 변환 소자(PD)는 해당 필터를 통해 입사된 광에 응답하여 전하들(예컨대, 전자들 및/또는 홀들)을 생성할 수 있다. 상기 해당 필터는 레드 컬러 필터, 그린 컬러 필터, 또는 블루 컬러 필터를 의미할 수 있으나 이에 한정되는 것은 아니다. VDDA는 전원 전압을 의미하고, VSS는 접지 전압을 의미할 수 있다.

전송 트랜지스터(TX)는, 전송 제어 신호(TG)에 응답하여, 광전 변환 소자(PD)에 의해 생성된 전하들을 플로팅 디퓨전 영역(floating diffusion region; FD)으로 전송할 수 있다. 리셋 트랜지스터(RX)는, 리셋 신호(RS)에 응답하여, 플로팅 디퓨전 영역(FD)을 리셋할 수 있다. 소스 팔로워(SF)는, 플로팅 디퓨전 영역(FD)에 축적된 전하들에 상응하는 전압에 응답하여, 소스 팔로윙(source following) 작동을 수행할 수 있다. 선택 트랜지스터(SX)는, 선택 신호(SEL)에 응답하여, 소스 팔로워(SF)로부터 출력된 신호를 픽셀 신호로서 해당하는 컬럼 라인(COLi, i= 1~m)으로 출력할 수 있다.

제어 신호들(TG, RS, 및 SEL) 각각의 활성화 타이밍 또는 비활성화 타이밍은 타이밍 생성기(210)에 의해 제어되는 로우 드라이버(220)에 의해 제어될 수 있다. 활성화는 로우 레벨과 하이 레벨 중에서 어느 하나로부터 상기 로우 레벨과 상기 하이 레벨 중에서 다른 하나로 천이하는 것을 의미하고, 상기 비활성화는 상기 활성화와 반대일 수 있다.

해당 제어 신호들(TG, RS, 및 SEL)은 해당 로우(ROW1~ROWn)에 배치된 해당 제어 라인들(121~12m)을 통해 픽셀(110)로 전송될 수 있다.

도 3a 및 도 3b는 도 1의 램프 신호 생성기의 램프 신호의 선형성을 설명하기 위한 도면들이다.

도 3a에서 참조 번호(411)는 램프 신호(VR)의 이상적인 파형을 나타내고, 참조 번호(412)는 램프 신호(VR)의 실제 파형을 나타낸다.

도 3b에서 참조 번호(421)는 램프 신호(VR)가 이상적인 파형(411)을 가질 때의 램프 신호(VR)의 선형성을 나타내고, 참조 번호*422)는 램프 신호(VR)가 실제적인 파형(412)을 가질 때 램프 신호(VR)의 선형성을 나타낸다.

도 3c는 여러 가지 원인들에 의하여 램프 신호(VR)가 비선형성을 가지게 됨을 나타낸다.

도 3b와 도 3c에서와 같이, 램프 신호(VR)는 램핑 구간의 초기 구간에서 비선형성을 가지게 되는데, 이러한 비선형성이 조절되지 않은 채로, 도 1의 비교 회로(240)의 각 비교기(241~24m)에 제공되면, 픽셀(110)로부터 출력된 리셋 신호에 대한 아날로그-디지털 변환을 카운터(251)의 리셋 최소 카운트 값에 해당하는 레벨로부터 변하는(예컨대, 램핑(ramping)하는) 램프 신호(VR)를 이용하여 수행하거나 상기 픽셀(110)로부터 출력된 이미지 신호에 대한 아날로그-디지털 변환을 상기 카운터(251)의 이미지 신호 최소 카운트 값에 해당하는 레벨로부터 변하는 램프 신호(RV)를 이용하여 수행하는 로우 코드로부터의 카운팅 동작에 에러가 발생할 가능성이 높아지게 된다.

하지만 본 발명의 실시예들에 따른 램프 신호 생성기(300)는 램프 신호(VR)에서 발생할 수 있는 이러한 비선형성을 조절하여 램프 신호(VR)의 선형성을 증가시켜 로우 코드로부터의 카운팅 동작에 에러가 발생할 가능성을 감소시킬 수 있다.

도 4a는 본 발명의 실시예들에 따른 도 1의 이미지 센서에서 램프 신호 생성기의 구성을 나타내는 회로도이다.

도 4a를 참조하면, 램프 신호 생성기(300a)는 바이어스 생성 회로(310), 전달 스위치(320), 샘플링 커패시터(330), 전류 셀 회로(340), 전류-전압 컨버터(380a) 및 튜닝 회로(400)를 포함할 수 있다.

바이어스 생성 회로(310)는 제1 전압(전원 전압, VDDA)과 제2 전압(접지 전압, VSS) 사이에 연결되며, 정전류원(312)을 포함하여 바이어스 전압(VBP)을 생성한다. 바이어스 생성 회로(310)는 전원 전압(VDDA)에 연결되는 소스, 제1 노드(N11)에 연결되는 게이트 및 정전류원(312)에 연결되는 드레인을 구비하는 피모스 트랜지스터(311)와 제1 노드(N11)와 접지 전압(VSS) 사이에 연결되는 정전류원(312)을 포함할 수 있다. 드레인도 제1 노드(N11)에 연결된다. 제1 노드(N11)로부터 접지 전압(VSS)으로 기준 전류(IREF)가 흐른다. 따라서 기준 전류(IREF)에 의한 바이어스 전압(VBP)이 제1 노드(N11)에 나타난다.

전달 스위치(320)는 제1 노드(N11)와 샘플링 노드(SN1) 사이에 연결되고 스위칭 제어 신호(SCS1)에 응답하여 바이어스 전압(VBP)을 샘플링 노드(SN1)에 전달한다.

샘플링 커패시터(330)는 전원 전압(VDDA)과 샘플링 노드(SN1) 사이에 연결되고, 바이어스 전압(VBP)을 샘플링하여 샘플링된 바이어스 전압(VBPS)으로 제공한다.

전류 셀 회로(340)는 스위칭 코드 컨트롤러(350) 및 복수의 전류 셀들(361~36k, k는 4이상의 자연수)을 포함한다.

스위칭 코드 컨트롤러(350)는 제2 스위칭 제어 신호(SCS2)에 응답하여 스위칭 코드 쌍들((SL1, SL1B)~(SLk, SLkB)) 각각을 전류 셀들(361~36k) 각각에 제공한다. 전류 셀들(361~36k)은 샘플링 노드(SN1)와 제1 출력 노드(NO1) 사이에 연결되고, 샘플링된 바이어스 전압(VBPS) 및 스위칭 코드 쌍들((SL1, SL1B)~(SLk, SLkB)) 각각에 응답하여 상응하는 셀 전류(IO)를 제1 출력 노드(NO1)에 제공한다. 셀 전류(IO)들은 제1 출력 노드(NO1)에서 램핑 전류(IRD)로 합산된다.

제1 스위칭 제어 신호(SCS1)와 제2 스위칭 제어 신호(SCS2)는 도 1의 제1 제어 신호(CTL1)에 포함될 수 있다.

전류 셀들(361~36k) 각각은 제1 내지 제3 피모스 트랜지스터들(371, 372, 373)을 포함할 수 있다. 제1 피모스 트랜지스터(371)는 전원 전압(VDDA)에 연결되는 소스, 샘플링 노드(SN1)에 연결되는 게이트 및 제2 노드(N12)에 연결되는 드레인을 포함한다. 제2 피모스 트랜지스터(372)는 제2 노드(N12)에 연결되는 소스, 스위칭 코드 쌍(SL1, SL1B)에서 제1 스위칭 코드(SL1)를 수신하는 게이트 및 제1 출력 노드(NO1)에 연결되는 드레인을 포함한다. 제3 피모스 트랜지스터(373)는 제2 노드(N12)에 연결되는 소스, 스위칭 코드 쌍(SL1, SL1B)에서 제2 스위칭 코드(SL1B)를 수신하는 게이트 및 접지 전압(VSS)에 연결되는 드레인을 포함할 수 있다. 제1 내지 제3 피모스 트랜지스터들(371, 372, 373)은 제1 내지 제3 트랜지스터들로 호칭될 수 있고, 이 경우에 소스는 제1 전극, 드레인은 제2 전극으로 호칭될 수 있다.

제1 스위칭 코드들(SL1~SLk)은 램핑 구간 동안에 순차적으로 하이레벨이 되어, 램핑 전류(IRD)는 단조 감소하고, 램프 신호(VR)는 다운-램핑할 수 있다.

전류-전압 컨버터(380a)는 제1 출력 노드(NO1)와 접지 전압(VSS) 사이에 연결되는 제1 부하 저항(RDD1)을 포함하여 램핑 전류(IRD)를 상응하는 램프 신호(VR)로 변환할 수 있다.

제1 스위칭 코드들(SL1~SLk)은 램핑 구간의 초기에 모두 로우 레벨이고, 이에 따라서 제2 피모스 트랜지스터(372)와 제2 노드(N12) 사이의 기생 커패시턴스로 인하여 램핑 구간의 초기에 셀 전류(IO)가 증가할 수 있다. 따라서 도 3a를 참조하여 설명한 바와 같이 램프 신호(VR)는 비선형적 특성을 가질 수 있다.

이러한 비선형적 특성을 조절하기 위하여 튜닝 회로(400)는 제1 출력 노드(NO1)와 샘플링 노드(SN1) 사이에 연결되는 적어도 하나의 커패시터를 포함하고, 튜닝 신호(TS)에 응답하여 샘플링된 바이어스 전압(VBPS)을 램프 신호(VR)에 커플링시켜, 샘플링된 바이어스 전압(VBPS)을 조절할 수 있다. 샘플링된 바이어스 전압(VBPS)이 조절되면, 셀 전류(IO)가 변화하므로 이에 의하여 램프 신호(VR)의 비선형성을 조절할 수 있다. 즉 튜닝 회로(400)는 튜닝 신호(TS)에 응답하여 샘플링된 바이어스 전압(VBPS)의 램프 신호(RV)에 대한 커플링 정도를 조절하여 램프 신호(VR)에 나타나는 비선형 특성을 상쇄시키는 또 다른 비선형 특성을 인위적으로 발생시킬 수 있다.

도 4b는 본 발명의 실시예들에 따른 도 1의 이미지 센서에서 램프 신호 생성기의 구성을 나타내는 회로도이다.

도 4b를 참조하면, 램프 신호 생성기(300b)는 바이어스 생성 회로(610), 전달 스위치(620), 샘플링 커패시터(630), 전류 셀 회로(640), 전류-전압 컨버터(680) 및 튜닝 회로(700)를 포함할 수 있다.

바이어스 생성 회로(610)는 제1 전압(접지 전압, VSS)과 제2 전압(전원 전압, VDDA) 사이에 연결되며, 정전류원(612)을 포함하여 바이어스 전압(VBN)을 생성한다. 바이어스 생성 회로(610)는 전원 전압(VDDA)과 제1 노드(N51) 사이에 연결되는 연결되는 정전류원(611), 제1 노드(N51)에 연결되는 드레인과 소스 및 접지 전압(VSS)에 연결되는 게이트를 구비하는 엔모스 트랜지스터(611)를 포함할 수 있다. 정전류원(612)으로부터 엔모스 트랜지스터(611)로 기준 전류(IREF)가 흐른다. 따라서 기준 전류(IREF)에 의한 바이어스 전압(VBN)이 제1 노드(N51)에 나타난다.

전달 스위치(620)는 제1 노드(N51)와 샘플링 노드(SN2) 사이에 연결되고 스위칭 제어 신호(SCS1)에 응답하여 바이어스 전압(VBN)을 샘플링 노드(SN2)에 전달한다.

샘플링 커패시터(630)는 샘플링 노드(SN2)와 접지 전압(VSS) 사이에 연결되고, 바이어스 전압(VBN)을 샘플링하여 샘플링된 바이어스 전압(VBNS)으로 제공한다.

전류 셀 회로(640)는 스위칭 코드 컨트롤러(650) 및 복수의 전류 셀들(661~66k)을 포함한다.

스위칭 코드 컨트롤러(650)는 제2 스위칭 제어 신호(SCS2)에 응답하여 스위칭 코드 쌍들((SL1, SL1B)~(SLk, SLkB)) 각각을 전류 셀들(661~66k) 각각에 제공한다. 전류 셀들(661~66k)은 샘플링 노드(SN2)와 제1 출력 노드(NO3) 사이에 연결되고, 샘플링된 바이어스 전압(VBNS) 및 스위칭 코드 쌍들((SL1, SL1B)~(SLk, SLkB)) 각각에 응답하여 상응하는 셀 전류(IO1)를 제1 출력 노드(NO3)로부터 인입시킨다. 셀 전류(IO1)들은 제1 출력 노드(NO3)에서 램핑 전류(IRD1)로 합산된다.

전류 셀들(661~66k) 각각은 제1 내지 제3 엔모스 트랜지스터들(671, 672, 673)을 포함할 수 있다. 제1 엔모스 트랜지스터(671)는 접지 전압(VSS)에 연결되는 소스, 샘플링 노드(SN2)에 연결되는 게이트 및 제2 노드(N52)에 연결되는 드레인을 포함한다. 제2 엔모스 트랜지스터(672)는 제2 노드(N52)에 연결되는 소스, 스위칭 코드 쌍(SL1, SL1B)에서 제1 스위칭 코드(SL1)를 수신하는 게이트 및 제1 출력 노드(NO3)에 연결되는 드레인을 포함한다. 제3 피모스 트랜지스터(373)는 제2 노드(N52)에 연결되는 소스, 스위칭 코드 쌍(SL1, SL1B)에서 제2 스위칭 코드(SL1B)를 수신하는 게이트 및 제2 출력 노드(NO4)에 연결되는 드레인을 포함할 수 있다. 제1 내지 제3 엔모스 트랜지스터들(671, 672, 673)은 제1 내지 제3 트랜지스터들로 호칭될 수 있고, 이 경우 드레인은 제1 전극, 소스는 제2 전극으로 호칭될 수 있다.

전류-전압 컨버터(680)는 제1 출력 노드(NO3)와 전원 전압(VDDA) 사이에 연결되는 제1 부하 저항(RDD1)을 포함할 수 있다. 제1 부하 저항(RDD1)은 램핑 전류(IRD1)를 상응하는 램프 신호(VR)로 변환할 수 있다.

도 5는 본 발명의 실시예들에 따른 도 4a의 튜닝 회로의 예를 나타내는 회로도이다.

도 5를 참조하면, 튜닝 회로(400a)는 샘플링 노드(SN1)에 서로 병렬로 연결되며, 2의 제곱수에 따르는 서로 다른 커패시턴스들을 가지는 복수의 커패시터들(411, 412, 413) 및 커패시터들(411, 412, 413) 각각과 제1 출력 노드(NO1) 사이에 병렬로 연결되는 복수의 스위치들(416, 417, 418)을 포함할 수 있다. 스위치들(416, 417, 418)에 튜닝 신호(TS)의 각 비트(TS1, TS2, TS3)가 인가되고, 스위치들(416, 417, 418)은 튜닝 신호(TS)의 각 비트(TS1, TS2, TS3)에 응답하여 선택적으로 연결되어, 샘플링된 바이어스 전압(VBPS)이 램프 신호(VR)에 커플링되는 정도를 조절할 수 있다. 도 5에서 커패시터들(411, 412, 413)의 수와 이에 대응하는 스위치들(416, 417, 418)의 수는 변화 가능하며, 이는 후술되는 도 6 내지 도 9에서도 마찬가지이다.

도 6은 본 발명의 실시예들에 따른 도 4a의 튜닝 회로의 예를 나타내는 회로도이다.

도 6을 참조하면, 튜닝 회로(400b)는 제1 출력 노드(NO1)에 서로 병렬로 연결되며, 2의 제곱수에 따르는 서로 다른 커패시턴스들을 가지는 복수의 커패시터들(421, 422, 423) 및 커패시터들(421, 422, 423) 각각과 샘플링 노드(SN1) 사이에 병렬로 연결되는 복수의 스위치들(426, 427, 428)을 포함할 수 있다. 스위치들(426, 427, 428)에 튜닝 신호(TS)의 각 비트(TS1, TS2, TS3)가 인가되고, 스위치들(426, 427, 428)의 튜닝 신호(TS)의 각 비트(TS1, TS2, TS3)에 응답하여 선택적으로 연결되어, 샘플링된 바이어스 전압(VBPS)이 램프 신호(VR)에 커플링되는 정도를 조절할 수 있다.

도 7a는 본 발명의 실시예들에 따른 도 4a의 튜닝 회로의 예를 나타내는 회로도이다.

도 7a를 참조하면, 튜닝 회로(400c)는 샘플링 노드(SN1)에 서로 병렬로 연결되며, 2의 제곱수에 따르는 서로 다른 커패시턴스들을 가지는 복수의 커패시터들(411, 412, 413), 노드들(N21, N22, N23) 각각에서, 커패시터들(411, 412, 413) 각각과 제1 출력 노드(NO1) 사이에 병렬로 연결되는 복수의 제1 스위치들(416a, 417a, 418a) 및 커패시터들(411, 412, 413) 각각과 전원 전압(VDDA) 사이에서 제1 스위치들(416a, 417a, 418a) 각각과 병렬로 연결되는 복수의 제2 스위치들(416b, 417b, 418b)을 포함할 수 있다. 제1 스위치들(416a, 417a, 418a)에 튜닝 신호(TS)의 각 비트(TS1, TS2, TS3)가 인가되고, 제2 스위치들(416b, 417b, 418b)의 튜닝 신호(TS)의 반전된 버전의 각 비트(TS1B, TS2B, TS3B)가 인가된다. 스위치들(416a, 416b, 417a, 417b, 417a, 417b) 중 적어도 하나가 비트들(TS1, TS2, TS3) 및 비트들(TS1B, TS2B, TS3B)에 응답하여 선택적으로 연결되어, 샘플링된 바이어스 전압(VBPS)이 램프 신호(VR)에 커플링되는 정도를 조절할 수 있다.

도 7b는 본 발명의 실시예들에 따른 도 4a의 튜닝 회로의 예를 나타내는 회로도이다.

도 7b를 참조하면, 튜닝 회로(400ca)는 제1 출력 노드(NO1)에 서로 병렬로 연결되며, 2의 제곱수에 따르는 서로 다른 커패시턴스들을 가지는 복수의 커패시터들(411, 412, 413), 노드들(N211, N221, N231) 각각에서, 커패시터들(411, 412, 413) 각각과 샘플링 노드(SN1) 사이에 병렬로 연결되는 복수의 제1 스위치들(416a, 417a, 418a) 및 커패시터들(411, 412, 413) 각각과 접지 전압(VSS) 사이에서 제1 스위치들(416a, 417a, 418a) 각각과 병렬로 연결되는 복수의 제2 스위치들(416b, 417b, 418b)을 포함할 수 있다. 제1 스위치들(416a, 417a, 418a)에 튜닝 신호(TS)의 각 비트(TS1, TS2, TS3)가 인가되고, 제2 스위치들(416b, 417b, 418b)의 튜닝 신호(TS)의 반전된 버전의 각 비트(TS1B, TS2B, TS3B)가 인가된다. 스위치들(416a, 416b, 417a, 417b, 417a, 417b) 중 적어도 하나가 비트들(TS1, TS2, TS3) 및 비트들(TS1B, TS2B, TS3B)에 응답하여 선택적으로 연결되어, 샘플링된 바이어스 전압(VBPS)이 램프 신호(VR)에 커플링되는 정도를 조절할 수 있다.

도 8은 본 발명의 실시예들에 따른 도 4a의 튜닝 회로의 예를 나타내는 회로도이다.

도 8을 참조하면, 튜닝 회로(400d)는 샘플링 노드(SN1)에 서로 병렬로 연결되며, 2의 제곱수에 따르는 서로 다른 커패시턴스들을 가지는 복수의 커패시터들(411, 412, 413), 노드들(N31, N32, N33) 각각에서, 커패시터들(411, 412, 413) 각각과 전원 전압(VDDA) 사이에 병렬로 연결되는 복수의 피모스 트랜지스터들(431, 433, 435) 및 노드들(N31, N32, N33) 각각에서, 커패시터들(411, 412, 413) 각각과 제1 출력 노드(NO1) 사이에 연결되는 복수의 엔모스 트랜지스터들(432, 434, 436)을 포함할 수 있다. 피모스 트랜지스터들(431, 433, 435)의 게이트들과 엔모스 트랜지스터들(432, 434, 436)의 게이트들에는 각각 튜닝 신호(TS)의 각 비트(TS1, TS2, TS3)가 인가된다. 피모스 트랜지스터들(431, 433, 435)의 게이트들과 엔모스 트랜지스터들(432, 434, 436) 중 적어도 하나가 튜닝 신호(TS)의 비트(TS1, TS2, TS3)들에 응답하여 선택적으로 턴온되어 샘플링된 바이어스 전압(VBPS)이 램프 신호(VR)에 커플링되는 정도를 조절할 수 있다.

도 9는 본 발명의 실시예들에 따른 도 4a의 튜닝 회로의 예를 나타내는 회로도이다.

도 9를 참조하면, 튜닝 회로(400e)는 제1 출력 노드(NO1)에 서로 병렬로 연결되며, 2의 제곱수에 따르는 서로 다른 커패시턴스들을 가지는 복수의 커패시터들(411, 412, 413), 노드들(N41, N42, N43) 각각에서, 커패시터들(411, 412, 413) 각각과 접지 전압(VSS) 사이에 병렬로 연결되는 복수의 엔모스 트랜지스터들(441, 443, 445) 및 노드들(N41, N42, N43) 각각에서, 커패시터들(411, 412, 413) 각각과 샘플링 노드(SN1) 사이에 연결되는 복수의 피모스 트랜지스터들(442, 444, 446)을 포함할 수 있다. 엔모스 트랜지스터들(441, 443, 445)의 게이트들과 피모스 트랜지스터들(442, 444, 446)의 게이트들에는 각각 튜닝 신호(TS)의 반전된 버전의 각 비트(TS1B, TS2B, TS3B)가 인가된다. 엔모스 트랜지스터들(441, 443, 445)의 게이트들과 피모스 트랜지스터들(442, 444, 446) 중 적어도 하나가 비트들(TS1B, TS2B, TS3B)에 응답하여 선택적으로 턴온되어 샘플링된 바이어스 전압(VBPS)이 램프 신호(VR)에 커플링되는 정도를 조절할 수 있다.

도 5 내지 도 9에 도시된 튜닝 회로들(400a, 400b, 400c, 400ca, 400d, 400e) 각각은 도 4b의 튜닝 회로(500)에도 포함될 수 있다.

도 10 본 발명의 실시예들에 따른 도 1의 램프 신호 생성기의 다른 예를 나타내는 회로도이다.

도 10의 램프 신호 생성기(300c)는 도 4a의 램프 신호 생성기(300a)와 전류-전압 컨버터(380b) 및 튜닝 회로(500a)의 구성에 있어서만 차이가 있으므로 전류-전압 컨버터(380b) 및 튜닝 회로(500a)에 대하여만 설명하고 다른 구성요소들에 대한 설명은 생략한다.

도 10을 참조하면, 전류-전압 컨버터(380b)는 제1 출력 노드(NO1)와 접지 전압(VSS) 사이에 연결되는 제1 부하 저항(RDD1) 및 제2 출력 노드(NO2)와 접지 전압(VSS) 사이에 연결되는 제2 부하 저항(RDD2)을 포함할 수 있다. 튜닝 회로(500)는 제1 출력 노드(NO1)와 샘플링 노드(SN1) 사이에 연결되는 제1 튜너(510) 및 제2 출력 노드(NO2)와 샘플링 노드(SN1) 사이에 연결되는 제2 튜너(550)를 포함할 수 있다.

제1 부하 저항(RDD1)은 제1 램핑 전류(IRD1)를 상응하는 램프 신호(VR)로 변환하고, 제2 부하 저항(RDD2)은 제2 램핑 전류(IRD2)를 상응하는 제2 램프 신호(VRB)로 변환할 수 있다. 제1 스위칭 코드들(SL1~SLk) 각각은 제2 스위칭 코드들(SL1B~SLkB) 각각과 상보적인 로직 레벨을 가지므로 제1 램핑 전류(IRD1)와 제2 램핑 전류(IRD2)는 상보적인 램핑 방향을 가질 수 있다. 따라서 램프 신호(VR)가 다운-램핑하는 신호인 경우에 제2 램프 신호(VRB)는 업-램핑하는 신호일 수 있다. 또는 램프 신호(VR)가 업-램핑하는 신호인 경우에 제2 램프 신호(VRB)는 다운-램핑하는 신호일 수 있다

제1 튜너(510)는 제1 출력 노드(NO1)와 샘플링 노드(SN1) 사이에 연결되는 적어도 하나의 커패시터를 포함하고, 튜닝 신호(TS)에 응답하여 샘플링된 바이어스 전압(VBPS)을 램프 신호(VR)에 커플링시켜 램프 신호(VR)의 비선형성을 조절할 수 있다. 또한 제2 튜너(550)는 제2 출력 노드(NO2)와 샘플링 노드(SN1) 사이에 연결되는 적어도 하나의 커패시터를 포함하고, 튜닝 신호(TS)에 응답하여 샘플링된 바이어스 전압(VBPS)을 제2 램프 신호(VRB)에 커플링시켜 제2 램프 신호(VRB)의 비선형성을 조절할 수 있다. 제1 튜너(510)는 도 5 내지 도 9의 튜닝 회로들(400a~400e) 중 하나를 채용할 수 있고, 제2 튜너(550)는 도 5 내지 도 9의 튜닝 회로들(400a~400e) 중 제1 튜너(510)에 대응되는 하나를 채용할 수 있다.

도 11은 본 발명의 실시예들에 따른 도 1의 이미지 센서에서 램프 신호 생성기의 구성을 나타내는 회로도이다.

도 11의 램프 신호 생성기(300d)는 도 4b의 램프 신호 생성기(300b)와 튜닝 회로(500b) 및 전류-전압 컨버터(680a)의 구성에 있어서만 차이가 있으므로, 튜닝 회로(500b) 및 전류-전압 컨버터(680a)에 대하여만 상세히 설명한다. 전류-전압 컨버터(680a)는 제1 출력 노드(NO3)와 전원 전압(VDDA) 사이에 연결되는 제1 부하 저항(RDD1) 및 제2 출력 노드(NO4)와 전원 전압(VDDA) 사이에 연결되는 제2 부하 저항(RDD2)을 포함할 수 있다. 제1 부하 저항(RDD1)은 램핑 전류(IRD1)를 상응하는 램프 신호(VR)로 변환하고, 제2 부하 저항(RDD2)은 램핑 전류(IRD2)를 상응하는 제2 램프 신호(VRB)로 변환할 수 있다.

튜닝 회로(700)는 제1 출력 노드(NO3)와 샘플링 노드(SN2) 사이에 연결되는 제1 튜너(710) 및 제2 출력 노드(NO4)와 샘플링 노드(SN2) 사이에 연결되는 제2 튜너(750)를 포함할 수 있다.

도 10을 참조하여 설명한 바와 같이, 제1 튜너(710)는 제1 출력 노드(NO3)와 샘플링 노드(SN2) 사이에 연결되는 적어도 하나의 커패시터를 포함하고, 튜닝 신호(TS)에 응답하여 샘플링된 바이어스 전압(VBNS)을 램프 신호(VR)에 커플링시켜 램프 신호(VR)의 비선형성을 조절할 수 있다. 또한 제2 튜너(750)는 제2 출력 노드(NO4)와 샘플링 노드(SN2) 사이에 연결되는 적어도 하나의 커패시터를 포함하고, 튜닝 신호(TS)에 응답하여 샘플링된 바이어스 전압(VBNS)을 제2 램프 신호(VRB)에 커플링시켜 제2 램프 신호(VRB)의 비선형성을 조절할 수 있다. 제1 튜너(710)는 도 5 내지 도 9의 튜닝 회로들(400a~400e) 중 하나를 채용할 수 있고, 제2 튜너(750)는 도 5 내지 도 9의 튜닝 회로들(400a~400e) 중 제1 튜너(710)에 대응되는 하나를 채용할 수 있다.

도 12는 본 발명의 실시예들에 따라 튜닝 회로에서 램프 신호의 비선형성의 정도를 조절하는 것을 설명하기 위한 도면이다.

도 12에서는 다운 램핑하는 램프 신호(VR)의 비선형성의 정도를 조절하는 것을 나타낸다.

도 12에서 a)는 다운-램핑하는 램프 신호(VR)를 나타낸다. 도 12에서 b)는 도 4a의 튜닝 회로(400), 도 10의 튜닝 회로(500a) 및 도 11의 튜닝 회로(500b) 중 하나에 의하여 샘플링된 바이어스 전압(VBPS)이 램프 신호(VR)에 커플링되고, 튜닝 신호(TS)에 의하여 커플링의 정도가 조절되는 것을 나타낸다. 도 12의 b)에서와 같이 샘플링된 바이어스 전압(VBPS)이 램프 신호(VR)에 커플링되면, 샘플링된 바이어스 전압(VBPS)은 램프 신호(VR)를 추종하게 되고, 이에 응답하여 전류 셀들(361~36k) 각각의 제1 피모스 트랜지스터(371)에서 출력되는 셀 전류(IO)가 도 12의 c)에서와 같이 변화하게 된다. 전류 셀들(361~36k) 각각의 셀 전류(IO)가 변화하면, 도 12의 d)에서와 같이 램프 신호(VR)의 비선형 특성을 도 3b의 비선형성을 상쇄시키는 방향으로 발생시켜 램프 신호(VR)의 선형성을 보다 증가시킬 수 있다.

도 13은 본 발명의 실시예들에 따라 튜닝 회로에서 제2 램프 신호의 비선형성의 정도를 조절하는 것을 설명하기 위한 도면이다.

도 13에서는 업-램핑하는 제2 램프 신호(VR2)의 비선형성의 정도를 조절하는 것을 나타낸다.

도 13에서 a)는 업-램핑하는 제2 램프 신호(VR2)를 나타낸다. 도 13에서 b)는 도 4의 튜닝 회로(400), 도 10의 튜닝 회로(500a) 및 도 11의 튜닝 회로(500b) 중 하나에 의하여 샘플링된 바이어스 전압(VBPS)이 제2 램프 신호(VRB)에 커플링되고, 튜닝 신호(TS)에 의하여 커플링의 정도가 조절되는 것을 나타낸다. 도 13의 b)에서와 같이 샘플링된 바이어스 전압(VBPS)이 제2 램프 신호(VRB)에 커플링되면, 샘플링된 바이어스 전압(VBPS)이 제2 램프 신호(VRB)를 추종하게 되고, 이에 응답하여 전류 셀들(361~36k) 각각의 제1 피모스 트랜지스터(371)에서 출력되는 셀 전류(IO)가 도 13의 c)에서와 같이 변화하게 된다. 전류 셀들(361~36k) 각각의 셀 전류(IO)가 변화하면, 도 13의 d)에서와 같이 제2 램프 신호(VRB)의 비선형 특성을 도 3b의 비선형성을 상쇄시키는 방향으로 발생시켜 제2 램프 신호(VRB)의 선형성을 보다 증가시킬 수 있다.

도 12 및 도 13에서 샘플링된 바이어스 전압(VBPS)이 램프 신호(VR) 또는 제2 램프 신호(VRB)에 커플링되는 정도는 도 3b에서 도시된 램프 신호(VR)의 비선형성의 정도를 테스트한 결과에 기초하여 결정될 수 있다. 이러한 테스트 결과는 도 1의 레지스터(290)에 저장되고, 타이밍 컨트롤러(210)는 저장된 테스트 결과에 따라 도 3b에서 도시된 램프 신호(VR)의 비선형성의 정도가 상쇄되도록 제2 제어 신호(CTL2)를 램프 신호 생성기(300)에 제공할 수 있다. 또한 램프 신호 생성기(300)는 제2 제어 신호(CTL2)에 응답하여 튜닝 신호(TS)를 튜닝 회로(400)에 제공할 수 있다.

도 14는 본 발명의 실시예들에 따른 도 1의 이미지 센서에서 픽셀 어레이의 다른 예를 나타낸다.

도 1 및 도 14를 참조하면, 픽셀 어레이(100b)는 로우들 및 컬럼들로 배열되는 복수의 픽셀들(140)을 포함한다. 도 1의 로우 드라이버(220)는 전달 제어 신호(TG) 대신에 장노출 전달 제어 신호(TGL) 및 단노출 전달 제어 신호(TGS)를 통하여 픽셀들(140)의 동작을 제어할 수 있다. 로우 드라이버(220)는 동일한 시각에 장노출 전달 제어 신호(TGL) 및 단노출 전달 제어 신호(TGS)를 활성화시킬 수 있다. 장노출 전달 제어 신호(TGL)는 활성화되는 구간의 길이가 상대적으로 길고, 단노출 전달 제어 신호(TGS)는 활성화되는 구간의 길이가 상대적으로 짧을 수 있다.

컬럼 방향으로 서로 인접한 두 개의 픽셀들(420)은 도 2의 픽셀 구조에서 광전 변환 소자(PD)와 전송 트랜지스터(TX)는 각각 구비하고, 리셋 트랜지스터(RX), 플로팅 디퓨전 영역(FD), 소스 팔로워(SF) 및 선택 트랜지스터(SX)를 공유할 수 있다.

도 15는 도 1의 이미지 센서에서 램프 신호에 기초하여 수행되는 아날로그-디지털 변환을 설명하기 위한 도면이다.

픽셀(110)로부터 출력된 픽셀 신호는 리셋 신호(Vrst)와 이미지 신호(Vsig)를 포함할 수 있다.

1-수평(horizontal) 시간은 오토 제로 구간(AUTO ZERO), 리셋 신호 ADC(analog-to-digital conversion) 구간(RESET ADC), 전송 제어 신호 활성화 구간 (TGI), 이미지 신호 ADC 구간(SIGNAL ADC) 및 수평 블랭크 구간(HBLANK)을 포함할 수 있다. 예컨대, 프레임 레이트(frame rate)가 Z(Z은 2 이상의 자연수)일 때, 1-수평 시간은 1/(Z*n)으로 결정될 수 있다. 이때, n은 픽셀 어레이(110)의 로우들의 개수일 수 있다.

1-수평 시간은 1-라인(line)에 해당하는 픽셀 신호들 또는 하나의 로우에 포함된 픽셀들로부터 출력된 픽셀 신호들을 아날로그-디지털 변환하는데 필요한 시간을 의미할 수 있다.

오토 제로 구간(AUTO ZERO)은 비교 회로(240)에 포함된 비교기들(241~24m) 각각의 결정 포인트(decision point)를 결정하는데 필요한 시간 구간을 의미할 수 있다. 결정 포인트는 아날로그-디지털 변환을 위한 포인트를 의미하고, 오토 제로 구간(AUTO ZERO)은 비교기들(241~24m) 각각의 오프셋(offset)을 저장 또는 결정하는데 필요한 시간 구간을 의미할 수 있다.

리셋 신호 ADC 구간(RESET ADC)은 램프 신호(VR)에 기초하여 리셋 신호(Vrst)를 디지털 신호로 변환하는 시간 구간을 의미할 수 있다. 전송 제어 신호 활성화 구간(TGI)은 전송 제어 신호(TG)의 활성화 구간을 의미할 수 있다.

이미지 신호 ADC 구간(SIGNAL ADC)은 램프 신호(VR)에 기초하여 이미지 신호(Vsig)를 디지털 신호로 변환하는 시간 구간을 의미할 수 있다. 수평 블랭크 구간(H-BLANK)은 다음 라인에 대한 아날로그-디지털 변환을 준비하는 구간을 의미할 수 있다. 경우에 따라 리셋 신호 ADC 구간(RESET ADC)은 간단히 "리셋 신호 구간"이라 할수 있고, 이미지 신호 ADC 구간(SIGNAL ADC)은 간단히 "이미지 신호 구간"이라 할 수 있다.

도 15는 다운-램핑하는 램프 신호(VR)를 이용하여 로우 코드로부터 결정하는 실시 예를 나타낸다.

OFFSET은 램프 신호(VR)의 오프셋을 의미할 수 있다. 카운터(251)는 카운터들(251~25m)을 집합적으로 나타내는 의미로 사용될 수 있고 메모리(261)는 메모리들(261~26m)을 집합적으로 나타내는 의미로 사용될 수 있다.

C1은, 리셋 신호 ADC 구간(RESET ADC) 동안, 카운터(252)로 공급되는 클럭 신호(CLK)의 최대 싸이클을 의미할 수 있다. C1+C2는, 이미지 신호 ADC 구간 (SIGNAL ADC) 동안, 카운터(251)로 공급되는 클럭 신호(CLK)의 최대 싸이클을 의미할 수 있다. 예컨대, C1이 256일 때, C2는 1024일 수 있으나 이는 예시적인 것에 불과하다.

도 15를 참조하면, 리셋 신호 ADC 구간(RESET ADC) 동안, 램프 신호 생성기(300)는 카운터(151)의 리셋 최소 카운트 값(res_min)에 상응하는 제2 레벨부터 카운터(151)의 리셋 최대 카운트 값(res_max)에 상응하는 제1 레벨로 시간에 따라 단조 감소하는 램프 신호(VR)를 출력할 수 있다. 이때, 램프 신호(VR)는 다운-램핑 램프 신호라 할 수 있다.

리셋 신호(Vrst)의 레벨과 램프 신호(VR)의 레벨이 일치할 때까지, 카운터(251)는 클럭 신호(CLK)와 비교기(241)로부터 출력된 비교 신호에 응답하여 '0(zero)'으로부터 'A'까지 순차적으로 증가하는 카운팅 값(CNTV)을 생성하고, 메모리(261)는 카운터(251)에 의해 생성된 카운팅 값(CNTV)으로서 "A"를 저장할 수 있다. 즉, 리셋 신호(Vrst)의 레벨과 램프 신호(VR)의 레벨이 일치할 때, 카운터(251)는 카운팅 값(CNTV)으로서 "A"를 홀드(hold)할 수 있다.

전송 제어 신호 활성화 구간(TGI) 동안, 픽셀(110)은 이미지 신호(Vsig)에 해당하는 픽셀 신호를 출력할 수 있다. 전송 제어 신호 활성화 구간(TGI) 동안, 카운터(251)는 'A'의 1의 보수(ones' complement)에 해당하는 '-A'를 생성하거나 메모리(261)는 'A'의 1의 보수에 해당하는 '-A'를 생성할 수 있다. 이미지 센서 (10)에서 '-A'를 생성하는 방법은 실시 예들에 따라 다양하게 변경될 수 있다. 이미지 신호 ADC 구간(SIGNAL ADC) 동안, 램프 신호 생성기(300)는 카운터(251)의 이미지 신호 최소 카운트값(sig_min)에 상응하는 제4 레벨부터 카운터 (251)의 이미지 신호 최대 카운트 값(sig_max)에 상응하는 제3 레벨로 시간에 따라 단조 감소하는 램프 신호(VR)를 출력할 수 있다. 즉, 램프 신호 생성기(300)는 로우 코드로부터 결정에 사용될 수 있는 램프 신호(VR)를 출력할 수 있다.

이미지 신호(Vsig)의 레벨과 램프 신호(VR)의 레벨이 일치할 때까지, 카운터(251)는 클럭 신호(CLK)와 비교기(241)로부터 출력된 비교 신호에 응답하여 '-A'로부터 'B'로 순차적으로 증가하는 카운팅 값(CNTV)을 생성하고, 메모리(261)는 카운팅 값(CNTV)으로서 '-A+B'에 해당하는 카운팅 값을 저장할 수 있다. 따라서, 출력 회로(280)는 최종 카운팅 값(OUT=B-A)을 출력할 수 있다.

싱글-슬로프(single-slope) 아날로그-디지털 방식을 사용하는 이미지 센서(10)는, 도 15에 도시된 바와 같이, 로우 코드부터 순차적으로 아날로그-디지털 변환을 수행할 수 있다. 로우 코드 영역에서 비선형성은 감마이득(gamma gain) 등에 의해 증폭되어 증가할 수 있다. 오토 제로 구간(AUTO ZERO) 직후(또는, 리셋 신호 ADC 구간(RESET ADC) 직전)이나 전송 제어 신호 활성화 구간(TGI) 직후(또는 이미지 신호 ADC 구간(SIGNAL ADC) 직전)에, 비교기(241)의 출력 신호 또는 픽셀(110)의 픽셀 신호가 안정화되는데 많은 시간이 필요하다.

비교기(241)의 출력 신호 또는 픽셀(110)의 픽셀 신호가 안정화되지 않은 상태에서, 픽셀(110)의 픽셀 신호에 대한 아날로그-디지털 변환이 수행되면, 로우 코드 영역에서 비선형적인 아날로그-디지털 변환 값이 출력될 수 있다.

도 15에서 NLR은 비선형 영역(nonlinear region)을 나타낸다.

본 발명의 실시예에서는 램프 신호 생성기(300)가 도 4 내지 도 14를 참조하여 설명한 바와 같이 샘플링된 바이어스 전압(VBPS)을 튜닝 회로(400)를 통하여 램프 신호(VR)에 커플링시킴으로써 도 15의 비선형 영역(NLR)에서 나타나는 비선형 특성을 상쇄시킬 수 있는 다른 비선형 특성을 인위적으로 발생하여 램프 신호(VR)의 선형성의 정도를 증가시킬 수 있다.

도 16은 본 발명의 실시예들에 따른 이미지 센서의 동작 방법을 나타내는 흐름도이다.

도 1 내지 도 16을 참조하면, 본 발명의 실시예들에 따른 이미지 센서(10)의 동작 방법에서는 램프 신호 생성기(300)에서 리셋 신호 구간(RESET ADC) 동안 램핑하는 램프 신호(RV)를 생성한다(S810). 램프 신호(RV)를 생성함에 있어, 도 4 내지 도 14를 참조하여 설명한 바와 같이 샘플링된 바이어스 전압(VBPS)을 튜닝 회로(400)를 통하여 램프 신호(VR)에 커플링시킴으로써 도 15의 비선형 영역(NLR)에서 나타나는 비선형 특성을 상쇄시킬 수 있는 다른 비선형 특성을 인위적으로 발생하여 램프 신호(VR)의 선형성의 정도를 증가시킬 수 있다.

비교기(241)에서 픽셀(110)로부터 출력된 리셋 신호(Vrst)와 램프 신호(VR)를 비교하여 제1 비교 신호를 생성한다(S820).

카운터 회로(250)의 카운터(251)는 클럭 신호(CLK)와 제1 비교 신호에 기초하여 리셋 신호(Vrst)에 상응하는 제1 카운팅 값(CNTV)를 생성한다(S830).

램프 신호 생성기(300)에서 이미지 신호 구간(SIGNAL ADC) 동안 램핑하는 램프 신호(RV)를 생성한다. 비교기(241)에서 픽셀(110)로부터 출력된 이미지 신호(Vsig)와 램프 신호(VR)를 비교하여 제2 비교 신호를 생성한다. 카운터 회로(250)의 카운터(251)는 클럭 신호(CLK)와 제2 비교 신호에 기초하여 이미지 신호(Vsig)에 상응하는 제2 카운팅 값(CNTV)을 생성한다. 램프 신호 생성기(300)에서 이미지 신호 구간(SIGNAL ADC) 동안 램핑하는 램프 신호(RV)를 생성하는 동안, 카운터 회로(250)의 카운터(251)는 제1 카운팅 신호(CNTV)의 1의 보수에 해당하는 값을 생성하고, 제2 카운팅 값(CNTV)과 제1 카운팅 신호(CNTV)의 1의 보수에 해당하는 값을 합산하고, 출력 회로(280)는 합산된 값에 해당하는 최종 카운팅 값(OUT)을 출력할 수 있다.

따라서 본 발명의 실시예들에 따른 이미지 센서(10)의 동작 방법에서는 램프 신호(VR)를 생성함에 있어, 램프 신호(VR)의 비선형 특성을 상쇄시켜 램프 신호(VR)의 선형성의 정도를 증가시켜 로우 코드에서의 에러 발생을 감소시키고 성능을 높일 수 있다.

도 17은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.

도 17을 참조하면, 모바일 장치(900)은 프로세서(910) 및 이미지 센서(940)를 포함하며, 통신부(920), 저장 장치(930), 사용자 인터페이스(950) 및 파워 서플라이(960)를 더 포함할 수 있다.

프로세서(910)는 모바일 장치(900)의 전반적인 동작을 제어할 수 있다. 이미지 센서(940)는 프로세서(910)에 의해 제어되며, 본 발명의 실시예들에 따른 이미지 센서일 수 있다. 즉 이미지 센서(940)는 도 1의 이미지 센서(10)를 채용할 수 있고, 램프 신호를 생성하는 램프 신호 생성기를 포함할 수 있다. 상기 램프 신호 생성기는 샘플링된 바이어스 전압을 튜닝 회로를 통하여 램프 신호에 커플링시킴으로써 이미지 센서(940)의 고속 동작 등에서 나타날 수 있는 비선형 특성을 상쇄시키는 다른 비선형 특성을 인위적으로 발생하여 램프 신호의 선형성의 정도를 증가시킬 수 있다.

통신부(920)는 외부 장치와 통신을 수행할 수 있다. 저장 장치(930)는 모바일 장치(900)의 동작에 필요한 데이터들을 저장할 수 있다. 사용자 인터페이스(950)는 키보드, 터치 스크린 등과 같은 입력 장치 및 디스플레이 등과 같은 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 장치(900)의 동작에 필요한 구동 전압을 제공할 수 있다.

본 발명은 영상 촬상 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(mobile phone), 스마트 폰(smart phone), PDA(personal digital assistant), PMP(portable multimedia player), 디지털 카메라(digital camera), 휴대용 게임 콘솔(portable game console), 웨어러블(wearable) 시스템, IoT(internet of things) 시스템, 3차원 기하 재구성(3D geometry reconstruction) 시스템, 어레이 카메라(array camera) 시스템, VR(virtual reality) 시스템, AR(augmented reality) 시스템 등에 유용하게 적용될 수 있다.

상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

이미지 센서의 램프 신호 생성기로서,
제1 전압과 제2 전압 사이에 연결되며, 바이어스 전압을 생성하는 바이어스 생성 회로;
제1 스위칭 제어 신호에 응답하여 상기 바이어스 전압을 샘플링 노드에 전달하는 전달 스위치;
상기 제1 전압과 상기 샘플링 노드 사이에 연결되어 상기 바이어스 전압을 샘플링하는 샘플링 커패시터;
상기 샘플링 노드의 샘플링된 바이어스 전압과 복수의 스위칭 코드 쌍들에 응답하여 제1 출력 노드에, 램핑 구간 동안에, 제1 램핑 전류를 제공하는 전류 셀 회로;
상기 제1 출력 노드와 상기 제2 전압 사이에 연결되어 상기 제1 램핑 전류를 상기 램핑 구간 동안에 램핑하는 제1 램프 신호로 변환시키는 제1 부하 저항을 적어도 포함하는 전류-전압 컨버터; 및
상기 제1 출력 노드와 상기 샘플링 노드 사이에 연결되어, 상기 샘플링된 바이어스 전압을 상기 제1 램프 신호에 커플링시키는 적어도 하나의 커패시터를 포함하고, 튜닝 신호에 응답하여 상기 제1 램프 신호의 비선형성의 정도를 조절하는 튜닝 회로를 포함하는 램프 신호 생성기.
제1항에 있어서, 상기 전류 셀 회로는,
상기 제1 전압과 상기 출력 노드 사이에 연결되고, 상기 샘플링된 바이어스 전압과 상기 스위칭 코드 쌍들 각각에 응답하여 셀 전류를 각각 출력하는 복수의 전류 셀들; 및
제2 스위칭 제어 신호에 응답하여 상기 스위칭 코드 쌍들 각각을 상기 전류 셀들 각각에 제공하는 스위칭 코드 컨트롤러를 포함하고,
상기 복수의 전류 셀들 각각은
상기 제1 전압에 연결되는 제1 전극, 상기 샘플링 노드에 연결되어 상기 샘플링된 바이어스 전압을 수신하는 게이트 및 제1 노드에 연결되는 제2 전극을 포함하는 제1 트랜지스터;
상기 제1 노드에 연결되는 제1 전극, 상기 스위칭 코드 쌍 중 제1 스위칭 코드를 수신하는 게이트 및 상기 제1 출력 노드에 연결되는 제2 전극을 구비하는 제2 트랜지스터;
상기 제1 노드에 연결되는 제1 전극, 상기 스위칭 코드 쌍 중 상기 제1 스위칭 코드와 반대되는 로직 레벨을 가지는 제2 스위칭 코드를 수신하는 게이트 및 상기 제2 전압에 연결되는 제2 전극을 구비하는 제3 트랜지스터를 포함하고,
상기 복수의 전류 셀들 각각의 상기 셀 전류의 합이 상기 제1 램핑 전류에 해당하는 램프 신호 생성기.
제2항에 있어서,
상기 제1 전압은 전원 전압이고, 상기 제2 전압은 접지 전압이고,
상기 제1 내지 제3 트랜지스터들 각각은 피모스 트랜지스터인 램프 신호 생성기.
제2항에 있어서,
상기 제1 전압은 접지 전압이고, 상기 제2 전압은 전원 전압이고,
상기 제1 내지 제3 트랜지스터들 각각은 엔모스 트랜지스터인 램프 신호 생성기.
제1항에 있어서, 상기 튜닝 회로는
상기 샘플링 노드에 병렬로 연결되며, 서로 다른 커패시턴스들을 가지는 복수의 커패시터들; 및
상기 커패시터들 각각과 상기 제1 출력 노드 사이에 병렬로 연결되는 복수의 스위치들을 포함하고, 상기 스위치들에 상기 튜닝 신호의 각 비트가 인가되는 램프 신호 생성기.
제1항에 있어서, 상기 튜닝 회로는
상기 샘플링 노드에 병렬로 연결되며, 서로 다른 커패시턴스들을 가지는 복수의 커패시터들; 및
상기 커패시터들 각각과 상기 제1 출력 노드 사이에 병렬로 연결되는 복수의 제1 스위치들; 및
상기 커패시터들 각각과 상기 제1 전압 사이에 상기 제1 스위치들 각각과 병렬로 연결되는 복수의 제2 스위치들을 포함하고,
상기 제1 스위치들에 상기 튜닝 신호의 각 비트가 인가되고, 상기 제2 스위치들에 상기 튜닝 신호의 반전된 버전의 각 비트가 인가되는 램프 신호 생성기.
제1항에 있어서, 상기 튜닝 회로는
상기 샘플링 노드에 병렬로 연결되며, 서로 다른 커패시턴스들을 가지는 복수의 커패시터들; 및
상기 커패시터들 각각과 상기 제1 전압 사이에 병렬로 연결되는 복수의 피모스 트랜지스터들; 및
상기 커패시터들 각각과 상기 출력 노드 사이에 상기 피모스 트랜지스터들 각각과 병렬로 연결되는 복수의 엔모스 트랜지스터들을 포함하고,
상기 피모스 트랜지스터들 각각의 게이트 및 상기 엔모스 트랜지스터들 각각의 게이트에 상기 튜닝 신호의 각 비트가 인가되는 램프 신호 생성기.
제1항에 있어서, 상기 전류-전압 컨버터는
제2 출력 노드와 상기 제2 전압 사이에 연결되어 상기 램핑 구간 동안에 상기 전류 셀 회로로부터 제공되는 제2 램핑 전류를 제2 램프 신호로 변환하는 제2 부하 저항을 더 포함하고,
상기 제1 램프 신호는 상기 램핑 구간 동안에 다운 램핑 또는 업 램핑하고,
상기 제2 램프 신호는 상기 램핑 구간 동안에 상기 제1 램프 신호와 상보적으로 램핑하고,
상기 튜닝 회로는
상기 제1 출력 노드와 상기 샘플링 노드 사이에 연결되고, 상기 튜닝 신호에 응답하여 상기 제1 램프 신호의 비선형성의 정도를 조절하는 제1 튜너; 및
상기 제2 출력 노드와 상기 샘플링 노드 사이에 연결되고, 상기 튜닝 신호에 응답하여 상기 제2 램프 신호의 비선형성의 정도를 조절하는 제2 튜너를 포함하는 램프 신호 생성기.
리셋 신호와 이미지 신호를 생성하는 픽셀;
상기 리셋 신호를 제1 램프 신호와 비교하여 제1 비교 신호를 생성하고, 상기 이미지 신호를 상기 제1 램프 신호와 비교하여 제2 비교 신호를 생성하는 비교기;
클럭 신호를 기초로 상기 제1 비교 신호를 카운팅하여 제1 카운팅 값을 생성하고 상기 클럭 신호를 기초로 상기 제2 비교 신호를 카운팅하여 제2 카운팅 값을 생성하는 카운터;
적어도 상기 제1 램프 신호를 생성하는 램프 신호 생성기; 및
상기 픽셀, 상기 비교기, 상기 카운터 및 상기 램프 신호 생성기의 동작을 제어하는 타이밍 컨트롤러를 포함하고,
상기 램프 신호 생성기는 상기 제1 램프 신호가 제공되는 제1 출력 노드와 바이어스 전압이 샘플링되는 샘플링 노드 사이에 연결되는 튜닝 회로를 포함하고, 상기 튜닝 회로는 튜닝 신호에 응답하여 상기 샘플링된 바이어스 전압을 상기 제1 램프 신호에 커플링시켜 상기 제1 램프 신호의 비선형성의 정도를 조절하는 이미지 센서.
이미지 센서의 램프 신호 생성기로서,
제1 전압과 제2 전압 사이에 연결되며, 바이어스 전압을 생성하는 바이어스 생성 회로;
제1 스위칭 제어 신호에 응답하여 상기 바이어스 전압을 샘플링 노드에 전달하는 전달 스위치;
상기 제1 전압과 상기 샘플링 노드 사이에 연결되어 상기 바이어스 전압을 샘플링하는 샘플링 커패시터;
상기 샘플링 노드의 샘플링된 바이어스 전압과 스위칭 코드 쌍에 응답하여 제1 출력 노드에 셀 전류를 제공하는 전류 셀;
상기 제1 출력 노드와 상기 제2 전압 사이에 연결되어 상기 셀 전류를 램프 신호로 변환시키는 부하 저항; 및
상기 제1 출력 노드와 상기 샘플링 노드 사이에 연결되어, 상기 샘플링된 바이어스 전압을 상기 램프 신호에 커플링시키는 적어도 하나의 커패시터를 포함하고, 튜닝 신호에 응답하여 상기 램프 신호의 비선형성의 정도를 조절하는 튜닝 회로를 포함하는 램프 신호 생성기.