KR20210144008A - 이미지 센싱 장치 및 그의 동작 방법 - Google Patents

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KR20210144008A
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에스케이하이닉스 주식회사
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Abstract

본 발명의 일실시예는 이미지 센싱 장치 및 그의 동작 방법에 관한 것으로, 메인(main) 바이어스전압과 캐스코드(cascode) 바이어스전압과 복수의 램프코드신호에 기초하여, 아날로그 게인(analog gain)에 대응하는 램프신호를 생성하기 위한 램프신호 생성회로; 상기 아날로그 게인에 따라 상기 메인 바이어스전압과 상기 캐스코드 바이어스전압을 생성하기 위한 바이어스전압 생성회로; 및 상기 아날로그 게인에 따라 상기 캐스코드 바이어스전압의 출력단을 부스트(boost)하기 위한 부스트회로를 포함하는 이미지 센싱 장치를 제공한다.

Description

이미지 센싱 장치 및 그의 동작 방법{IMAGE SENSING DEVICE AND OPERATING METHOD OF THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센싱 장치 및 그의 동작 방법에 관한 것이다.
이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.
본 발명의 실시예는 아날로그 게인(analog gain)이 변경되더라도 안정적인 램프신호를 생성 및 이용하는 이미지 센싱 장치 및 그의 동작 방법을 제공한다.
본 발명의 일 측면에 따르면, 이미지 센싱 장치는, 메인(main) 바이어스전압과 캐스코드(cascode) 바이어스전압과 복수의 램프코드신호에 기초하여, 아날로그 게인(analog gain)에 대응하는 램프신호를 생성하기 위한 램프신호 생성회로; 상기 아날로그 게인에 따라 상기 메인 바이어스전압과 상기 캐스코드 바이어스전압을 생성하기 위한 바이어스전압 생성회로; 및 상기 아날로그 게인에 따라 상기 캐스코드 바이어스전압의 출력단을 부스트(boost)하기 위한 부스트회로를 포함할 수 있다.
상기 부스트회로는 상기 아날로그 게인이 변경될 때 변경 초기 구간 동안 인에이블될 수 있다.
상기 부스트회로는 상기 캐스코드 바이어스전압의 출력단에 제1 부스트 전류를 부가함으로써 상기 캐스코드 바이어스전압의 출력단을 부스트할 수 있다.
본 발명의 다른 측면에 따르면, 이미지 센싱 장치는, 제1 전압단과 제2 전압단 사이에 접속되며, 아날로그 게인(analog gain)에 대응하는 바이어스전압에 기초하여 메인 전류를 메인 바이어스전압의 출력단에 공급하기 위한 제1 스테이지; 상기 제1 전압단과 상기 제2 전압단 사이에 접속되며, 상기 바이어스전압에 기초하여 캐스코드 전류를 캐스코드 바이어스전압의 출력단에 공급하기 위한 제2 스테이지; 상기 제1 전압단과 상기 제2 전압단 사이에 접속되며, 상기 바이어스전압과 부스트 제어신호에 기초하여 제1 부스트 전류를 상기 캐스코드 바이어스전압의 출력단에 공급하기 위한 제3 스테이지; 및 상기 제1 전압단과 상기 제2 전압단 사이에 접속되며, 상기 메인 바이어스전압과 상기 캐스코드 바이어스전압과 복수의 램프코드신호에 기초하여, 상기 아날로그 게인에 대응하는 램프신호를 생성하기 위한 램프신호 생성회로를 포함할 수 있다.
상기 부스트 제어신호는 상기 아날로그 게인이 변경될 때 변경 초기 구간 동안 활성화될 수 있다.
본 발명의 또 다른 측면에 따르면, 이미지 센싱 장치의 동작 방법은, 아날로그 게인(analog gain)에 따라 기울기가 조절되는 램프신호를 생성 및 이용하는 이미지 센싱 장치의 동작 방법에 있어서, 제1 아날로그 게인에 대응하는 메인 바이어스전압 및 캐스코드 바이어스전압에 기초하여 제1 기울기를 가지는 상기 램프신호를 생성하는 단계; 상기 제1 아날로그 게인에서 제2 아날로그 게인으로 변경되는 단계; 및 상기 제2 아날로그 게인이 변경될 때 변경 초기 구간 동안 상기 캐스코드 바이어스전압의 출력단을 부스트하는 단계; 및 상기 제2 아날로그 게인에 대응하는 상기 메인 바이어스전압 및 상기 캐스코드 바이어스전압에 기초하여 제2 기울기를 가지는 상기 램프신호를 생성하는 단계를 포함할 수 있다.
상기 캐스코드 바이어스전압의 출력단에 부스트 전류를 부가함으로써, 상기 캐스코드 바이어스전압의 출력단이 부스트될 수 있다.
본 발명의 실시예는 아날로그 게인(analog gain)이 변경되더라도 안정적인 램프신호를 생성 및 이용함으로써 이미지 센싱 장치의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 2는 도 1에 도시된 램프신호 생성기의 블록 구성도이다.
도 3은 도 2에 도시된 게인 생성회로의 회로도이다.
도 4는 도 2에 도시된 바이어스전압 생성회로 및 부스트회로의 일예를 보인 회로도이다.
도 5는 도 2에 도시된 바이어스전압 생성회로 및 부스트회로의 다른 예를 보인 회로도이다.
도 6은 도 2에 도시된 바이어스전압 생성회로 및 부스트회로의 또다른 예를 보인 회로도이다.
도 7은 도 2에 도시된 램프신호 생성회로의 회로도이다.
도 8은 도 1에 도시된 램프신호 생성기의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 제2 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 10은 도 9에 도시된 램프신호 생성기의 블록 구성도이다.
도 11은 도 10에 도시된 게인 생성회로의 회로도이다.
도 12는 도 10에 도시된 바이어스전압 생성회로 및 부스트회로의 일예를 보인 회로도이다.
도 13은 도 10에 도시된 바이어스전압 생성회로 및 부스트회로의 다른 예를 보인 회로도이다.
도 14는 도 10에 도시된 바이어스전압 생성회로 및 부스트회로의 또다른 예를 보인 회로도이다.
도 15는 도 10에 도시된 램프신호 생성회로의 회로도이다.
도 16은 도 9에 도시된 램프신호 생성기의 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1에는 본 발명의 제1 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 이미지 센싱 장치(100)는 로우(row) 컨트롤러(110), 픽셀 어레이(120), 램프신호 생성기(130), 및 신호 변환기(140)를 포함할 수 있다.
로우 컨트롤러(110)는 픽셀 어레이(120)를 로우 별로 제어하기 위한 복수의 로우 제어신호(CTRLs)를 생성할 수 있다. 예컨대, 로우 컨트롤러(110)는 픽셀 어레이(120)의 제1 로우에 배열된 픽셀들을 제어하기 위한 제1 로우 제어신호들을 생성할 수 있고, 픽셀 어레이(120)의 제n 로우에 배열된 픽셀들을 제어하기 위한 제n 로우 제어신호들을 생성할 수 있다(단, 'n'은 2보다 큰 자연수).
픽셀 어레이(120)는 복수의 로우(row)와 복수의 컬럼(column)의 교차점에 배열된 복수의 픽셀을 포함할 수 있다. 상기 복수의 픽셀은 로우 컨트롤러(110)의 제어에 따라 로우 별로 복수의 픽셀신호(VPXs)를 신호 변환기(140)에게 출력할 수 있다.
램프신호 생성기(130)는 램프신호(VRAMP)를 생성할 수 있다. 램프신호 생성기(130)는 아날로그 게인(analog gain)에 따라 램프신호(VRAMP)의 기울기를 조절할 수 있다. 예컨대, 램프신호 생성기(130)는 로우(low) 아날로그 게인에 따라 제1 기울기를 가지는 램프신호(VRAMP)를 생성할 수 있고, 하이(high) 아날로그 게인에 따라 상기 제1 기울기와 다른 제2 기울기를 가지는 램프신호(VRAMP)를 생성할 수 있다.
신호 변환기(140)는 복수의 픽셀신호(VPXs)와 램프신호(VRAMP)에 기초하여 복수의 디지털신호(DADCs)를 생성할 수 있다. 예컨대, 신호 변환기(140)는 ADC(analog to digital converter)를 포함할 수 있다.
도 2에는 도 1에 도시된 램프신호 생성기(130)가 블록 구성도로 도시되어 있다.
도 2를 참조하면, 램프신호 생성기(130)는 게인 생성회로(131), 바이어스전압 생성회로(133), 부스트(boost)회로(135), 및 램프신호 생성회로(137)를 포함할 수 있다.
게인 생성회로(131)는 기준전압(VREF)과 게인코드신호(GCs)에 기초하여 상기 아날로그 게인에 대응하는 바이어스전압(VB)을 생성할 수 있다. 게인코드신호(GCs)는 상기 아날로그 게인을 나타내는 복수의 비트를 포함할 수 있다.
바이어스전압 생성회로(133)는 바이어스전압(VB)에 기초하여 메인(main) 바이어스전압(VM)과 캐스코드(cascode) 바이어스전압(VC)을 생성할 수 있다. 즉, 바이어스전압 생성회로(133)는 상기 아날로그 게인에 따라 메인 바이어스전압(VM)과 캐스코드 바이어스전압(VC)을 생성할 수 있다.
부스트회로(135)는 바이어스전압(VB)에 기초하여 메인 바이어스전압(VM)의 출력단과 캐스코드 바이어스전압(VC)의 출력단을 부스트할 수 있다. 즉, 부스트회로(135)는 상기 아날로그 게인에 따라 메인 바이어스전압(VM)의 출력단과 캐스코드 바이어스전압(VC)의 출력단을 부스트할 수 있다.
램프신호 생성회로(137)는 메인 바이어스전압(VM)과 캐스코드 바이어스전압(VC)과 램프코드신호(RCs)에 기초하여 상기 아날로그 게인(analog gain)에 대응하는 램프신호(VRAMP)를 생성할 수 있다.
도 3에는 도 2에 도시된 게인 생성회로(131)가 회로도로 도시되어 있다.
도 3을 참조하면, 게인 생성회로(131)는 제1 내지 제6 소자(P11, N11, N12, P12, P13, N13)를 포함할 수 있다.
제1 소자(P11)는 고전압단과 제2 소자(N11) 사이에 접속될 수 있다. 제1 소자(P11)는 기준전압(VREF)에 기초하여 기준전압(VREF)에 대응하는 기준전류를 생성할 수 있다. 예컨대, 제1 소자(P11)는 PMOS 트랜지스터를 포함할 수 있다.
제2 소자(N11)는 제1 소자(P11)와 저전압단 사이에 접속될 수 있다. 제2 소자(N11)는 상기 기준전류에 대응하는 기준 바이어스전압(VR)을 생성할 수 있다. 예컨대, 제2 소자(N11)는 다이오드 접속된(diode connected) NMOS 트랜지스터를 포함할 수 있다.
제3 소자(N12)는 제4 소자(P12)와 상기 저전압단 사이에 접속될 수 있다. 제3 소자(N12)는 기준 바이어스전압(VR)에 기초하여 상기 기준전류에 대응하는 게인전류를 생성할 수 있다. 제2 소자(N11)와 제3 소자(N12)는 미러링 구조로 접속됨에 따라, 상기 게인전류는 상기 기준전류를 미러링함으로써 생성된 전류일 수 있다. 예컨대, 제3 소자(N12)는 NMOS 트랜지스터를 포함할 수 있다.
제4 소자(P12)는 상기 고전압단과 상기 제3 소자(N12) 사이에 접속될 수 있다. 제4 소자(P12)는 게인코드신호(GCs)에 기초하여 상기 아날로그 게인에 따라 상기 게인전류를 조절할 수 있고 상기 게인전류에 대응하는 게인 바이어스전압(VG)을 생성할 수 있다. 예컨대, 제4 소자(P12)는 복수의 PMOS 트랜지스터를 포함할 수 있다. 상기 복수의 PMOS 트랜지스터는 게인코드신호(GCs)에 포함된 복수의 비트에 의해 각각 선택됨으로써 제4 소자(P12)의 전체 트랜지스터 사이즈가 결정될 수 있다. 상기 복수의 PMOS 트랜지스터는 각각 다이오드 접속된(diode connected) PMOS 트랜지스터일 수 있다.
제5 소자(P13)는 상기 고전압단과 제6 소자(N13) 사이에 접속될 수 있다. 제5 소자(P13)는 게인 바이어스전압(VG)에 기초하여 상기 게인전류에 대응하는 바이어스전류를 생성할 수 있다. 제4 소자(P12)와 제5 소자(P13)는 미러링 구조로 접속됨에 따라, 상기 바이어스전류는 상기 게인전류를 미러링함으로써 생성된 전류일 수 있다. 예컨대, 제5 소자(P13)는 PMOS 트랜지스터를 포함할 수 있다.
제6 소자(N13)는 제5 소자(P13)와 상기 저전압단 사이에 접속될 수 있다. 제6 소자(N13)는 상기 바이어스전류에 대응하는 바이어스전압(VB)을 생성할 수 있다. 예컨대, 제6 소자(N13)는 다이오드 접속된(diode connected) NMOS 트랜지스터일 수 있다.
도 4에는 도 2에 도시된 바이어스전압 생성회로(133)와 부스트회로(135)의 일예를 보인 회로도가 도시되어 있다.
도 4를 참조하면, 바이어스전압 생성회로(133)는 메인 스테이지(133B)와 캐스코드 스테이지(133A)를 포함할 수 있다.
메인 스테이지(133B)는 상기 고전압단과 상기 저전압단 사이에 접속될 수 있다. 메인 스테이지(133B)는 상기 아날로그 게인에 대응하는 바이어스전압(VB)에 기초하여 메인 바이어스전압(VM)을 생성할 수 있다. 다시 말해, 메인 스테이지(133B)는 바이어스전압(VB)에 기초하여 메인 바이어스전압(VM)의 출력단에 메인 전류를 생성할 수 있다.
예컨대, 메인 스케이지(133B)는 제1 소자(N24), 및 제2 소자(P24)를 포함할 수 있다. 제1 소자(N24)는 상기 저전압단과 제2 소자(P24) 사이에 접속될 수 있다. 제1 소자(N24)는 바이어스전압(VB)에 기초하여 상기 메인 전류를 생성할 수 있다. 예컨대, 제1 소자(N24)는 NMOS 트랜지스터를 포함할 수 있다. 제2 소자(P24)는 상기 고전압단과 제1 소자(N24) 사이에 접속될 수 있다. 제2 소자(P24)는 상기 메인 전류에 대응하는 메인 바이어스전압(VM)을 생성할 수 있다. 예컨대, 제2 소자(P24)는 다이오드 접속된(diode connected) PMOS 트랜지스터를 포함할 수 있다.
캐스코드 스테이지(133A)는 상기 고전압단과 상기 저전압단 사이에 접속될 수 있다. 캐스코드 스테이지(133A)는 바이어스전압(VB)에 기초하여 캐스코드 바이어스전압(VC)을 생성할 수 있다. 다시 말해, 캐스코드 스테이지(133A)는 캐스코드 바이어스전압(VC)의 출력단에 캐스코드 전류를 생성할 수 있다.
예컨대, 캐스코드 스케이지(133A)는 제1 소자(N22), 및 제2 소자(P22)를 포함할 수 있다. 제1 소자(N22)는 상기 저전압단과 제2 소자(P22) 사이에 접속될 수 있다. 제1 소자(N22)는 바이어스전압(VB)에 기초하여 상기 캐스코드 전류를 생성할 수 있다. 예컨대, 제1 소자(N22)는 NMOS 트랜지스터를 포함할 수 있다. 제2 소자(P22)는 상기 고전압단과 제1 소자(N22) 사이에 접속될 수 있다. 제2 소자(P22)는 상기 캐스코드 전류에 대응하는 캐스코드 바이어스전압(VC)을 생성할 수 있다. 예컨대, 제2 소자(P22)는 다이오드 접속된(diode connected) PMOS 트랜지스터를 포함할 수 있다.
부스트회로(135)는 메인 부스트 스테이지(135B)와 캐스코드 부스트 스테이지(135A)를 포함할 수 있다.
메인 부스트 스테이지(135B)는 상기 고전압단과 상기 저전압단 사이에 접속될 수 있다. 메인 부스트 스테이지(135B)는 바이어스전압(VB)과 부스트 제어신호(BST)에 기초하여 메인 바이어스전압(VM)의 출력단에 메인 부스트 전류를 공급할 수 있다. 다시 말해, 메인 부스트 스테이지(135B)는 상기 아날로그 게인이 변경될 때 상기 변경 초기 구간 동안 메인 바이어스전압(VM)의 출력단에 상기 메인 부스트 전류를 부가할 수 있다. 이로써, 메인 부스트 스테이지(135B)는 상기 아날로그 게인이 변경될 때 상기 변경 초기 구간 동안 메인 바이어스전압(VM)의 정착 시간(settling time)을 줄일 수 있다. 부스트 제어신호(BST)는 상기 변경 초기 구간 동안 활성화될 수 있다.
예컨대, 메인 부스트 스테이지(135B)는 제1 소자(N23), 제1 스위치 소자(S23), 제2 소자(P23), 및 제2 스위치 소자(S24)를 포함할 수 있다. 제1 소자(N23)는 상기 저전압단과 제1 스위치 소자(S23) 사이에 접속될 수 있다. 제1 소자(N23)는 바이어스전압(VB)에 기초하여 상기 메인 부스트 전류를 생성할 수 있다. 예컨대, 제1 소자(N23)는 NMOS 트랜지스터를 포함할 수 있다. 제1 스위치 소자(S23)는 제1 소자(N23)와 제2 소자(P23) 사이에 접속될 수 있다. 제1 스위치 소자(S23)는 부스트 제어신호(BST)에 기초하여 제1 소자(N23)와 제2 소자(P23)를 선택적으로 접속할 수 있다. 예컨대, 제1 스위치 소자(S23)는 상기 변경 초기 구간 동안 제1 소자(N23)와 제2 소자(P23)를 전기적으로 접속하고, 상기 변경 초기 구간을 제외한 구간 동안 제1 소자(N23)와 제2 소자(P23)를 전기적으로 분리할 수 있다. 제2 소자(P23)는 상기 고전압단과 제1 스위치 소자(S23) 사이에 접속될 수 있다. 제2 소자(P23)는 메인 바이어스전압(VM)의 출력단에 상기 메인 부스트 전류를 생성할 수 있다. 예컨대, 제2 소자(P23)는 다이오드 접속된(diode connected) PMOS 트랜지스터를 포함할 수 있다. 제2 스위치 소자(S24)는 제2 소자(P23)에 포함된 PMOS 트랜지스터의 게이트단과 메인 바이어스전압(VM)의 출력단 사이에 접속될 수 있다. 제2 스위치 소자(S24)는 부스트 제어신호(BST)에 기초하여 제2 소자(P23)에 포함된 PMOS 트랜지스터의 게이트단과 메인 바이어스전압(VM)의 출력단 사이를 선택적으로 접속할 수 있다. 예컨대, 제2 스위치 소자(S24)는 상기 변경 초기 구간 동안 제2 소자(P23)에 포함된 PMOS 트랜지스터의 게이트단과 메인 바이어스전압(VM)의 출력단을 전기적으로 접속하고, 상기 변경 초기 구간을 제외한 구간 동안 제2 소자(P23)에 포함된 PMOS 트랜지스터의 게이트단과 메인 바이어스전압(VM)의 출력단을 전기적으로 분리할 수 있다.
캐스코드 부스트 스테이지(135A)는 상기 고전압단과 상기 저전압단 사이에 접속될 수 있다. 캐스코드 부스트 스테이지(135A)는 바이어스전압(VB)과 부스트 제어신호(BST)에 기초하여 캐스코드 바이어스전압(VC)의 출력단에 캐스코드 부스트 전류를 공급할 수 있다. 다시 말해, 캐스코드 부스트 스테이지(135A)는 상기 아날로그 게인이 변경될 때 상기 변경 초기 구간 동안 캐스코드 바이어스전압(VC)의 출력단에 상기 캐스코드 부스트 전류를 부가할 수 있다. 이로써, 캐스코드 부스트 스테이지(135A)는 상기 아날로그 게인이 변경될 때 상기 변경 초기 구간 동안 캐스코드 바이어스전압(VC)의 정착 시간(settling time)을 줄일 수 있다.
예컨대, 캐스코드 부스트 스테이지(135A)는 제1 소자(N21), 제1 스위치 소자(S21), 제2 소자(P21), 및 제2 스위치 소자(S22)를 포함할 수 있다. 제1 소자(N21)는 상기 저전압단과 제1 스위치 소자(S21) 사이에 접속될 수 있다. 제1 소자(N21)는 바이어스전압(VB)에 기초하여 상기 캐스코드 부스트 전류를 생성할 수 있다. 예컨대, 제1 소자(N21)는 NMOS 트랜지스터를 포함할 수 있다. 제1 스위치 소자(S21)는 제1 소자(N21)와 제2 소자(P21) 사이에 접속될 수 있다. 제1 스위치 소자(S21)는 부스트 제어신호(BST)에 기초하여 제1 소자(N21)와 제2 소자(P21)를 선택적으로 접속할 수 있다. 예컨대, 제1 스위치 소자(S21)는 상기 변경 초기 구간 동안 제1 소자(N21)와 제2 소자(P21)를 전기적으로 접속하고, 상기 변경 초기 구간을 제외한 구간 동안 제1 소자(N21)와 제2 소자(P21)를 전기적으로 분리할 수 있다. 제2 소자(P21)는 상기 고전압단과 제1 스위치 소자(S21) 사이에 접속될 수 있다. 제2 소자(P21)는 캐스코드 바이어스전압(VC)의 출력단에 상기 캐스코드 부스트 전류를 생성할 수 있다. 예컨대, 제2 소자(P21)는 다이오드 접속된(diode connected) PMOS 트랜지스터를 포함할 수 있다. 제2 스위치 소자(S22)는 제2 소자(P21)에 포함된 PMOS 트랜지스터의 게이트단과 캐스코드 바이어스전압(VC)의 출력단 사이에 접속될 수 있다. 제2 스위치 소자(S22)는 부스트 제어신호(BST)에 기초하여 제2 소자(P21)에 포함된 PMOS 트랜지스터의 게이트단과 캐스코드 바이어스전압(VC)의 출력단 사이를 선택적으로 접속할 수 있다. 예컨대, 제2 스위치 소자(S22)는 상기 변경 초기 구간 동안 제2 소자(P21)에 포함된 PMOS 트랜지스터의 게이트단과 캐스코드 바이어스전압(VC)의 출력단을 전기적으로 접속하고, 상기 변경 초기 구간을 제외한 구간 동안 제2 소자(P21)에 포함된 PMOS 트랜지스터의 게이트단과 캐스코드 바이어스전압(VC)의 출력단을 전기적으로 분리할 수 있다.
도 5에는 도 2에 도시된 바이어스전압 생성회로(133)와 부스트회로(135)의 다른 예를 보인 회로도가 도시되어 있고, 도 6에는 도 2에 도시된 바이어스전압 생성회로(133)와 부스트회로(135)의 또다른 예를 보인 회로도가 도시되어 있다.
도 5에 도시된 다른 예와 도 6에 도시된 또다른 예는 도 4에 도시된 일예에 비해 상기 캐스코드 부스트 전류를 튜닝(tunning)할 수 있는 특징을 더 가질 수 있다. 상기 특징은 캐스코드 바이어스전압(VC)의 정착 시간을 더욱 줄일 수 있다. 이하에서는 상기 캐스코드 부스트 전류를 튜닝하는 구성에 대해서만 설명하기로 한다.
도 5를 참조하면, 캐스코드 부스트 스테이지(135A)에 포함된 제1 소자(N21)는 제어코드신호(CCs)에 기초하여 상기 캐스코드 부스트 전류를 조절할 수 있다. 예컨대, 제1 소자(N21)는 복수의 NMOS 트랜지스터를 포함할 수 있다. 상기 복수의 NMOS 트랜지스터는 제어코드신호(CCs)에 포함된 복수의 비트에 의해 각각 선택됨으로써 제1 소자(N21)의 전체 트랜지스터 사이즈가 결정될 수 있다.
도 6을 참조하면, 캐스코드 부스트 스테이지(135A)에 포함된 제2 소자(P21)는 제어코드신호(CCs)에 기초하여 상기 캐스코드 부스트 전류를 조절할 수 있다. 예컨대, 제2 소자(P21)는 복수의 PMOS 트랜지스터를 포함할 수 있다. 상기 복수의 PMOS 트랜지스터는 제어코드신호(CCs)에 포함된 복수의 비트에 의해 각각 선택됨으로써 제2 소자(P21)의 전체 트랜지스터 사이즈가 결정될 수 있다. 상기 복수의 PMOS 트랜지스터는 각각 다이오드 접속된(diode connected) PMOS 트랜지스터일 수 있다.
본 발명의 실시예는 상기 캐스코드 부스트 전류를 튜닝하는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 상기 메인 부스트 전류 또한 튜닝할 수 있다. 예컨대, 메인 부스트 스테이지(135B)는 도 5 또는 도 6에 도시된 캐스코드 부스트 스테이지(135A)와 동일하게 설계될 수 있다. 단, 메인 부스트 스테이지(135B)는 제어코드신호(CCs)와 다른 제어코드신호에 따라 제어될 수 있다.
도 7에는 도 2에 도시된 램프신호 생성회로(137)가 회로도로 도시되어 있다.
도 7을 참조하면, 램프신호 생성회로(137)는 복수의 메인 전류 셀(P31 ~ P3n), 복수의 캐스코드 전류 셀(P41 ~ P4n), 복수의 스위치 소자(S31 ~ S3n), 및 전류-전압 변환기(RR)를 포함할 수 있다.
복수의 메인 전류 셀(P31 ~ P3n)은 각각 상기 고전압단과 복수의 캐스코드 전류 셀(P41 ~ P4n) 사이에 접속될 수 있다. 복수의 메인 전류 셀(P31 ~ P3n)은 각각 메인 바이어스전압(VM)에 기초하여 단위 램프전류를 생성할 수 있다. 예컨대, 복수의 메인 전류 셀(P31 ~ P3n)은 각각 PMOS 트랜지스터를 포함할 수 있다.
복수의 캐스코드 전류 셀(P41 ~ P4n)은 각각 복수의 메인 전류 셀(P31 ~ P3n)와 복수의 스위치 소자(S31 ~ S3n) 사이에 접속될 수 있다. 복수의 캐스코드 전류 셀(P41 ~ P4n)은 각각 복수의 메인 전류 셀(P31 ~ P3n)과 함께 상기 단위 램프전류를 생성할 수 있다. 예컨대, 복수의 캐스코드 전류 셀(P41 ~ P4n)은 각각 PMOS 트랜지스터를 포함할 수 있다.
복수의 스위치 소자(S31 ~ S3n)는 각각 복수의 캐스코드 전류 셀(P41 ~ P4n)과 램프신호(VRAMP)의 출력단 사이에 접속될 수 있다. 복수의 스위치 소자(S31 ~ S3n)는 각각 램프코드신호(RCs)에 포함된 복수의 비트에 기초하여 순차적으로 제어될 수 있다.
전류-전압 변환기(RR)는 램프신호(VRAMP)의 출력단과 상기 저전압단 사이에 접속될 수 있다. 전류-전압 변환기(RR)는 램프신호(VRAMP)의 출력단으로 공급되는 복수의 단위 램프전류의 합산 전류를 램프신호(VRAMP)로 변환할 수 있다. 예컨대, 전류-전압 변환기(RR)는 저항기(resistor)를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 이미지 센싱 장치(100)의 동작을 설명한다.
로우 컨트롤러(110)가 픽셀 어레이(120)의 로우 별로 할당된 로우 제어신호(CTRLs)를 로우(row) 시간마다 순차적으로 생성하면, 픽셀 어레이(120)는 로우 제어신호(CTRLs)에 기초하여 로우 별로 복수의 픽셀신호(VPXs)를 생성할 수 있다.
램프신호 생성기(130)는 상기 로우 시간마다 예정된 스윙(swing) 범위에서 램핑하는 램프신호(VRAMP)를 생성할 수 있다. 램프신호 생성기(130)는 상기 아날로그 게인에 따라 램프신호(VRAMP)의 기울기를 조절할 수 있다. 즉, 램프신호 생성기(130)는 상기 아날로그 게인이 변경될 때 램프신호(VRAMP)의 기울기를 변경할 수 있다.
신호 변환기(140)는 램프신호(VRAMP)와 복수의 픽셀신호(VPXs)에 기초하여 복수의 디지털신호(DADCs)를 생성할 수 있다.
도 8에는 램프신호 생성기(130)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 8을 참조하면, 램프신호 생성기(130)는 상기 아날로그 게인에 따라 램프신호(VRAMP)의 기울기를 조절할 수 있다. 특히, 램프신호 생성기(130)는 상기 아날로그 게인에 따라 전압 레벨이 조절되는 메인 바이어스전압(VM) 및 캐스코드 바이어스전압(VC)을 생성하고 메인 바이어스전압(VM) 및 캐스코드 바이어스전압(VC)에 기초하여 램프신호(VRAMP)의 기울기를 조절할 수 있다. 이를 더욱 자세하게 설명하면 다음과 같다.
램프신호 생성기(130)는 로우(low) 아날로그 게인(Low Gain)에 따라 제1 전압 레벨을 가지는 메인 바이어스전압(VM) 및 캐스코드 바이어스전압(VC)을 생성할 수 있고, 상기 제1 전압 레벨의 메인 바이어스전압(VM) 및 캐스코드 바이어스전압(VC)에 기초하여 상기 로우 아날로그 게인(Low Gain)에 대응하는 제1 기울기를 가지는 램프신호(VRAMP)를 생성할 수 있다.
상기 로우 아날로그 게인(Low Gain)에서 하이(High) 아날로그 게인(High Gain)으로 변경되면, 램프신호 생성기(130)는 상기 제1 전압 레벨과 다른 제2 전압 레벨을 가지는 메인 바이어스전압(VM) 및 캐스코드 바이어스전압(VC)을 생성할 수 있다. 특히, 램프신호 생성기(130)는 상기 로우 아날로그 게인(Low Gain)에서 상기 하이 아날로그 게인(High Gain)으로 변경될 때 변경 초기 구간 동안 메인 바이어스전압(VM)의 출력단과 캐스코드 바이어스전압(VC)의 출력단을 부스트할 수 있다. 다시 말해, 램프신호 생성기(130)는 메인 바이어스전압(VM)의 출력단에 상기 메인 부스트 전류를 부가할 수 있고 캐스코드 바이어스전압(VC)의 출력단에 상기 캐스코드 부스트 전류를 부가할 수 있다. 이에 따라, 메인 바이어스전압(VM)의 출력단과 캐스코드 바이어스전압(VC)의 출력단은 상기 변경 초기 구간 동안 부스트됨으로써, 메인 바이어스 전압(VM)의 정착 시간(settling time)과 캐스코드 바이어스전압(VC)의 정착 시간은 최소화될 수 있다.
램프신호 생성기(130)는 상기 하이 아날로그 게인(High Gain)에 대응하는 상기 제2 전압 레벨의 메인 바이어스전압(VM) 및 캐스코드 바이어스전압(VC)에 기초하여 상기 제1 기울기와 다른 제2 기울기를 가지는 램프신호(VRAMP)를 생성할 수 있다.
한편, 램프신호 생성기(130)는 제어코드신호(CCs)에 기초하여 상기 캐스코드 부스트 전류를 튜닝(즉, 조절)함으로써 캐스코드 바이어스전압(VC)의 정착 시간을 최적화할 수 있다. 또는, 램프신호 생성기(130)는 제어코드신호(CCs)에 기초하여 상기 캐스코드 부스트 전류를 튜닝(즉, 조절)하고 상기 다른 제어코드신호에 기초하여 상기 메인 부스트 전류를 튜닝(즉, 조절)함으로써 캐스코드 바이어스전압(VC)의 정착 시간과 메인 바이어스전압(VM)의 정착 시간을 최적화할 수 있다.
상기 하이 아날로그 게인(High Gain)에서 상기 로우 아날로그 게인(Low Gain)으로 변경되는 과정은 상기의 과정들과 유사하므로 그에 대한 자세한 설명은 생략한다.
이와 같은 본 발명의 제1 실시예에 따르면, 아날로그 게인(analog gain)이 변경될 때 메인 바이어스전압의 정착 시간과 캐스코드 바이어스전압의 정착 시간을 줄일 수 있는 이점이 있다.
도 9에는 본 발명의 제2 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.
도 9를 참조하면, 이미지 센싱 장치(200)는 로우(row) 컨트롤러(210), 픽셀 어레이(220), 램프신호 생성기(230), 및 신호 변환기(240)를 포함할 수 있다.
로우 컨트롤러(210)는 픽셀 어레이(220)를 로우 별로 제어하기 위한 복수의 로우 제어신호(CTRLs)를 생성할 수 있다. 예컨대, 로우 컨트롤러(210)는 픽셀 어레이(220)의 제1 로우에 배열된 픽셀들을 제어하기 위한 제1 로우 제어신호들을 생성할 수 있고, 픽셀 어레이(220)의 제n 로우에 배열된 픽셀들을 제어하기 위한 제n 로우 제어신호들을 생성할 수 있다(단, 'n'은 2보다 큰 자연수).
픽셀 어레이(220)는 복수의 로우(row)와 복수의 컬럼(column)의 교차점에 배열된 복수의 픽셀을 포함할 수 있다. 상기 복수의 픽셀은 로우 컨트롤러(210)의 제어에 따라 로우 별로 복수의 픽셀신호(VPXs)를 신호 변환기(140)에게 출력할 수 있다.
램프신호 생성기(230)는 램프신호(VRAMP)를 생성할 수 있다. 램프신호 생성기(230)는 아날로그 게인(analog gain)에 따라 램프신호(VRAMP)의 기울기를 조절할 수 있다. 예컨대, 램프신호 생성기(230)는 로우(low) 아날로그 게인에 따라 제1 기울기를 가지는 램프신호(VRAMP)를 생성할 수 있고, 하이(high) 아날로그 게인에 따라 상기 제1 기울기와 다른 제2 기울기를 가지는 램프신호(VRAMP)를 생성할 수 있다.
신호 변환기(240)는 복수의 픽셀신호(VPXs)와 램프신호(VRAMP)에 기초하여 복수의 디지털신호(DADCs)를 생성할 수 있다. 예컨대, 신호 변환기(240)는 ADC(analog to digital converter)를 포함할 수 있다.
도 10에는 도 9에 도시된 램프신호 생성기(230)가 블록 구성도로 도시되어 있다.
도 10을 참조하면, 램프신호 생성기(230)는 게인 생성회로(231), 바이어스전압 생성회로(233), 부스트(boost)회로(235), 및 램프신호 생성회로(237)를 포함할 수 있다.
게인 생성회로(231)는 기준전압(VREF)과 게인코드신호(GCs)에 기초하여 상기 아날로그 게인에 대응하는 바이어스전압(VB)을 생성할 수 있다. 게인코드신호(GCs)는 상기 아날로그 게인을 나타내는 복수의 비트를 포함할 수 있다.
바이어스전압 생성회로(233)는 바이어스전압(VB)에 기초하여 메인(main) 바이어스전압(VM)과 캐스코드(cascode) 바이어스전압(VC)을 생성할 수 있다. 즉, 바이어스전압 생성회로(233)는 상기 아날로그 게인에 따라 메인 바이어스전압(VM)과 캐스코드 바이어스전압(VC)을 생성할 수 있다.
부스트회로(235)는 바이어스전압(VB)에 기초하여 캐스코드 바이어스전압(VC)의 출력단을 부스트할 수 있다. 즉, 부스트회로(235)는 상기 아날로그 게인에 따라 캐스코드 바이어스전압(VC)의 출력단을 부스트할 수 있다.
램프신호 생성회로(237)는 메인 바이어스전압(VM)과 캐스코드 바이어스전압(VC)과 램프코드신호(RCs)에 기초하여 상기 아날로그 게인(analog gain)에 대응하는 램프신호(VRAMP)를 생성할 수 있다.
도 11에는 도 10에 도시된 게인 생성회로(231)가 회로도로 도시되어 있다.
도 11을 참조하면, 게인 생성회로(231)는 제1 내지 제6 소자(P11, N11, N12, P12, P13, N13)를 포함할 수 있다.
제1 소자(P11)는 고전압단과 제2 소자(N11) 사이에 접속될 수 있다. 제1 소자(P11)는 기준전압(VREF)에 기초하여 기준전압(VREF)에 대응하는 기준전류를 생성할 수 있다. 예컨대, 제1 소자(P11)는 PMOS 트랜지스터를 포함할 수 있다.
제2 소자(N11)는 제1 소자(P11)와 저전압단 사이에 접속될 수 있다. 제2 소자(N11)는 상기 기준전류에 대응하는 기준 바이어스전압(VR)을 생성할 수 있다. 예컨대, 제2 소자(N11)는 다이오드 접속된(diode connected) NMOS 트랜지스터를 포함할 수 있다.
제3 소자(N12)는 제4 소자(P12)와 상기 저전압단 사이에 접속될 수 있다. 제3 소자(N12)는 기준 바이어스전압(VR)에 기초하여 상기 기준전류에 대응하는 게인전류를 생성할 수 있다. 제2 소자(N11)와 제3 소자(N12)는 미러링 구조로 접속됨에 따라, 상기 게인전류는 상기 기준전류를 미러링함으로써 생성된 전류일 수 있다. 예컨대, 제3 소자(N12)는 NMOS 트랜지스터를 포함할 수 있다.
제4 소자(P12)는 상기 고전압단과 상기 제3 소자(N12) 사이에 접속될 수 있다. 제4 소자(P12)는 게인코드신호(GCs)에 기초하여 상기 아날로그 게인에 따라 상기 게인전류를 조절할 수 있고 상기 게인전류에 대응하는 게인 바이어스전압(VG)을 생성할 수 있다. 예컨대, 제4 소자(P12)는 복수의 PMOS 트랜지스터를 포함할 수 있다. 상기 복수의 PMOS 트랜지스터는 게인코드신호(GCs)에 포함된 복수의 비트에 의해 각각 선택됨으로써 제4 소자(P12)의 전체 트랜지스터 사이즈가 결정될 수 있다. 상기 복수의 PMOS 트랜지스터는 각각 다이오드 접속된(diode connected) PMOS 트랜지스터일 수 있다.
제5 소자(P13)는 상기 고전압단과 제6 소자(N13) 사이에 접속될 수 있다. 제5 소자(P13)는 게인 바이어스전압(VG)에 기초하여 상기 게인전류에 대응하는 바이어스전류를 생성할 수 있다. 제4 소자(P12)와 제5 소자(P13)는 미러링 구조로 접속됨에 따라, 상기 바이어스전류는 상기 게인전류를 미러링함으로써 생성된 전류일 수 있다. 예컨대, 제5 소자(P13)는 PMOS 트랜지스터를 포함할 수 있다.
제6 소자(N13)는 제5 소자(P13)와 상기 저전압단 사이에 접속될 수 있다. 제6 소자(N13)는 상기 바이어스전류에 대응하는 바이어스전압(VB)을 생성할 수 있다. 예컨대, 제6 소자(N13)는 다이오드 접속된(diode connected) NMOS 트랜지스터일 수 있다.
도 12에는 도 10에 도시된 바이어스전압 생성회로(233)와 부스트회로(235)의 일예를 보인 회로도가 도시되어 있다.
도 12를 참조하면, 바이어스전압 생성회로(233)는 메인 스테이지(233B)와 캐스코드 스테이지(233A)를 포함할 수 있다.
메인 스테이지(233B)는 상기 고전압단과 상기 저전압단 사이에 접속될 수 있다. 메인 스테이지(233B)는 상기 아날로그 게인에 대응하는 바이어스전압(VB)에 기초하여 메인 바이어스전압(VM)을 생성할 수 있다. 다시 말해, 메인 스테이지(233B)는 바이어스전압(VB)에 기초하여 메인 바이어스전압(VM)의 출력단에 메인 전류를 생성할 수 있다.
예컨대, 메인 스케이지(233B)는 제1 소자(N24), 및 제2 소자(P24)를 포함할 수 있다. 제1 소자(N24)는 상기 저전압단과 제2 소자(P24) 사이에 접속될 수 있다. 제1 소자(N24)는 바이어스전압(VB)에 기초하여 상기 메인 전류를 생성할 수 있다. 예컨대, 제1 소자(N24)는 NMOS 트랜지스터를 포함할 수 있다. 제2 소자(P24)는 상기 고전압단과 제1 소자(N24) 사이에 접속될 수 있다. 제2 소자(P24)는 상기 메인 전류에 대응하는 메인 바이어스전압(VM)을 생성할 수 있다. 예컨대, 제2 소자(P24)는 다이오드 접속된(diode connected) PMOS 트랜지스터를 포함할 수 있다.
캐스코드 스테이지(233A)는 상기 고전압단과 상기 저전압단 사이에 접속될 수 있다. 캐스코드 스테이지(233A)는 바이어스전압(VB)에 기초하여 캐스코드 바이어스전압(VC)을 생성할 수 있다. 다시 말해, 캐스코드 스테이지(233A)는 캐스코드 바이어스전압(VC)의 출력단에 캐스코드 전류를 생성할 수 있다.
예컨대, 캐스코드 스케이지(233A)는 제1 소자(N22), 및 제2 소자(P22)를 포함할 수 있다. 제1 소자(N22)는 상기 저전압단과 제2 소자(P22) 사이에 접속될 수 있다. 제1 소자(N22)는 바이어스전압(VB)에 기초하여 상기 캐스코드 전류를 생성할 수 있다. 예컨대, 제1 소자(N22)는 NMOS 트랜지스터를 포함할 수 있다. 제2 소자(P22)는 상기 고전압단과 제1 소자(N22) 사이에 접속될 수 있다. 제2 소자(P22)는 상기 캐스코드 전류에 대응하는 캐스코드 바이어스전압(VC)을 생성할 수 있다. 예컨대, 제2 소자(P22)는 다이오드 접속된(diode connected) PMOS 트랜지스터를 포함할 수 있다.
부스트회로(235)는 상기 캐스코드 바이어전압(VC)의 출력단을 부스트하기 위한 캐스코드 부스트 스테이지를 포함할 수 있다. 이하에서는 부스트회로(235)를 상기 "캐스코드 부스트 스테이지"라 칭하여 설명한다.
캐스코드 부스트 스테이지(235)는 상기 고전압단과 상기 저전압단 사이에 접속될 수 있다. 캐스코드 부스트 스테이지(235)는 바이어스전압(VB)과 부스트 제어신호(BST)에 기초하여 캐스코드 바이어스전압(VC)의 출력단에 캐스코드 부스트 전류를 공급할 수 있다. 다시 말해, 캐스코드 부스트 스테이지(235)는 상기 아날로그 게인이 변경될 때 상기 변경 초기 구간 동안 캐스코드 바이어스전압(VC)의 출력단에 상기 캐스코드 부스트 전류를 부가할 수 있다. 이로써, 캐스코드 부스트 스테이지(235)는 상기 아날로그 게인이 변경될 때 상기 변경 초기 구간 동안 캐스코드 바이어스전압(VC)의 정착 시간(settling time)을 줄일 수 있다.
예컨대, 캐스코드 부스트 스테이지(235)는 제1 소자(N21), 제1 스위치 소자(S21), 제2 소자(P21), 및 제2 스위치 소자(S22)를 포함할 수 있다. 제1 소자(N21)는 상기 저전압단과 제1 스위치 소자(S21) 사이에 접속될 수 있다. 제1 소자(N21)는 바이어스전압(VB)에 기초하여 상기 캐스코드 부스트 전류를 생성할 수 있다. 예컨대, 제1 소자(N21)는 NMOS 트랜지스터를 포함할 수 있다. 제1 스위치 소자(S21)는 제1 소자(N21)와 제2 소자(P21) 사이에 접속될 수 있다. 제1 스위치 소자(S21)는 부스트 제어신호(BST)에 기초하여 제1 소자(N21)와 제2 소자(P21)를 선택적으로 접속할 수 있다. 예컨대, 제1 스위치 소자(S21)는 상기 변경 초기 구간 동안 제1 소자(N21)와 제2 소자(P21)를 전기적으로 접속하고, 상기 변경 초기 구간을 제외한 구간 동안 제1 소자(N21)와 제2 소자(P21)를 전기적으로 분리할 수 있다. 제2 소자(P21)는 상기 고전압단과 제1 스위치 소자(S21) 사이에 접속될 수 있다. 제2 소자(P21)는 캐스코드 바이어스전압(VC)의 출력단에 상기 캐스코드 부스트 전류를 생성할 수 있다. 예컨대, 제2 소자(P21)는 다이오드 접속된(diode connected) PMOS 트랜지스터를 포함할 수 있다. 제2 스위치 소자(S22)는 제2 소자(P21)에 포함된 PMOS 트랜지스터의 게이트단과 캐스코드 바이어스전압(VC)의 출력단 사이에 접속될 수 있다. 제2 스위치 소자(S22)는 부스트 제어신호(BST)에 기초하여 제2 소자(P21)에 포함된 PMOS 트랜지스터의 게이트단과 캐스코드 바이어스전압(VC)의 출력단 사이를 선택적으로 접속할 수 있다. 예컨대, 제2 스위치 소자(S22)는 상기 변경 초기 구간 동안 제2 소자(P21)에 포함된 PMOS 트랜지스터의 게이트단과 캐스코드 바이어스전압(VC)의 출력단을 전기적으로 접속하고, 상기 변경 초기 구간을 제외한 구간 동안 제2 소자(P21)에 포함된 PMOS 트랜지스터의 게이트단과 캐스코드 바이어스전압(VC)의 출력단을 전기적으로 분리할 수 있다.
도 13에는 도 10에 도시된 바이어스전압 생성회로(233)와 부스트회로(235)의 다른 예를 보인 회로도가 도시되어 있고, 도 14에는 도 10에 도시된 바이어스전압 생성회로(233)와 부스트회로(235)의 또다른 예를 보인 회로도가 도시되어 있다.
도 13에 도시된 다른 예와 도 14에 도시된 또다른 예는 도 12에 도시된 일예에 비해 상기 캐스코드 부스트 전류를 튜닝(tunning)할 수 있는 특징을 더 가질 수 있다. 즉, 상기 특징은 캐스코드 바이어스전압(VC)의 정착 시간을 더욱 줄일 수 있다. 이하에서는 상기 캐스코드 부스트 전류를 튜닝하는 구성에 대해서만 설명하기로 한다.
도 13를 참조하면, 캐스코드 부스트 스테이지(235)에 포함된 제1 소자(N21)는 제어코드신호(CCs)에 기초하여 상기 캐스코드 부스트 전류를 조절할 수 있다. 예컨대, 제1 소자(N21)는 복수의 NMOS 트랜지스터를 포함할 수 있다. 상기 복수의 NMOS 트랜지스터는 제어코드신호(CCs)에 포함된 복수의 비트에 의해 각각 선택됨으로써 제1 소자(N21)의 전체 트랜지스터 사이즈가 결정될 수 있다.
도 14를 참조하면, 캐스코드 부스트 스테이지(235)에 포함된 제2 소자(P21)는 제어코드신호(CCs)에 기초하여 상기 캐스코드 부스트 전류를 조절할 수 있다. 예컨대, 제2 소자(P21)는 복수의 PMOS 트랜지스터를 포함할 수 있다. 상기 복수의 PMOS 트랜지스터는 제어코드신호(CCs)에 포함된 복수의 비트에 의해 각각 선택됨으로써 제2 소자(P21)의 전체 트랜지스터 사이즈가 결정될 수 있다. 상기 복수의 PMOS 트랜지스터는 각각 다이오드 접속된(diode connected) PMOS 트랜지스터일 수 있다.
도 15에는 도 10에 도시된 램프신호 생성회로(237)가 회로도로 도시되어 있다.
도 15를 참조하면, 램프신호 생성회로(237)는 복수의 메인 전류 셀(P31 ~ P3n), 복수의 캐스코드 전류 셀(P41 ~ P4n), 복수의 스위치 소자(S31 ~ S3n), 및 전류-전압 변환기(RR)를 포함할 수 있다.
복수의 메인 전류 셀(P31 ~ P3n)은 각각 상기 고전압단과 복수의 캐스코드 전류 셀(P41 ~ P4n) 사이에 접속될 수 있다. 복수의 메인 전류 셀(P31 ~ P3n)은 각각 메인 바이어스전압(VM)에 기초하여 단위 램프전류를 생성할 수 있다. 예컨대, 복수의 메인 전류 셀(P31 ~ P3n)은 각각 PMOS 트랜지스터를 포함할 수 있다.
복수의 캐스코드 전류 셀(P41 ~ P4n)은 각각 복수의 메인 전류 셀(P31 ~ P3n)와 복수의 스위치 소자(S31 ~ S3n) 사이에 접속될 수 있다. 복수의 캐스코드 전류 셀(P41 ~ P4n)은 각각 복수의 메인 전류 셀(P31 ~ P3n)과 함께 상기 단위 램프전류를 생성할 수 있다. 예컨대, 복수의 캐스코드 전류 셀(P41 ~ P4n)은 각각 PMOS 트랜지스터를 포함할 수 있다.
복수의 스위치 소자(S31 ~ S3n)는 각각 복수의 캐스코드 전류 셀(P41 ~ P4n)과 램프신호(VRAMP)의 출력단 사이에 접속될 수 있다. 복수의 스위치 소자(S31 ~ S3n)는 각각 램프코드신호(RCs)에 포함된 복수의 비트에 기초하여 순차적으로 제어될 수 있다.
전류-전압 변환기(RR)는 램프신호(VRAMP)의 출력단과 상기 저전압단 사이에 접속될 수 있다. 전류-전압 변환기(RR)는 램프신호(VRAMP)의 출력단으로 공급되는 복수의 단위 램프전류의 합산 전류를 램프신호(VRAMP)로 변환할 수 있다. 예컨대, 전류-전압 변환기(RR)는 저항기(resistor)를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 이미지 센싱 장치(200)의 동작을 설명한다.
로우 컨트롤러(210)가 픽셀 어레이(220)의 로우 별로 할당된 로우 제어신호(CTRLs)를 로우(row) 시간마다 순차적으로 생성하면, 픽셀 어레이(220)는 로우 제어신호(CTRLs)에 기초하여 로우 별로 복수의 픽셀신호(VPXs)를 생성할 수 있다.
램프신호 생성기(230)는 상기 로우 시간마다 예정된 스윙(swing) 범위에서 램핑하는 램프신호(VRAMP)를 생성할 수 있다. 램프신호 생성기(230)는 상기 아날로그 게인에 따라 램프신호(VRAMP)의 기울기를 조절할 수 있다. 즉, 램프신호 생성기(230)는 상기 아날로그 게인이 변경될 때 램프신호(VRAMP)의 기울기를 변경할 수 있다.
신호 변환기(240)는 램프신호(VRAMP)와 복수의 픽셀신호(VPXs)에 기초하여 복수의 디지털신호(DADCs)를 생성할 수 있다.
도 16에는 램프신호 생성기(230)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 16을 참조하면, 램프신호 생성기(230)는 상기 아날로그 게인에 따라 램프신호(VRAMP)의 기울기를 조절할 수 있다. 특히, 램프신호 생성기(230)는 상기 아날로그 게인에 따라 전압 레벨이 조절되는 메인 바이어스전압(VM) 및 캐스코드 바이어스전압(VC)를 생성하고 메인 바이어스전압(VM) 및 캐스코드 바이어스전압(VC)에 기초하여 램프신호(VRAMP)의 기울기를 조절할 수 있다. 이를 더욱 자세하게 설명하면 다음과 같다.
램프신호 생성기(230)는 로우(low) 아날로그 게인(Low Gain)에 따라 제1 전압 레벨을 가지는 메인 바이어스전압(VM) 및 캐스코드 바이어스전압(VC)을 생성할 수 있고, 상기 제1 전압 레벨의 메인 바이어스전압(VM) 및 캐스코드 바이어스전압(VC)에 기초하여 상기 로우 아날로그 게인(Low Gain)에 대응하는 제1 기울기를 가지는 램프신호(VRAMP)를 생성할 수 있다.
상기 로우 아날로그 게인(Low Gain)에서 하이(High) 아날로그 게인(High Gain)으로 변경되면, 램프신호 생성기(230)는 상기 제1 전압 레벨과 다른 제2 전압 레벨을 가지는 메인 바이어스전압(VM) 및 캐스코드 바이어스전압(VC)을 생성할 수 있다. 특히, 램프신호 생성기(230)는 상기 로우 아날로그 게인(Low Gain)에서 상기 하이 아날로그 게인(High Gain)으로 변경될 때 변경 초기 구간 동안 캐스코드 바이어스전압(VC)의 출력단을 부스트할 수 있다. 다시 말해, 램프신호 생성기(130)는 캐스코드 바이어스전압(VC)의 출력단에 상기 캐스코드 부스트 전류를 부가할 수 있다. 이에 따라, 캐스코드 바이어스전압(VC)의 출력단은 상기 변경 초기 구간 동안 부스트됨으로써, 캐스코드 바이어스전압(VC)의 정착 시간은 최소화될 수 있다.
한편, 램프신호 생성기(230)는 제어코드신호(CCs)에 기초하여 상기 캐스코드 부스트 전류를 튜닝(즉, 조절)함으로써 캐스코드 바이어스전압(VC)의 정착 시간을 최적화할 수 있다.
상기 하이 아날로그 게인(High Gain)에서 상기 로우 아날로그 게인(Low Gain)으로 변경되는 과정은 상기의 과정들과 유사하므로 그에 대한 자세한 설명은 생략한다.
이와 같은 본 발명의 제2 실시예에 따르면, 아날로그 게인(analog gain)이 변경될 때 캐스코드 바이어스전압의 정착 시간을 줄일 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 이미지 센싱 장치 110 : 로우 컨트롤러
120 : 픽셀 어레이 130 : 램프신호 생성기
140 : 신호 변환기

Claims (22)

  1. 메인(main) 바이어스전압과 캐스코드(cascode) 바이어스전압과 복수의 램프코드신호에 기초하여, 아날로그 게인(analog gain)에 대응하는 램프신호를 생성하기 위한 램프신호 생성회로;
    상기 아날로그 게인에 따라 상기 메인 바이어스전압과 상기 캐스코드 바이어스전압을 생성하기 위한 바이어스전압 생성회로; 및
    상기 아날로그 게인에 따라 상기 캐스코드 바이어스전압의 출력단을 부스트(boost)하기 위한 부스트회로
    를 포함하는 이미지 센싱 장치.
  2. 제1항에 있어서,
    상기 부스트회로는 상기 아날로그 게인이 변경될 때 변경 초기 구간 동안 인에이블되는 이미지 센싱 장치.
  3. 제1항에 있어서,
    상기 부스트회로는 상기 캐스코드 바이어스전압의 출력단에 제1 부스트 전류를 부가함으로써 상기 캐스코드 바이어스전압의 출력단을 부스트하는 이미지 센싱 장치.
  4. 제1항에 있어서,
    상기 부스트회로는,
    제1 전압단과 제1 접속노드 사이에 접속되고, 상기 아날로그 게인에 대응하는 바이어스전압에 기초하여 제1 부스트 전류를 생성하기 위한 제1 소자;
    상기 제1 접속노드와 제2 접속노드 사이에 접속되고, 부스트 제어신호 - 상기 아날로그 게인이 변경될 때 변경 초기 구간 동안 활성화됨 - 에 기초하여 상기 제1 접속노드와 상기 제2 접속노드를 선택적으로 접속하기 위한 제1 스위치 소자;
    상기 제2 접속노드와 제2 전압단 사이에 접속되고, 상기 제1 부스트 전류를 공급노드에 공급하기 위한 제2 소자; 및
    상기 공급노드와 상기 캐스코드 바이어스전압의 출력단 사이에 접속되고, 상기 부스트 제어신호에 기초하여 상기 공급노드와 상기 캐스코드 바이어스전압의 출력단을 선택적으로 접속하기 위한 제2 스위치 소자를 포함하는 이미지 센싱 장치.
  5. 제4항에 있어서,
    상기 제1 소자는 복수의 제어코드신호에 기초하여 상기 제1 부스트 전류를 조절하는 이미지 센싱 장치.
  6. 제4항에 있어서,
    상기 제2 소자는 복수의 제어코드신호에 기초하여 상기 제1 부스트 전류를 조절하는 이미지 센싱 장치.
  7. 제1항에 있어서,
    상기 부스트회로는 상기 아날로그 게인에 따라 상기 메인 바이어스전압의 출력단을 부스트하는 이미지 센싱 장치.
  8. 제7항에 있어서,
    상기 부스트회로는 상기 아날로그 게인이 변경될 때 변경 초기 구간 동안 인에이블되는 이미지 센싱 장치.
  9. 제7항에 있어서,
    상기 부스트회로는 상기 메인 바이어스전압의 출력단에 제2 부스트 전류를 부가함으로써 상기 메인 바이어스전압의 출력단을 부스트하는 이미지 센싱 장치.
  10. 제7항에 있어서,
    상기 부스트회로는,
    제1 전압단과 제3 접속노드 사이에 접속되고, 상기 아날로그 게인에 대응하는 바이어스전압에 기초하여 제2 부스트 전류를 생성하기 위한 제3 소자;
    상기 제3 접속노드와 제4 접속노드 사이에 접속되고, 부스트 제어신호 - 상기 아날로그 게인이 변경될 때 변경 초기 구간 동안 활성화됨 - 에 기초하여 상기 제3 접속노드와 상기 제4 접속노드를 선택적으로 접속하기 위한 제3 스위치 소자;
    상기 제4 접속노드와 제2 전압단 사이에 접속되고, 상기 제2 부스트 전류를 공급노드에 공급하기 위한 제4 소자; 및
    상기 공급노드와 상기 메인 바이어스전압의 출력단 사이에 접속되고, 상기 부스트 제어신호에 기초하여 상기 공급노드와 상기 메인 바이어스전압의 출력단을 선택적으로 접속하기 위한 제4 스위치 소자를 포함하는 이미지 센싱 장치.
  11. 제1 전압단과 제2 전압단 사이에 접속되며, 아날로그 게인(analog gain)에 대응하는 바이어스전압에 기초하여 메인 전류를 메인 바이어스전압의 출력단에 공급하기 위한 제1 스테이지;
    상기 제1 전압단과 상기 제2 전압단 사이에 접속되며, 상기 바이어스전압에 기초하여 캐스코드 전류를 캐스코드 바이어스전압의 출력단에 공급하기 위한 제2 스테이지;
    상기 제1 전압단과 상기 제2 전압단 사이에 접속되며, 상기 바이어스전압과 부스트 제어신호에 기초하여 제1 부스트 전류를 상기 캐스코드 바이어스전압의 출력단에 공급하기 위한 제3 스테이지; 및
    상기 제1 전압단과 상기 제2 전압단 사이에 접속되며, 상기 메인 바이어스전압과 상기 캐스코드 바이어스전압과 복수의 램프코드신호에 기초하여, 상기 아날로그 게인에 대응하는 램프신호를 생성하기 위한 램프신호 생성회로
    를 포함하는 이미지 센싱 장치.
  12. 제11항에 있어서,
    상기 부스트 제어신호는 상기 아날로그 게인이 변경될 때 변경 초기 구간 동안 활성화되는 이미지 센싱 장치.
  13. 제11항에 있어서,
    상기 제3 스테이지는,
    상기 제1 전압단과 제1 접속노드 사이에 접속되고, 상기 바이어스전압에 기초하여 상기 제1 부스트 전류를 생성하기 위한 제1 소자;
    상기 제1 접속노드와 제2 접속노드 사이에 접속되고, 상기 부스트 제어신호에 기초하여 상기 제1 접속노드와 상기 제2 접속노드를 선택적으로 접속하기 위한 제1 스위치 소자;
    상기 제2 접속노드와 상기 제2 전압단 사이에 접속되고, 상기 제1 부스트 전류를 공급노드에 공급하기 위한 제2 소자; 및
    상기 공급노드와 상기 캐스코드 바이어스전압의 출력단 사이에 접속되고, 상기 부스트 제어신호에 기초하여 상기 공급노드와 상기 캐스코드 바이어스전압의 출력단을 선택적으로 접속하기 위한 제2 스위치 소자를 포함하는 이미지 센싱 장치.
  14. 제13항에 있어서,
    상기 제1 소자는 복수의 제어코드신호에 기초하여 상기 제1 부스트 전류를 조절하는 이미지 센싱 장치.
  15. 제13항에 있어서,
    상기 제2 소자는 복수의 제어코드신호에 기초하여 상기 제1 부스트 전류를 조절하는 이미지 센싱 장치.
  16. 제11항에 있어서,
    상기 제1 전압단과 상기 제2 전압단 사이에 접속되며, 상기 바이어스전압과 상기 부스트 제어신호에 기초하여 제2 부스트 전류를 상기 메인 바이어스전압의 출력단에 공급하기 위한 제4 스테이지를 더 포함하는 이미지 센싱 장치.
  17. 제16항에 있어서,
    상기 제4 스테이지는,
    상기 제1 전압단과 제3 접속노드 사이에 접속되고, 상기 바이어스전압에 기초하여 상기 제2 부스트 전류를 생성하기 위한 제3 소자;
    상기 제3 접속노드와 제4 접속노드 사이에 접속되고, 상기 부스트 제어신호에 기초하여 상기 제3 접속노드와 상기 제4 접속노드를 선택적으로 접속하기 위한 제3 스위치 소자;
    상기 제4 접속노드와 상기 제2 전압단 사이에 접속되고, 상기 제2 부스트 전류를 공급노드에 공급하기 위한 제4 소자; 및
    상기 공급노드와 상기 메인 바이어스전압의 출력단 사이에 접속되고, 상기 부스트 제어신호에 기초하여 상기 공급노드와 상기 메인 바이어스전압의 출력단을 선택적으로 접속하기 위한 제4 스위치 소자를 포함하는 이미지 센싱 장치.
  18. 아날로그 게인(analog gain)에 따라 기울기가 조절되는 램프신호를 생성 및 이용하는 이미지 센싱 장치의 동작 방법에 있어서,
    제1 아날로그 게인에 대응하는 메인 바이어스전압 및 캐스코드 바이어스전압에 기초하여 제1 기울기를 가지는 상기 램프신호를 생성하는 단계;
    상기 제1 아날로그 게인에서 제2 아날로그 게인으로 변경되는 단계; 및
    상기 제2 아날로그 게인이 변경될 때 변경 초기 구간 동안 상기 캐스코드 바이어스전압의 출력단을 부스트하는 단계; 및
    상기 제2 아날로그 게인에 대응하는 상기 메인 바이어스전압 및 상기 캐스코드 바이어스전압에 기초하여 제2 기울기를 가지는 상기 램프신호를 생성하는 단계
    를 포함하는 이미지 센싱 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 캐스코드 바이어스전압의 출력단에 부스트 전류를 부가함으로써, 상기 캐스코드 바이어스전압의 출력단이 부스트되는 이미지 센싱 장치의 동작 방법.
  20. 제18항에 있어서,
    상기 캐스코드 바이어스전압을 부스트하는 단계는,
    상기 변경 초기 구간 동안, 복수의 제어코드신호에 기초하여 부스트 전류를 조절하는 단계; 및
    상기 캐스코드 바이어스전압의 출력단에 상기 부스트 전류를 부가하는 단계를 포함하는 이미지 센싱 장치의 동작 방법.
  21. 제18항에 있어서,
    상기 캐스코드 바이어스전압을 부스트하는 단계는,
    상기 변경 초기 구간 동안 상기 메인 바이어스전압의 출력단을 부스트하는 이미지 센싱 장치의 동작 방법.
  22. 제21항에 있어서,
    상기 메인 바이어스전압의 출력단에 부스트 전류를 부가함으로써, 상기 메인 바이어스전압의 출력단이 부스트되는 이미지 센싱 장치의 동작 방법.
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