KR102664223B1

KR102664223B1 - 이미지 센서의 리드-아웃 회로 및 이를 포함하는 이미지 센서

Info

Publication number: KR102664223B1
Application number: KR1020170004055A
Authority: KR
Inventors: 조규익; 김지용; 박재정
Original assignee: 삼성전자주식회사
Priority date: 2016-02-11
Filing date: 2017-01-11
Publication date: 2024-05-09
Also published as: KR20170094751A

Abstract

이미지 센서의 리드-아웃 회로는 램프 신호 생성기, 바이어스 전압 생성기 및 변환 회로를 포함한다. 상기 램프 신호 생성기는 일정한 크기의 기울기로 변화하는 램프 신호를 생성한다. 상기 바이어스 전압 생성기는 제1 노이즈 성분을 포함하는 전원 전압을 기초로 바이어스 전압을 생성한다. 상기 변환 회로는 상기 바이어스 전압 및 상기 램프 신호에 기초하여 기준 전압을 생성하고, 상기 기준 전압을 기초로 제2 노이즈 성분이 부가된, 픽셀로부터의 아날로그 신호에 대하여 아날로그-디지털 변환을 수행하여 상기 아날로그 신호에 상응하는 디지털 신호를 생성한다. 상기 바이어스 전압 생성기는 상기 바이어스 전압에 포함되는 AC 성분의 크기를 조절하여 상기 기준 전압에 부가되는 제3 노이즈 성분의 크기를 상기 제2 노이즈 성분의 크기와 동일하도록 조절한다.

Description

이미지 센서의 리드-아웃 회로 및 이를 포함하는 이미지 센서{READ-OUT CIRCUITS OF IMAGE SENSORS AND IMAGE SENSORS}

본 발명은 이미지 센서에 관한 것으로, 보다 상세하게는 노이즈를 감소시키는 이미지 센서의 리드-아웃 회로 및 이를 포함하는 이미지 센서에 관한 것이다.

이미지 센서는 피사체에 의해 반사된 광을 감지하여 전기적 신호로 변환하는 반도체 소자로서 디지털 카메라, 휴대폰 등과 같은 전자 기기에 광범위하게 사용되고 있다. 일반적으로, 이미지 센서는 CCD(Charged Coupled Device) 이미지 센서와 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 구분되는데, 최근에는 제조비용이 저렴하고, 전력 소모가 적으며, 주변 회로와의 집적이 용이한 CMOS 이미지 센서가 상대적으로 보다 주목을 받고 있다. 나아가, CMOS 이미지 센서는 롤링 셔터(rolling shutter) 방식의 CMOS 이미지 센서와 글로벌 셔터(global shutter) 방식의 CMOS 이미지 센서로 구분된다.

본 발명의 일 목적은 전원 노이즈의 영향을 감소시킬 수 있는 이미지 센서의 리드-아웃 회로를 제공하는데 있다.

본 발명의 일 목적은 상기 리드-아웃 회로를 포함하여 성능을 높일 수 있는 이미지 센서를 제공하는데 있다.

상기 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서의 리드-아웃 회로는 램프 신호 생성기, 바이어스 전압 생성기 및 변환 회로를 포함한다. 상기 램프 신호 생성기는 일정한 크기의 기울기로 변화하는 램프 신호를 생성한다. 상기 바이어스 전압 생성기는 제1 노이즈 성분을 포함하는 전원 전압을 기초로 바이어스 전압을 생성한다. 상기 변환 회로는 상기 바이어스 전압 및 상기 램프 신호에 기초하여 기준 전압을 생성하고, 상기 기준 전압을 기초로 제2 노이즈 성분이 부가된, 픽셀로부터의 아날로그 신호에 대하여 아날로그-디지털 변환을 수행하여 상기 아날로그 신호에 상응하는 디지털 신호를 생성한다. 상기 바이어스 전압 생성기는 상기 바이어스 전압에 포함되는 AC 성분의 크기를 조절하여 상기 기준 전압에 부가되는 제3 노이즈 성분의 크기를 상기 제2 노이즈 성분의 크기와 동일하도록 조절한다.

상기 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는 픽셀 어레이, 램프 신호 생성기, 바이어스 전압 생성기, 복수의 변환 회로들 및 제어 회로를 포함한다. 상기 픽셀 어레이는 전원 전압에 연결되고, 입사광을 감지하여 아날로그 신호를 각각 생성하는 복수의 픽셀들을 구비한다. 상기 램프 신호 생성기는 일정한 크기의 기울기로 변화하는 램프 신호를 생성한다. 상기 바이어스 전압 생성기는 제1 노이즈 성분을 포함하는 상기 전원 전압을 기초로 바이어스 전압을 생성한다. 상기 변환 회로들은 각각이 상기 바이어스 전압 및 상기 램프 신호에 기초하여 기준 전압을 생성하고, 상기 기준 전압을 기초로 제2 노이즈 성분이 부가된, 상기 아날로그 신호에 대하여 아날로그-디지털 변환을 수행하여 상기 아날로그 신호에 상응하는 디지털 신호를 생성한다. 상기 제어 회로는 상기 픽셀 어레이, 상기 램프 신호 생성기, 상기 바이어스 전압 생성기 및 상기 복수의 변환 회로들을 제어한다. 상기 바이어스 전압 생성기는 상기 바이어스 전압에 포함되는 AC 성분의 크기를 조절하여 상기 기준 전압에 부가되는 제3 노이즈 성분의 크기를 상기 제2 노이즈 성분의 크기와 동일하도록 조절한다.

본 발명에 실시예들에 따르면, 단위 픽셀에서 출력되는 아날로그 신호와 비교되는 기준 전압의 노이즈 성분의 크기를 상기 아날로그 신호의 크기와 동일하게 조절하여 노이즈 성분를 상쇄시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 이미지 센서의 구성을 상세히 나타내는 블록도이다.
도 3은 도 2에 도시된 픽셀 어레이에 포함되는 단위 픽셀의 일 예를 나타내는 회로도이다.
도 4는 도 2에 도시된 픽셀 어레이에 포함되는 단위 픽셀의 다른 예를 나타내는 회로도이다.
도 5는 도 2에 도시된 램프 신호 생성기의 일 예를 나타내는 회로도이다.
도 6은 도 2에 도시된 복수의 변환 회로들 중 하나의 구성을 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 도 6의 상관 이중 샘플링 회로의 예를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 6의 변환 회로에서 램프 버퍼의 구성을 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 도 2의 바이어스 전압 생성기의 구성을 나타내는 회로도이다.
도 10은 본 발명의 실시예들에 따른 도 2의 바이어스 전압 생성기의 구성을 나타내는 회로도이다.
도 11은 본 발명의 실시예들에 따른 도 2의 바이어스 전압 생성기의 구성을 나타내는 회로도이다.
도 12는 본 발명의 실시예들에 따른 도 2의 바이어스 전압 생성기의 구성을 나타내는 회로도이다.
도 13은 본 발명의 실시예들에 따른 본 발명의 개념을 설명하기 위한 도면이다.
도 14는 도 2의 이미지 센서에서 로우 드라이버와 픽셀 어레이의 동작을 나타내는 타이밍도이다.
도 15는 도 1의 이미지 센서의 동작을 설명하기 위한 타이밍도이다.
도 16은 본 발명의 실시예들에 따른 도 2에 도시된 복수의 변환 회로들 중 하나의 구성을 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 도 16의 상관 이중 샘플링 회로의 예를 나타낸다.
도 18은 본 발명의 실시예들에 따른 도 16의 변환 회로에서 픽셀 바이어스 회로의 구성을 나타내는 회로도이다.
도 19는 본 발명의 실시예들에 따른 도 2의 바이어스 전압 생성기의 구성을 나타내는 회로도이다.
도 20은 본 발명의 실시예들에 따른 도 2의 바이어스 전압 생성기의 구성을 나타내는 회로도이다.
도 21은 본 발명의 실시예들에 따른 도 2의 바이어스 전압 생성기의 구성을 나타내는 회로도이다.
도 22는 본 발명의 실시예들에 따른 비교기의 동작을 설명하기 위한 도면이다.
도 23은 본 발명의 일 실시예에 따른 이미지 센서를 카메라에 응용한 예를 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 이미징 시스템을 나타낸다.
도 25는 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 26은 도 25의 전자 기기가 스마트폰으로 구현되는 일 예를 나타내는 도면이다.
도 27은 도 25의 전자 기기가 디지털 카메라로 구현되는 일 예를 나타내는 도면이다.
도 28은 도 25의 전자 기기에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 29는 본 발명의 실시예들에 따른 다양한 사물들 또는 사물 인터넷(Internet of Things, IoT) 장치들이 인터넷에 연결된 시스템을 나타내는 개략도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 블록도이다.

도 1을 참조하면, 이미지 센서(10)는 픽셀 어레이(100), 제어 회로(200) 및 리드-아웃(read-out) 회로(ROC)를 포함할 수 있다. 리드-아웃 회로(ROC)는 램프 신호 생성기(250), 바이어스 전압 생성기(400), 변환 블록(300) 및 버퍼(190)를 포함할 수 있다.

픽셀 어레이(100)는 입사광을 감지하여 아날로그 신호(AS)를 생성한다. 픽셀 어레이(100)는 복수의 로우들과 복수의 칼럼들을 구비하는 매트릭스 형태로 배열된 복수의 단위 픽셀들을 포함할 수 있으며, 상기 복수의 단위 픽셀들 각각은 입사광을 감지하여 아날로그 신호(AS)를 생성할 수 있다. 상기 복수의 단위 픽셀들 각각은 입사광을 전기 신호로 변환하여 저장할 수 있다.

램프 신호 생성기(250)는 일정한 크기의 기울기로 선형적으로 변화하는 램프 신호(VR)를 생성할 수 있다.

바이어스 전압 생성기(400)는 전원 전압을 기초로 바이어스 전압(VBP, 또는 VBN)을 생성할 수 있고, 상기 전원 전압은 AC(alternating current, 교류) 성분이 제1 노이즈 성분을 포함할 수 있다. 따라서 바이어스 전압(VBP, 또는 VBN)은 AC 성분을 포함할 수 있는데, 바이어스 전압 생성기(400)는 바이어스 전압(VBP, 또는 VBN)의 AC 성분의 크기(특성)를 조절하여 변환 블록(300)에 제공할 수 있다.

변환 블록(300)은 바이어스 전압(VBP) 및 램프 신호(VR)에 기초하여 기준 전압을 생성하고, 상기 기준 전압을 사용하여 아날로그 신호(AS)에 대해 단일 기울기(single slope) 아날로그-디지털 변환을 수행하여 디지털 신호(DGS)를 생성한다. 또는 변환 블록(300)는 램프 신호(VR)에 기초하여 아날로그 신호(AS)에 대해 단일 기울기(single slope) 아날로그-디지털 변환을 수행하여 디지털 신호(DGS)를 생성할 수 있다. 즉 변환 블록(300)은 아날로그-디지털 변환 블록 또는 아날로그-디지털 변환 회로일 수 있다. 아날로그 신호(AS)를 제공하는 복수의 단위 픽셀들도 바이어스 전압 생성기(400)가 연결되는 동일한 전원 전압에 연결된다. 따라서 전원 전압의 제1 노이즈 성분에 의한 제2 노이즈 성분이 아날로그 신호(AS)에 부가될 수 있다. 바이어스 전압 생성기(400)는 바이어스 전압(VBP)의 AC 성분의 크기(특성)를 조절하여 기준 전압에 부가되는 제3 노이즈 성분의 크기를 상기 제2 노이즈 성분의 크기와 동일하거나 유사하게 조절할 수 있다. 또는 바이어스 전압 생성기(400)는 바이어스 전압(VBN)의 AC 성분의 크기(특성)를 조절하여 제2 노이즈 성분과 합산되는 제3 노이즈 성분의 크기를 상기 제2 노이즈 성분의 크기와 동일하거나 유사하게 조절하고, 제3 노이즈 성분의 위상을 제2 노이즈 성분의 위상과 실질적으로 180도 차이가 나도록 조절할 수 있다.

제어 회로(200)는 제1 제어 신호(CTL1)를 통해 픽셀 어레이(100)의 동작을 제어하고, 제2 제어 신호(CTL2)를 통해 램프 신호 생성기(205)의 동작을 제어하고, 제3 제어 신호(CTL3)를 통해 바이어스 전압 생성기(400)의 동작을 제어하고, 제4 제어 신호(CTL4)를 통해 변환 블록(300)의 동작을 제어하고, 제5 제어 신호(CTL5)를 통해 버퍼(190)의 동작을 제어할 수 있다.

버퍼(190)는 디지털 신호(DGS)를 임시 저장한 후 센싱하고 증폭하여 이미지 데이터(IDTA)로 출력한다.

도 2는 본 발명의 실시예들에 따른 도 1의 이미지 센서의 구성을 상세히 나타내는 블록도이다.

도 2를 참조하면, 이미지 센서(10)는 픽셀 어레이(100), 제어 회로(200), 램프 신호 생성기(250), 바이어스 전압 생성기(400), 변환 블록(300) 및 버퍼(190)를 포함할 수 있다.

제어 회로(200)는 타이밍 컨트롤러(210) 및 로우 드라이버(220)를 포함할 수 있다. 픽셀 어레이(100)는 복수의 로우들과 복수의 칼럼들을 구비하는 매트릭스 형태로 배열된 복수의 단위 픽셀들(110)을 포함할 수 있다. 변환 블록(300)은 픽셀 어레이(100)의 단위 픽셀들(110)과 상응하는 칼럼 라인(CL)을 통하여 연결되는 복수의 변환 회로들(310)을 포함할 수 있다. 버퍼(190)는 복수의 변환 회로들(310) 각각으로부터의 디지털 신호(DGS)를 저장하는 복수의 메모리들(193)을 구비하는 메모리부(191) 및 메모리부(191)에 저장된 디지털 신호(DGS)를 센싱 및 증폭하여 이미지 데이터(IDTA)를 출력하는 센스 앰프(192)를 포함할 수 있다.

타이밍 컨트롤러(210)는 제1 내부 제어 신호(ICTL1)와 어드레스 신호(ADDR)를 로우 드라이버(220)에 제공하고, 로우 드라이버(220)는 제1 내부 제어 신호(ICTL1)와 어드레스 신호(ADDR)에 기초하여 로우 단위로 픽셀 어레이(100)의 복수의 단위 픽셀들(110)의 동작을 제어할 수 있다. 예를 들어, 로우 드라이버(220)는 로우 선택 신호(SEL), 리셋 제어 신호(RST) 및 전송 제어 신호(TX)를 픽셀 어레이(100)에 제공함으로써 픽셀 어레이(100)의 복수의 단위 픽셀들(110)의 동작을 로우 단위로 제어할 수 있다.

픽셀 어레이(100)는 로우 드라이버(220)로부터 제공되는 로우 선택 신호(SEL), 리셋 제어 신호(RST) 및 전송 제어 신호(TX)에 기초하여 리셋 성분을 나타내는 제1 아날로그 신호(AS1) 및 이미지 성분을 나타내는 제2 아날로그 신호(AS2)를 생성할 수 있다. 픽셀 어레이(100)에 포함되는 상기 복수의 단위 픽셀들(110) 각각은 픽셀 고유의 특성 차이 또는 각각의 단위 픽셀로부터 아날로그 신호(AS)를 출력하기 위한 로직의 특성 차이가 있기 때문에 동일한 입사광에 대해 상기 복수의 단위 픽셀들에서 생성되는 아날로그 신호(AS)의 크기에 편차가 발생할 수 있다. 따라서 각각의 단위 픽셀(110)에서 생성되는 리셋 성분과 상기 입사광에 따른 이미지 성분의 차를 취함으로써 상기 입사광의 유효 성분을 추출할 필요가 있다.

이를 위해 픽셀 어레이(100)에 포함되는 복수의 단위 픽셀들(110) 각각은 로우 드라이버(220)로부터 제공되는 선택 제어 신호(SEL), 리셋 제어 신호(RST) 및 전송 제어 신호(TX)에 기초하여 상기 리셋 성분을 나타내는 제1 아날로그 신호(AS1) 및 상기 입사광에 따른 이미지 성분을 나타내는 제2 아날로그 신호(AS2)를 순차적으로 생성하고, 변환 블록(300)은 제1 아날로그 신호(AS1)에 상응하는 제1 디지털 신호 및 제2 아날로그 신호(AS2)에 상응하는 제2 디지털 신호를 생성하고, 상기 제1 디지털 신호 및 상기 제2 디지털 신호의 차이를 디지털 신호(DGS)로서 출력할 수 있다. 따라서 디지털 신호(DGS)는 상기 입사광의 유효 성분을 나타낼 수 있다.

도 3은 도 2에 도시된 픽셀 어레이에 포함되는 단위 픽셀의 일 예를 나타내는 회로도이다.

도 3을 참조하면, 단위 픽셀(110a)은 광 감지 소자(PD)(111), 전송 트랜지스터(113), 리셋 트랜지스터(115), 센싱 트랜지스터(117) 및 선택 트랜지스터(119)를 포함할 수 있다.

광 감지 소자(111)는 제1 단자가 접지 전압(GND)에 연결되고, 상기 입사광을 전기 신호로 변환한다. 전송 트랜지스터(113)는 광 감지 소자(111)의 제2 단자와 플로팅 확산 노드(FD)에 연결된다. 리셋 트랜지스터(115)는 전원 전압(VDD)과 플로팅 확산 노드(FD) 사이에 연결된다. 센싱 트랜지스터(117)는 전원 전압(VDD)에 연결되고, 상기 플로팅 확산 노드(FD)에 연결되는 게이트를 구비한다. 선택 트랜지스터(119)는 센싱 트랜지스터(117)와 상응하는 칼럼 라인(CL)에 연결된다.

도 4는 도 2에 도시된 픽셀 어레이에 포함되는 단위 픽셀의 다른 예를 나타내는 회로도이다.

도 4의 단위 픽셀(110b)은 도 2의 단위 픽셀(110a)과는 트랜지스터(121)를 더 포함하는 점이 차이가 있고, 트랜지스터(121)는 전송 트랜지스터(113)의 게이트에 연결되는 제1 단자, 선택 트랜지스터(119)의 게이트에 연결되는 게이트 및 전송 제어 신호(TX)를 수신하는 제2 단자를 구비한다.

이하, 도 2 및 3을 참조하여 단위 픽셀(110a)의 동작에 대해 설명한다.

광 감지 소자(111)는 입사광을 감지하여 EHP(Electron Hole Pair)를 생성하고, 상기 생성된 EHP(즉 전기 신호)는 전송 트랜지스터(113)의 소스 노드에 축적된다.

로우 드라이버(420)는 픽셀 어레이(100)에 활성화된 선택 제어 신호(SEL)를 제공하여 선택 트랜지스터(119)를 턴온(turn-on)시킴으로써 픽셀 어레이(100)에 포함되는 복수의 로우들 중에서 하나의 로우를 선택하고, 상기 선택된 로우에 활성화된 리셋 제어 신호(RST)를 제공하여 리셋 트랜지스터(115)를 턴온시킨다. 따라서 플로팅 확산 노드(FD)의 전위는 전원 전압(VDD)이 되고 센싱 트랜지스터(117)가 턴온되어 상기 리셋 성분을 나타내는 제1 아날로그 신호(AS1)가 단위 픽셀(110)로부터 출력된다. 이후, 로우 드라이버(420)는 리셋 제어 신호(RST)를 비활성화시킨다.

한편, 로우 드라이버(420)는 픽셀 어레이(100)에 활성화된 전송 제어 신호(TX)를 제공하여 전송 트랜지스터(113)를 턴온시킴으로써 전송 트랜지스터(113)의 소스 노드에 축적된 EHP의 전자는 플로팅 확산 노드(FD)로 전달된다. 플로팅 확산 노드(FD)의 전위는 상기 전달된 EHP의 전자의 양에 따라 변하게 되고 이와 동시에 센싱 트랜지스터(117)의 게이트의 전위도 변하게 된다. 선택 트랜지스터(119)가 턴온 상태이면 플로팅 확산 노드(FD)의 전위에 상응하는 제2 아날로그 신호(AS2)가 단위 픽셀(110)로부터 출력된다.

이후 로우 드라이버(420)는 다음 로우들에 대해 상기와 같은 동작을 반복하면서 로우 단위로 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)를 순차적으로 출력한다.

다시 도 2를 참조하면, 타이밍 컨트롤러(210)는 카운트 인에이블 신호(CNT_EN)를 램프 신호 생성기(250)에 제공하여 램프 신호 생성기(250)의 동작을 제어할 수 있다. 램프 신호 생성기(250)는 카운트 인에이블 신호(CNT_EN)가 인에이블(enable)되는 액티브 구간 동안 상기 일정한 크기의 기울기로 하강하는 램프 신호(VR)를 생성할 수 있다.

도 5는 도 2에 도시된 램프 신호 생성기의 일 예를 나타내는 회로도이다.

도 5를 참조하면, 램프 신호 생성기(250)는 저항(260) 및 전류 생성부(270)를 포함하여 구성될 수 있다.

저항(260)은 전원 전압(VDD)과 전류 생성부(270) 사이에 연결되고, 일정한 크기의 저항값(R1)을 가질 수 있다.

전류 생성부(270)는 저항(260)과 전원 전압(VDD) 사이에 연결될 수 있다. 전류 생성부(270)는 제어 회로(200)로부터 카운트 인에이블 신호(CNT_EN)를 수신할 수 있다. 전류 생성부(270)는 카운트 인에이블 신호(CNT_EN)가 인에이블되는 상기 액티브 구간 동안 일정한 속도로 증가하는 기준 전류(Iref)를 생성할 수 있다.

전류 생성부(270)는 정전류원(271), 전류 증폭부(280) 및 전류 제어부(CIU)(275)를 포함하여 구성될 수 있다.

정전류원(271)은 일정한 크기의 정전류(Io)를 생성할 수 있다. 전류 증폭부(280)는 전류 제어부(275)로부터 제공되는 증폭 제어 신호(SCS1)에 기초하여 정전류(Io)의 크기를 증폭할 수 있다. 도시되지는 않았지만, 전류 증폭부(280)는 복수의 스위치들 및 복수의 전류 미러들을 포함할 수 있다.

전류 제어부(275)는 카운트 인에이블 신호(CNT_EN)에 기초하여 증폭 제어 신호(SCS1)를 생성하고, 증폭 제어 신호(SCS)를 상기 스위치들에 제공하여 상기 스위치들을 선택적으로 개폐함으로써 저항(260)을 흐르는 기준 전류(Iref)의 크기를 조절할 수 있다.

램프 신호 생성기(250)는 저항(260)과 전류 증폭부(280)가 연결되는 노드로부터 램프 신호(VR)를 출력할 수 있다.

전류 제어부(275)는 상기 스위치들을 모두 개방시킴으로써 최대값을 갖는 램프 신호(VR)를 출력하고, 카운트 인에이블 신호(CNT_EN)가 인에이블되는 상기 액티브 구간 동안 상기 스위치들을 순차적으로 단락시킴으로써 램프 신호(VR)의 크기를 감소시킬 수 있다.

다시 도 2를 참조하면, 타이밍 컨트롤러(210)는 제3 제어 신호(CTL3)를 바이어스 전압 생성기(400)에 제공하여 바이어스 전압 생성기(400)의 동작을 제어할 수 있다. 즉 바이어스 전압 생성기(400)는 제3 제어 신호(CTL3)에 기초하여 바이어스 전압(VBP, 또는 VBN) 포함되는 AC 성분의 크기를 조절할 수 있다. 후술되는 바와 같이, 제3 제어 신호(CTL3)는 복수의 스위칭 제어 신호들 및/또는 샘플링 제어 신호를 포함할 수 있다. 또한 바이어스 전압 생성기(400)는 제3 제어 신호(CTL3)에 기초하여 캐스코드 전압(VCP, 또는 VCN)를 생성하고, 생성된 캐스코드 전압(VCP, 또는 VCN)를 변환 블록(300)에 제공할 수 있다.

타이밍 컨트롤러(210)는 카운트 클럭 신호(CLKC)를 변환 블록(300)에 제공하여 변환 블록(300)의 동작을 제어할 수 있다. 카운트 클럭 신호(CLKC)는 카운트 인에이블 신호(CNT_EN)가 인에이블되는 상기 액티브 구간 동안에만 토글링되는 신호일 수 있다. 카운트 클럭 신호(CLKC)는 제4 제어 신호(CTL4)에 포함될 수 있다.

변환 블록(300)은 픽셀 어레이(100)로부터 순차적으로 제공되는 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)에 기초하여 상기 입사광의 유효 성분을 나타내는 디지털 신호(DGS)를 생성할 수 있다.

버퍼(190)는 타이밍 컨트롤러(210)로부터 제공되는 제5 제어 신호(CTL5)에 기초하여 변환 블록(300)으로부터 수신되는 하나의 로우에 상응하는 디지털 신호(DGS)들을 이미지 데이터(IDTA)로서 순차적으로 출력할 수 있다. 버퍼(190)로부터 순차적으로 출력되는 이미지 데이터(IDTA)는 디지털 신호 프로세서 등에 제공될 수 있다.

도 6은 도 2에 도시된 복수의 변환 회로들 중 하나의 구성을 나타내는 블록도이다.

도 6을 참조하면, 변환 회로(310)는 상관 이중 샘플링(correlated double sampling, CDS) 회로(320), 램프 버퍼(330) 및 카운터(340)를 포함할 수 있다.

램프 버퍼(330)는 램프 신호(VR) 및 바이어스 전압(VBP)을 수신하고, 램프 신호(VR) 및 바이어스 전압(VBP)에 기초하여 기준 전압(VREF)을 생성할 수 있다.

상관 이중 샘플링 회로(320)는 기준 전압(VREF)을 이용하여 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2) 각각에 대해 상관 이중 샘플링을 수행하여 리셋 성분에 해당하는 리셋 신호 및 이미지 성분에 해당하는 이미지 신호를 생성할 수 있다. 또한 상관 이중 샘플링 회로(320)는 리셋 신호 및 이미지 신호 각각과 기준 전압(VREF)의 크기를 비교하여 비교 신호(CMP)를 출력할 수 있다. 예를 들어, 상관 이중 샘플링 회로(320)는 리셋 신호 또는 이미지 신호가 기준 전압(VREF)보다 작은 경우 논리 하이 레벨을 갖는 비교 신호(CMP)를 출력하고, 리셋 신호 또는 이미지 신호가 기준 전압(VREF)보다 크거나 같은 경우 논리 로우 레벨을 갖는 제2 비교 신호(CMP)를 출력할 수 있다. 바이어스 전압(VBP)의 AC 성분이 조절되어, 기준 전압(VREF)에 부가되는 제3 노이즈 성분의 크기가 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2) 각각에 포함되는 제2 노이즈 성분의 크기와 동일하도록 조절될 수 있다.

카운터(340)는 비교 신호(CMP) 및 카운트 클럭 신호(CLKC)에 기초하여 디지털 신호(DGS)를 생성할 수 있다. 예를 들어, 카운터(340)는 상관 이중 샘플링 회로(320)가 리셋 성분에 대한 상관 이중 샘플링 동작을 수행하여 비교 신호(CMP)를 출력하는 경우 비교 신호(CMP)가 논리 로우 레벨로 천이될 때 까지 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 수행하여 제1 카운트 값을 생성하고, 상관 이중 샘플링 회로(320)가 이미지 성분에 대한 상관 이중 샘플링 동작을 수행하여 비교 신호(CMP)를 출력하는 경우 비교 신호(CMP)가 논리 로우 레벨로 천이될 때 까지 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 수행하여 제2 카운트 값을 생성할 수 있다. 이후, 카운터(340)는 상기 제2 카운트 값에서 상기 제1 카운트 값을 감산하여 디지털 신호(DGS)를 생성할 수 있다.

도 7은 본 발명의 실시예들에 따른 도 6의 상관 이중 샘플링 회로의 예를 나타낸다.

도 7을 참조하면, 상관 이중 샘플링 회로(320)는 비교기(325), 제1 커패시터(C1), 제2 커패시터(C2), 제1 스위치(321) 및 제2 스위치(323)를 포함할 수 있다.

제1 스위치(321)는 제1 스위칭 제어 신호(S1)에 기초하여 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)를 제1 커패시터(C1)에 제공하는 것을 제어할 수 있다.

제1 커패시터(C1)는 제1 스위치(321)와 비교기(325)의 음의 입력 단자 사이에 연결되며 제1 아날로그 신호(AS1) 또는 제2 아날로그 신호(AS2)를 샘플링할 수 있다.

제2 스위치(SW2)는 비교기(325)의 제1 입력 단자와 비교기(325)의 출력 단자 사이에 연결되고, 제2 스위칭 제어 신호(S2)에 기초하여 개폐될 수 있다. 제2 커패시터(C2)는 제2 스위치(323)와 병렬로 연결될 수 있다.

비교기(325)의 양의 입력 단자에는 기준 전압(VREF)이 인가될 수 있다. 상관 이중 샘플링 회로(320)는 기준 전압(VREF)에 기초하여 리셋 신호(RSTS)와 이미지 신호(RSTS)의 전압 레벨을 결정할 수 있다.

도 8은 본 발명의 실시예들에 따른 도 6의 변환 회로에서 램프 버퍼의 구성을 나타내는 회로도이다.

도 8을 참조하면, 램프 버퍼(330)는 전원 전압(VDD)과 접지 전압(GND) 사이에 직렬 연결된 제1 내지 제3 피모스 트랜지스터들(331, 333, 335)을 포함할 수 있다.

제1 피모스 트랜지스터(331)는 전원 전압(VDD)에 연결되는 소스, 바이어스 전압(VBP)을 수신하는 게이트 및 제2 피모스 트랜지스터(333)에 연결되는 드레인을 포함할 수 있다. 제2 피모스 트랜지스터(333)는 제1 피모스 트랜지스터(331)에 연결되는 소스, 캐스코드 전압(VCP)을 수신하는 게이트 및 출력 노드(NO)에서 제3 피모스 트랜지스터(335)에 연결되는 드레인을 포함할 수 있다. 제3 피모스 트랜지스터(335)는 출력 노드(NO)에서 제2 피모스 트랜지스터(333)에 연결되는 소스, 램프 신호(VR)를 수신하는 게이트 및 접지 전압(GND)에 연결되는 드레인을 포함할 수 있다. 제3 피모스 트랜지스터(335)의 바디는 소스에 연결될 수 있다. 또한 상기 출력 노드(NO)에서 기준 전압(VREF)이 제공될 수 있다.

따라서 전원 전압(VDD)에 포함되는 제1 노이즈 성분(NP)은 제1 피모스 트랜지스터(331)와 제2 피모스 트랜지스터(333)를 통하여 기준 전압(VREF)의 제3 노이즈 성분(N_VREF)으로 나타나고, 제1 피모스 트랜지스터(331)의 게이트에 인가되는 바이어스 전압(VBP)의 노이즈 성분(N_VBP)의 크기(또는 스윙 레인지)를 조절하여 기준 전압(VREF)의 제3 노이즈 성분(N_VREF)을 조절할 수 있다. 이 때, 기준 전압(VREF)의 제3 노이즈 성분(N_VREF)은 단위 픽셀(110a 또는 110b)로부터 출력되는 아날로그 신호(AS)의 제2 노이즈 성분의 크기와 실질적으로 동일한 크기를 갖도록 조절될 수 있다.

도 9는 본 발명의 실시예들에 따른 도 2의 바이어스 전압 생성기의 구성을 나타내는 회로도이다.

도 9에서는 설명의 편의를 위하여 바이어스 전압 생성기(400a)와 도 8의 램프 버퍼(330)를 함께 도시하였다.

도 9를 참조하면, 바이어스 전압 생성기(400a)는 제1 전류원(401), 전류 미러(410a) 및 피모스 트랜지스터(403)를 포함할 수 있다.

제1 전류원(401)은 전원 전압(VDD)과 제1 노드(N11) 사이에 연결되어 일정한 크기를 가지는 제1 전류(I1)를 생성할 수 있고, 제1 전류원(401)은 저항(R2)으로 구성될 수 있다. 전류 미러(410a)는 제1 노드(N11), 접지 전압(GND) 및 제2 노드(N12)에 연결되고, 제1 전류(I1)의 크기에 비례하는 제1 서브 전류(I21)와 제2 서브 전류(I22)의 합에 해당하는 제2 전류(I2)를 제2 노드(N12)에 출력할 수 있다. 피모스 트랜지스터(403)는 전원 전압(VDD)과 제2 노드(N12) 사이에 연결되고, 제2 전류(I2)에 기초한 바이어스 전압(VBP)을 램프 버퍼(330)에 제공할 수 있다. 전류 미러(410a)는 제1 서브 전류(I21)의 크기와 제2 서브 전류(I22)의 크기의 비를 조절하여 바이어스 전압(VBP)의 AC 성분(N_VBP)의 크기를 조절할 수 있다.

피모스 트랜지스터(403)는 전원 전압(VDD)에 연결되는 소스, 제2 노드(N12)에 연결되는 드레인 및 게이트를 구비할 수 있다. 제2 노드(N12)에서 바이어스 전압(VBP)이 제공될 수 있다.

전류 미러(410a)는 제1 엔모스 트랜지스터(411), 제1 전류 생성 회로(420) 및 제2 전류 생성 회로(430)를 포함할 수 있다.

제1 엔모스 트랜지스터(411)는 제1 노드(N11)에 연결되는 드레인과 게이트 및 상기 접지 전압(GND)에 연결되는 소스를 구비할 수 있다. 제1 전류 생성 회로(420)는 제1 노드(N11), 제2 노드(N12) 및 접지 전압(GND) 사이에 연결되고, 제1 스위칭 제어 신호(SCS2)에 응답하여 크기가 변하는 제1 서브 전류(I21)를 생성할 수 있다. 제2 전류 생성 회로(430)는 제2 노드(N12) 및 접지 전압(GND) 사이에 제1 전류 생성 회로(420)와 병렬로 연결되고, 제2 스위칭 제어 신호(SCS3)에 응답하여 크기가 변하는 상기 제2 서브 전류(I22)를 생성할 수 있다.

제1 전류 생성 회로(420)는 제2 노드(N12)에 연결되는 복수의 제1 스위치들(SW21~SW2k) 및 제1 스위치들(SW21~SW2k)과 접지 전압(GND) 사이에 서로 병렬로 연결되고, 상기 제1 스위치들(SW21~SW2k) 각각에 연결되는 복수의 제2 엔모스 트랜지스터들(421~42k)을 포함할 수 있다. 제1 스위치들(SW21~SW2k)에는 제1 스위칭 제어 신호(SCS2)의 복수의 비트들이 각각 인가될 수 있고, 제2 엔모스 트랜지스터들(421~42k) 각각의 게이트는 제1 노드(V11)에서 제1 엔모스 트랜지스터(411)의 게이트에 연결될 수 있다.

제2 전류 생성 회로(430)는 제2 노드에 서로 병렬로 연결되는 복수의 제2 스위치들(SW31~SW3k) 및 제2 스위치들(SW31~SW3k)과 접지 전압(GND) 사이에 서로 병렬로 연결되고, 제2 스위치들(SW31~SW3k) 각각에 연결되는 복수의 제2 전류원들(431~43k)을 포함할 수 있다. 제2 스위치들(SW31~SW3k)에는 제3 스위칭 제어 신호(SCS3)의 복수의 비트들이 각각 인가될 수 있고, 제2 전류원들(431~43k) 각각은 동일한 크기의 정전류를 생성할 수 있다.

결국, 제1 서브 전류(I21)의 크기는 제1 전류(I1)의 크기에 비례하게 되고, 제1 서브 전류(I21)와 제2 서브 전류(I22)의 합은 제2 전류(I2)에 해당할 수 있다. 따라서 제1 스위칭 제어 신호(SCS2)의 비트들과 제2 스위칭 제어 신호(SCS3)의 비트들에 따라서, 제1 서브 전류(I21)의 크기와 제2 서브 전류(I22)의 크기를 조절할 수 있다.

제1 전류(I1)에 기초한 제1 노드(N11)의 전압(V11)은 DC 성분과 AC성분(N_V11)을 포함할 수 있다. 제1 전류 생성 회로(420)는 제2 엔모스 트랜지스터들(421~42k)로 구성되고, 제2 전류 생성 회로(430)는 정전류원인 제2 전류원들(431~43k)로 구성되므로 전압(V11)의 AC성분(N_V11)은 제1 서브 전류(I21)의 크기에 의하여 조절될 수 있다. 따라서 제2 전류(I2)에 기초한 바이어스 전압(VBP)의 AC 성분(N_VBP)의 크기는 제1 서브 전류(I21)의 크기와 제2 서브 전류(22)의 크기의 비에 의하여 조절될 수 있고, 이에 의하여 기준 전압(V_REF)의 제3 노이즈 성분(N_VREF)의 크기도 조절될 수 있다.

도 10은 본 발명의 실시예들에 따른 도 2의 바이어스 전압 생성기의 구성을 나타내는 회로도이다.

도 10에서는 설명의 편의를 위하여 바이어스 전압 생성기(400b)와 도 8의 램프 버퍼(330)를 함께 도시하였다.

도 10을 참조하면, 바이어스 전압 생성기(400b)는 전류원(401), 전류 미러(410b), 피모스 트랜지스터(403), 샘플링 스위치(405), 제1 샘플링 뱅크(440), 제2 샘플링 뱅크(450)를 포함할 수 있다.

전류원(401)은 전원 전압(VDD)에 연결되어 일정한 크기를 갖는 제1 전류(I1)를 제1 노드(N21)에 출력한다. 전류 미러(410b)는 제1 노드(N21), 제2 노드(N22) 및 접지 전압(GND)에 연결되고, 제1 전류(I1)를 미러링하여 제1 전류(I1)와 동일한 크기를 갖는 제2 전류(I2)를 제2 노드(N22)에 출력한다. 피모스 트랜지스터(403)는 전원 전압(VDD)에 연결되는 소스 및 제2 노드(N22)에 연결되는 드레인과 게이트를 구비하고, 제2 전류(I2)에 기초한 바이어스 전압(VBP)을 램프 버퍼(330)에 제공한다.

샘플링 스위치(405)는 제2 노드(N22)와 제3 노드(N23) 사이에 연결되고 샘플링 제어 신호(SPC1)에 응답하여 바이어스 전압(VBP)을 제3 노드(N23)에 스위칭한다. 제1 샘플링 뱅크(440)는 전원 전압(VDD)과 제3 노드(N23) 사이에 연결되고, 제1 스위칭 제어 신호(SCS4)에 응답하여 바이어스 전압(VBP)의 제1 포션을 샘플링하여 그 내부에 저장한다. 제2 샘플링 뱅크(450)는 제3 노드(N23)와 접지 전압(GND) 사이에 연결되고, 제2 스위칭 제어 신호(SCS5)에 응답하여 바이어스 전압(VBP)의 제2 포션을 샘플링하여 그 내부에 저장한다.

제1 샘플링 뱅크(440)는 전원 전압(VDD)에 서로 병렬로 연결되는 복수의 제1 커패시터들(441~44k) 및 제1 커패시터들(441~44k)과 제3 노드(N23) 사이에 서로 병렬로 연결되고, 제1 커패시터들(441~44k) 각각에 연결되는 복수의 제1 스위치들(SW41~SW4k)을 포함할 수 있다. 제1 스위치들(SW41~SW4k)에는 제1 스위칭 제어 신호(SCS4)의 복수의 비트들이 각각 인가될 수 있고, 제1 커패시터들(441~44k) 각각의 커패시턴스는 서로 동일할 수 있다.

제2 샘플링 뱅크(450)는 제3 노드(N23)에 서로 병렬로 연결되는 복수의 제2 스위치들(SW51~SW5k) 및 제2 스위치들(SW51~SW5k)과 접지 전압(GND) 사이에 서로 병렬로 연결되고, 제2 스위치들(SW51~SW5k) 각각에 연결되는 복수의 제2 커패시터들(451~45k)을 포함할 수 있다. 제2 스위치들(SW51~SW5k)에는 제2 스위칭 제어 신호(SCS5)의 복수의 비트들이 각각 인가될 수 있고, 제2 커패시터들(451~45k) 각각의 커패시턴스는 서로 동일할 수 있다.

실시예에 따라서, 제1 샘플링 뱅크(440)와 제2 샘플링 뱅크(450)는 각각 가변 커패시터로 구성될 수 있다.

제1 스위칭 신호(SCS4)의 비트들과 제2 스위칭 신호(SCS5)의 비트들의 조합에 따라서 제1 커패시터들(441~44k)에 저장되는 바이어스 전압(VBP)의 제1 포션과 제2 커패시터들(451~45k)에 저장되는 바이어스 전압(VBP)의 제2 포션의 비가 달라질 수 있다. 접지 전압(GND)은 안정적이어서 접지 전압(GND)에는 노이즈 성분이 거의 포함되지 않는다고 가정할 때, 바이어스 전압(VBP)의 AC 성분(N_VBP)의 크기는 제1 샘플링 뱅크(440)에 저장되는 바이어스 전압(VBP)의 제1 포션의 크기와 제2 샘플링 뱅크(450)에 저장되는 바이어스 전압(VBP)의 제2 포션의 크기의 비에 따라 조절할 수 있게 된다. 바이어스 전압(VBP)의 AC 성분(N_VBP)의 크기는 제1 샘플링 뱅크(440)에 저장되는 바이어스 전압(VBP)의 제1 포션의 크기와 제2 샘플링 뱅크(450)에 저장되는 바이어스 전압(VBP)의 제2 포션의 크기의 비에 따라 감소하거나 증가하게(즉 변동되게) 되므로, 이에 따라 기준 전압(VREF)의 제3 노이즈 성분(N_VREF)의 크기도 조절될 수 있다.

도 10에서 샘플링 제어 신호(SPC1), 제1 스위칭 제어 신호(SCS4) 및 제2 스위칭 제어 신호(SCS5)는 제어 회로(200)에서 제공되는 제3 제어 신호(CTL3)에 포함될 수 있다.

도 11은 본 발명의 실시예들에 따른 도 2의 바이어스 전압 생성기의 구성을 나타내는 회로도이다.

도 11에서는 설명의 편의를 위하여 바이어스 전압 생성기(400c)와 도 8의 램프 버퍼(330)를 함께 도시하였다.

도 11을 참조하면, 바이어스 전압 생성기(400c)는 전류원(401), 스위치드 전류 미러(410c) 및 피모스 트랜지스터(417)를 포함할 수 있다.

전류원(401)은 전원 전압(VDD)에 연결되어 일정한 크기를 갖는 제1 전류(I1)를 제1 노드(N31)에 출력한다. 스위치드 전류 미러(410c)는 제1 노드(N31), 전원 전압(VDD), 접지 전압(GND) 및 제3 노드(N33)에 연결되고, 제1 전류(I1)를 미러링하여 제1 전류(I1)에 비례하는 제2 전류(I2)를 제3 노드(N33)에 출력한다. 피모스 트랜지스터(417)는 전원 전압(VDD)에 연결되는 소스 및 제3 노드(N33)에 연결되는 드레인과 게이트를 구비하고, 제2 전류(I2)에 기초한 바이어스 전압(VBP)을 램프 버퍼(330)에 출력한다.

스위치드 전류 미러(410c)는 엔모스 트랜지스터(415), 샘플링 스위치(407), 제1 샘플링 뱅크(460) 및 제2 샘플링 뱅크(470)를 포함할 수 있다.

엔모스 트랜지스터(415)는 제1 노드(N31)에 연결되는 드레인과 게이트 및 접지 전압(GND)에 연결되는 소스를 구비할 수 있다. 샘플링 스위치(407)는 제1 노드(N31)와 제2 노드(N32) 사이에 연결되고 샘플링 제어 신호(SPC2)에 응답하여 스위칭되어 제1 전류(I1)에 기초한 세컨더리 바이어스 전압(VBN)을 제2 노드(N32)에 전달한다. 제1 샘플링 뱅크(460)는 전원 전압(VDD)과 제2 노드(N32) 사이에 연결되고, 제1 스위칭 제어 신호(SCS6)에 응답하여 세컨더리 바이어스 전압(VBN)의 제1 포션을 샘플링하여 그 내부에 저장한다. 제2 샘플링 뱅크(470)는 제2 노드(N32)와 접지 전압(GND) 사이에 연결되고, 제2 스위칭 제어 신호(SCS7)에 응답하여 세컨더리 바이어스 전압(VBN)의 제2 포션을 샘플링하여 그 내부에 저장한다.

제1 샘플링 뱅크(460)는 전원 전압(VDD)에 서로 병렬로 연결되는 복수의 제1 커패시터들(461~46k) 및 제1 커패시터들(461~46k)과 제2 노드(N32) 사이에 서로 병렬로 연결되고, 제1 커패시터들(461~46k) 각각에 연결되는 복수의 제1 스위치들(SW61~SW6k)을 포함할 수 있다. 제1 스위치들(SW61~SW6k)에는 제1 스위칭 제어 신호(SCS6)의 복수의 비트들이 각각 인가될 수 있고, 제1 커패시터들(461~46k) 각각의 커패시턴스는 서로 동일할 수 있다.

제2 샘플링 뱅크(470)는 제2 노드(N32)에 서로 병렬로 연결되는 복수의 제2 스위치들(SW71~SW7k) 및 제2 스위치들(SW71~SW7k)과 접지 전압(GND) 사이에 서로 병렬로 연결되고, 제2 스위치들(SW71~SW7k) 각각에 연결되는 복수의 제2 커패시터들(471~47k)을 포함할 수 있다. 제2 스위치들(SW71~SW7k)에는 제2 스위칭 제어 신호(SCS7)의 복수의 비트들이 각각 인가될 수 있고, 제2 커패시터들(471~47k) 각각의 커패시턴스는 서로 동일할 수 있다.

실시예에 따라서, 제1 샘플링 뱅크(460)와 제2 샘플링 뱅크(470)는 각각 가변 커패시터로 구성될 수 있다.

제1 스위칭 신호(SCS6)의 비트들과 제2 스위칭 신호(SCS7)의 비트들의 조합에 따라서 제1 커패시터들(461~46k)에 저장되는 세컨더리 바이어스 전압(VBNS)의 제1 포션과 제2 커패시터들(471~47k)에 저장되는 세컨더리 바이어스 전압(VBN)의 제2 포션의 비가 달라질 수 있다. 접지 전압(GND)은 안정적이어서 접지 전압(GND)에는 노이즈 성분이 거의 포함되지 않는다고 가정할 때, 세컨더리 바이어스 전압(VBNS)의 AC 성분의 크기는 제1 샘플링 뱅크(460)에 저장되는 세컨더리 바이어스 전압(VBNS)의 제1 포션의 크기와 제2 샘플링 뱅크(470)에 저장되는 세컨더리 바이어스 전압(VBNS)의 제2 포션의 크기의 비에 따라 조절할 수 있게 된다.

세컨더리 바이어스 전압(VBNS)의 AC 성분의 크기는 제1 샘플링 뱅크(460)에 저장되는 세컨더리 바이어스 전압(VBNS)의 제1 포션의 크기와 제2 샘플링 뱅크(470)에 저장되는 세컨더리 바이어스 전압(VBN)의 제1 포션의 크기의 비에 따라 증가하거나 감소하게(즉 변동되게) 된다. 이에 따라 제2 전류(I2)를 기초로 한 바이어스 전압(VBP)의 AC 성분(N_VBP)의 크기도 증가하거나 감소하게 되고 이에 따라 기준 전압(VREF)의 제3 노이즈 성분(N_VREF)의 크기도 조절될 수 있다.

도 11에서 샘플링 제어 신호(SPC2), 제1 스위칭 제어 신호(SCS6) 및 제2 스위칭 제어 신호(SCS7)는 제어 회로(200)에서 제공되는 제3 제어 신호(CTL3)에 포함될 수 있다.

도 12는 본 발명의 실시예들에 따른 도 2의 바이어스 전압 생성기의 구성을 나타내는 회로도이다.

도 12에서는 설명의 편의를 위하여 바이어스 전압 생성기(400d)와 도 8의 램프 버퍼(330)를 함께 도시하였다.

도 12를 참조하면, 바이어스 전압 생성기(400d)는 전류원(401), 스위치드 전류 미러(410d), 전류 미러(510) 및 피모스 트랜지스터(512)를 포함할 수 있다.

전류원(401)은 제1 노드(N41)와 접지 전압(GND) 사이에 연결되고, 제1 노드(N41)로부터 일정한 크기를 가지는 제1 전류(I1)를 인입시킨다. 스위치드 전류 미러(410d)는 전원 전압(VDD), 제1 노드(N41), 접지 전압(GND) 및 제3 노드(N43)에 연결되고, 내부의 샘플링 스위치(409)가 연결되는 경우, 제1 전류(I1)를 미러링하여 제1 전류(I1)크기에 비례하는 제2 전류(I2)를 제3 노드(N43)에 출력한다. 전류 미러(510)는 제3 노드(N43), 접지 전압(GND) 및 제4 노드(N44)에 연결되고, 제2 전류(I2)를 미러링하여 제2 전류(I2)의 크기에 비례하는 제3 전류(I3)를 제4 노드(N44)에 출력한다. 피모스 트랜지스터(512)는 전원 전압(VDD)에 연결되는 소스, 제4 노드(N44)에 연결되는 드레인 및 게이트를 구비하고, 제3 전류(I3)에 기초한 바이어스 전압(VBP)를 램프 버퍼(330)에 제공한다.

스위치드 전류 미러(410d)는 피모스 트랜지스터(418), 샘플링 스위치(409), 제1 샘플링 뱅크(480) 및 제2 샘플링 뱅크(490)를 포함할 수 있다.

피모스 트랜지스터(418)는 전원 전압(VDD)에 연결되는 소스와 제1 노드(N41)에 연결되는 드레인과 게이트를 구비할 수 있다. 샘플링 스위치(409)는 제1 노드(N41)와 제2 노드(N42) 사이에 연결되고 샘플링 제어 신호(SPC3)에 응답하여 스위칭되어 제1 노드(N41)의 전압을 제2 노드(N42)에 전달한다. 제1 샘플링 뱅크(480)는 전원 전압(VDD)과 제2 노드(N42) 사이에 연결되고, 제1 스위칭 제어 신호(SCS8)에 응답하여 제2 노드(N42)의 전압의 제1 포션을 샘플링하여 그 내부에 저장한다. 제2 샘플링 뱅크(490)는 제2 노드(N42)와 접지 전압(GND) 사이에 연결되고, 제2 스위칭 제어 신호(SCS9)에 응답하여 제2 노드(N42)의 전압의 제2 포션을 샘플링하여 그 내부에 저장한다.

제1 샘플링 뱅크(480)는 전원 전압(VDD)에 서로 병렬로 연결되는 복수의 제1 커패시터들(481~48k) 및 제1 커패시터들(481~48k)과 제2 노드(N42) 사이에 서로 병렬로 연결되고, 커패시터들(481~48k) 각각에 연결되는 복수의 제1 스위치들(SW81~SW8k)을 포함할 수 있다. 제1 스위치들(SW81~SW8k)에는 제1 스위칭 제어 신호(SCS8)의 복수의 비트들이 각각 인가될 수 있고, 제1 커패시터들(481~48k) 각각의 커패시턴스는 서로 동일할 수 있다.

제2 샘플링 뱅크(490)는 제2 노드(N42)에 서로 병렬로 연결되는 복수의 제2 스위치들(SW91~SW9k) 및 제2 스위치들(SW91~SW9k)과 접지 전압(GND) 사이에 서로 병렬로 연결되고, 제2 스위치들(SW91~SW9k) 각각에 연결되는 복수의 제2 커패시터들(491~49k)을 포함할 수 있다. 제2 스위치들(SW91~SW9k)에는 제2 스위칭 제어 신호(SCS9)의 복수의 비트들이 각각 인가될 수 있고, 제2 커패시터들(491~49k) 각각의 커패시턴스는 서로 동일할 수 있다.

실시예에 따라서, 제1 샘플링 뱅크(480)와 제2 샘플링 뱅크(490)는 각각 가변 커패시터로 구성될 수 있다.

전류 미러(510)는 제1 엔모스 트랜지스터(511) 및 제2 엔모스 트랜지스터(513)를 포함할 수 있다. 제1 엔모스 트랜지스터(511)는 제3 노드(N43)에 연결되는 드레인과 게이트 및 접지 전압(GND)에 연결되는 소스를 구비할 수 있다. 제2 엔모스 트랜지스터(513)는 제4 노드(N44)에 연결되는 드레인, 제3 노드(N43)에 연결되는 게이트 및 접지 전압(GND)에 연결되는 소스를 구비할 수 있다.

제1 스위칭 신호(SCS8)의 비트들과 제2 스위칭 신호(SCS9)의 비트들의 조합에 따라서 제1 커패시터들(481~48k)에 저장되는 제2 노드(N42)의 전압의 제1 포션과 제2 커패시터들(491~49k)에 저장되는 제2 노드(N42)의 전압의 제2 포션의 비가 달라질 수 있다. 접지 전압(GND)은 안정적이어서 접지 전압(GND)에는 노이즈 성분이 거의 포함되지 않는다고 가정할 때, 제2 노드(N42)의 전압의 노이즈 성분의 크기는 제1 샘플링 뱅크(480)에 저장되는 제2 노드(N42)의 전압의 제1 포션의 크기와 제2 샘플링 뱅크(490)에 저장되는 제2 노드(N42)의 전압의 제2 포션의 크기의 비에 따라 조절할 수 있게 된다. 제2 노드(N42)의 전압의 노이즈 성분의 크기는 제1 샘플링 뱅크(480)에 저장되는 제2 노드(N42)의 전압의 제1 포션와 제2 샘플링 뱅크(490)에 저장되는 제2 노드(N42)의 전압의 제2 포션의 크기의 비의 크기에 따라 증가하거나 감소하게(즉 변동되게) 된다. 이에 따라 제3 전류(I3)를 기초로 한 바이어스 전압(VBP)의 AC 성분(N_VBP)의 크기도 증가하거나 감소하게 되고, 이에 따라 기준 전압(VREF)의 제3 노이즈 성분(N_VREF)의 크기도 조절될 수 있다.

도 13은 본 발명의 실시예들에 따른 본 발명의 개념을 설명하기 위한 도면이다.

도 13에는 단위 픽셀(110a), 램프 버퍼(330) 및 CDS 회로(320)의 비교기(325)가 도시된다.

도 13을 참조하면, 램프 버퍼(330)가 연결되는 전원 전압(VDD)은 제1 노이즈 성분(NP)를 포함하고, 램프 버퍼(330)의 제1 피모스 트랜지스터(331)에 인가되는 바이어스 전압(VBP)은 AC 성분(N_VBP)을 포함한다. 도 9 내지 도 12를 참조하여 설명한 바와 같이, 바이어스 전압 생성기(400)는 바이어스 전압(VBP)의 AC 성분(N_VBP)을 조절하여 출력 노드(NO)에서 제공되는 기준 전압(VREF)에 부가되는 제3 노이즈 성분(N_VREF)의 크기를 단위 픽셀(110a)에서 출력되는 아날로그 신호(AS)의 제2 노이즈 성분(N_AS)의 크기와 유사하게 조절할 수 있다. CDS 회로(320)의 비교기(325)는 기준 전압(VREF)과 아날로그 신호(AS)에 대하여 비교 동작을 수행하여 비교 신호(CMP)를 출력하는데 기준 전압(VREF)에 부가되는 제3 노이즈 성분(N_VREF)과 아날로그 신호(AS)의 제2 노이즈 성분(N_AS)은 상쇄된다. 따라서 비교 신호(CMP)는 노이즈 성분을 포함하지 않게 된다.

도 14는 도 2의 이미지 센서에서 로우 드라이버와 픽셀 어레이의 동작을 나타내는 타이밍도이다.

도 2, 도 3 및 도 14를 참조하면, 로우 드라이버(420)는 제1 내부 제어 신호(ICTL1) 및 어드레스 신호(ADDR)에 기초하여 픽셀 어레이(100)의 복수의 단위 픽셀들(110)의 로우들을 순차적으로 스캐닝하고, 복수의 단위 픽셀들(110) 각각에 저장된 전기 신호를 리셋하는 전자 셔터 동작과 복수의 단위 픽셀들(110) 각각에 저장된 상기 전기 신호를 독출하는 독출 동작을 순차적으로 수행할 수 있다. 로우 드라이버(420)는 픽셀 어레이(100)에 전송 제어 신호(TX), 리셋 제어 신호(RST) 및 선택 제어 신호(SEL)를 인가하여 전자 셔터 동작과 독출 동작을 수행할 수 있다. 여기서 전자 셔터 동작은 하나의 로우에 대하여 순차적으로 수행되는 예비 셔터 동작과 메인 셔터 동작을 포함할 수 있다. 또한 로우 드라이버(420)는 복수의 로우들 중 제1 로우에 대한 상기 메인 셔터 동작과 상기 복수의 로우들 중 제1 로우와 다른 제2 로우에 대한 예비 셔터 동작을 동기시킬 수 있다. 로우 드라이버(420)는 독출 동작을 수행하기 전에 광 감지 소자에 그때까지 축적된 신호 전하를 제거하기(리셋하기) 위하여 전자 셔터 동작을 수행한다.

도 14에서 시간들(t11~t15) 사이의 간격은 로우 드라이버(420)가 하나의 로우를 스캐닝하는데 걸리는 단위 시간인 1H 시간(one horizontal scanning time)에 해당할 수 있다. 로우 드라이버(420)는 상기 하나의 로우에 대하여 예비 셔터 동작을 제1 1H 시간 내에서 수행하고, 메인 셔터 동작을 제1 1H 시간 이후의 제2 1H 시간 내에서 수행할 수 있다.

도 14에서 시간들(t11~t13)은 전자 셔터 동작이 수행되는 전자 셔터 구간에 해당할 수 있고, 시간들(t13~t14)은 단위 픽셀(110)에 전기 신호를 축적하는 집적 구간(INT3)에 해당할 수 있고, 시간들(t14~t15)은 독출 동작이 수행되는 독출 구간(INT4)에 해당할 수 있다. 또한 전자 셔터 구간은 상기 예비 셔터 동작이 수행되는 예비 셔터 구간(INT1)과 상기 메인 셔터 동작이 수행되는 메인 셔터 구간(INT2)을 포함할 수 있다.

도 15는 도 1의 이미지 센서의 동작을 설명하기 위한 타이밍도이다.

이하, 도 1 내지 15를 참조하여 도 1에 도시된 이미지 센서(10)의 동작에 대해 설명한다.

시간 t21에서, 로우 드라이버(220)는 논리 하이 레벨로 활성화된 선택 제어 신호(SEL)를 픽셀 어레이(100)에 제공하여 픽셀 어레이(100)에 포함되는 복수의 로우들 중에서 하나의 로우를 선택한다.

시간 t22에서, 로우 드라이버(220)는 상기 선택된 로우에 리셋 제어 신호(RST)를 제공한다. 이 때 픽셀 어레이(100)가 출력하는 화소 전압 신호(Vpix)는 리셋 성분을 나타내는 제1 아날로그 신호(AS1)가 된다.

시간 t23에서, 타이밍 컨트롤러(200)는 논리 하이 레벨을 갖는 카운트 인에이블 신호(CNT_EN)를 램프 신호 생성기(250)에 제공하고, 램프 신호 생성기(200)는 램프 신호(VR)의 전압 레벨을 일정한 크기의 기울기(a)로 감소시키기 시작한다. 또한 타이밍 컨트롤러(210)는 카운터(340)에 카운트 클럭 신호(CLKC)를 제공하고, 카운터(340)는 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 개시한다.

시간 t24에서, 기준 전압(VREF)와 리셋 신호의 전압 레벨이 동일하게 되고, 비교기(325)에서 출력되는 비교 신호(CMP)는 논리 로우 레벨로 천이하여 카운팅 동작이 종료된다. 이 때 카운터(340)는 리셋 신호에 상응하는 제1 카운트값(CNT1)을 생성한다. 이 때 비교 신호(CMP)는 바이어스 전압 생성기(400)와 램프 버퍼(330)의 동작으로 인하여 노이즈 성분을 포함하지 않는다.

시간 t25에서, 카운트 인에이블 신호(CNT_EN)가 논리 로우 레벨로 비활성화되면, 램프 신호 생성기(200)는 디스에이블된다. 시간 t23에서 시간 t25의 구간은 리셋 신호를 카운팅하기 위한 최대 구간을 나타내며 이미지 센서(10)의 특성에 따라 적절한 클럭 사이클의 개수에 해당하도록 설정될 수 있다.

시간 t26에서, 로우 드라이버(220)는 상기 선택된 로우에 전달 제어 신호(TX)를 제공한다. 이 때 픽셀 어레이(100)가 출력하는 화소 전압 신호(Vpix)는 상기 입사광에 따른 이미지 성분을 나타내는 제2 아날로그 신호(AS2)가 된다.

시간 t27에서, 타이밍 컨트롤러(200)는 다시 논리 하이 레벨을 갖는 카운트 인에이블 신호(CNT_EN)를 램프 신호 생성기(250)에 제공하고, 램프 신호 생성기(250)는 램프 신호(VR)의 전압 레벨을 시간 t23에서와 동일한 크기의 기울기(a)로 감소시키기 시작한다. 또한 타이밍 컨트롤러(200)는 카운터(340)에 카운트 클럭 신호(CLKC)를 제공하고, 카운터(340)는 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 개시한다.

시간 t28에서, 기준 전압(VREF)과 이미지 신호의 전압 레벨이 동일하게 되고, 비교기(325)에서 출력되는 비교 신호(CMP)는 논리 로우 레벨로 천이하여 카운팅 동작이 종료된다. 이 때 카운터(340)는 이미지 신호에 상응하는 제2 카운트값(CNT2)을 생성한다. 이 때 비교 신호(CMP)는 바이어스 전압 생성기(400)와 램프 버퍼(330)의 동작으로 인하여 노이즈 성분을 포함하지 않는다. 카운터(340)는 제2 카운트값(CNT2)에서 제1 카운트값(CNT1)을 감산하여 상기 입사광의 유효 성분을 나타내는 디지털 신호(DGS)를 출력할 수 있다.

시간 t29에서, 카운트 인에이블 신호(CNT_EN)가 논리 로우 레벨로 비활성화되면, 램프 신호 생성기(250)는 디스에이블된다. 시간 t27에서 시간 t29의 구간은 이미지 신호를 카운팅하기 위한 최대 구간을 나타내며 이미지 센서(10)의 특성에 따라 적절한 클럭 사이클의 개수에 해당하도록 설정될 수 있다.

시간 t30에서, 로우 드라이버(220)는 논리 로우 레벨로 비활성화된 선택 제어 신호(SEL)를 픽셀 어레이(100)에 제공하여 상기 선택된 로우의 선택을 해제한다.

이후, 이미지 센서(10)는 다른 로우들에 대해 상기 설명한 동작을 반복하면서 로우 단위로 디지털 신호(DGS)를 출력할 수 있다.

상술한 바와 같이 본 발명의 실시예들에 따른 이미지 센서의 리드-아웃 회로 및 이미지 센서는 단위 픽셀에서 출력되는 아날로그 신호와 비교되는 기준 전압의 노이즈 성분의 크기를 상기 아날로그 신호의 크기와 동일하게 조절하여 노이즈 성분를 상쇄시킬 수 있다.

도 16은 본 발명의 실시예들에 따른 도 2에 도시된 복수의 변환 회로들 중 하나의 구성을 나타내는 블록도이다.

도 16을 참조하면, 변환 회로(310a)는 CDS 회로(320a), 픽셀 바이어스 회로(350) 및 카운터(340a)를 포함할 수 있다.

픽셀 바이어스 회로(350)는 바이어스 전압(VBN) 및 캐스코드 전압(VCN)을 수신하고, 바이어스 전압(VBN)에 기초하여 단위 픽셀(110)을 구동하기 위한 바이어스 전류(IB)와 제2 노이즈 성분(N_AS)을 보상하기 위한 제3 노이즈 성분(N_ASB)를 생성할 수 있다. 픽셀 바이어스 회로(350)는 바이어스 전류(IB)를 단위 픽셀(110)에 제공하고, 제3 노이즈 성분(N_ASB)은 CDS 회로(320a) 또는 픽셀 노드에 제공할 수 있다.

상관 이중 샘플링 회로(320a)는 램프 신호(VR)를 이용하여 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2) 각각에 대해 상관 이중 샘플링을 수행하여 리셋 성분에 해당하는 리셋 신호 및 이미지 성분에 해당하는 이미지 신호를 생성할 수 있다. 바이어스 전압(VBN)의 AC 성분이 조절되어 제3 노이즈 성분(N_ASB)에 의하여 제2 노이즈 성분(N_AS)이 상쇄되도록 할 수 있다.

도 17은 본 발명의 실시예들에 따른 도 16의 상관 이중 샘플링 회로의 예를 나타낸다.

도 17을 참조하면, 상관 이중 샘플링 회로(320a)는 비교기(327), 제1 커패시터(C1), 제2 커패시터(C2), 제1 스위치(321) 및 제2 스위치(323)를 포함할 수 있다.

제1 스위치(321)는 픽셀 노드(PN)에 연결되고, 제1 스위칭 제어 신호(S1)에 기초하여 제1 아날로그 신호(AS1), 제2 아날로그 신호(AS2) 및 제3 노이즈 성분(N_ASB)를 제1 커패시터(C1)에 제공하는 것을 제어할 수 있다.

제1 커패시터(C1)는 제1 스위치(321)와 비교기(327)의 음의 입력 단자 사이에 연결되며 제1 아날로그 신호(AS1) 또는 제2 아날로그 신호(AS2)를 샘플링할 수 있다.

제2 스위치(SW2)는 비교기(327)의 제1 입력 단자와 비교기(325)의 출력 단자 사이에 연결되고, 제2 스위칭 제어 신호(S2)에 기초하여 개폐될 수 있다. 제2 커패시터(C2)는 제2 스위치(323)와 병렬로 연결될 수 있다.

비교기(327)의 양의 입력 단자에는 램프 신호(VR)가 인가될 수 있다. 상관 이중 샘플링 회로(320a)는 램프 신호(VR)에 기초하여 리셋 신호(RSTS)와 이미지 신호(RSTS)의 전압 레벨을 결정할 수 있다. 또한 픽셀 노드(PN)에서 제1 아날로그 신호(AS1) 또는 제2 아날로그 신호(AS2)와 제3 노이즈 성분(N_ASB)이 합산되어, 제1 아날로그 신호(AS1) 또는 제2 아날로그 신호(AS2)의 제2 노이즈 성분(N_AS)이 상쇄될 수 있다.

도 18은 본 발명의 실시예들에 따른 도 16의 변환 회로에서 픽셀 바이어스 회로의 구성을 나타내는 회로도이다.

도 18을 참조하면, 픽셀 바이어스 회로(350)는 픽셀 노드(PN)와 접지 전압(GND) 사이에 직렬 연결된 엔모스 트랜지스터들(351, 353)을 포함할 수 있다.

엔모스 트랜지스터(351)는 픽셀 노드(PN)에 연결되는 드레인, 캐스코드 전압(VCN) 전압을 수신하는 게이트 및 엔모스 트랜지스터(353)에 연결되는 소스를 포함할 수 있다. 엔모스 트랜지스터(353)는 엔모스 트랜지스터(351)의 소스에 연결되는 드레인, 바이어스 전압(VBN)을 수신하는 게이트 및 접지 전압(GND)에 연결되는 소스를 포함할 수 있다. 캐스코드 전압(VCN)이 하이 레벨을 유지하는 경우, 바이어스 전류(IB)의 크기는 바이어스 전압(VBN)의 크기에 의하여 조절될 수 있다. 또한, 바이어스 전압(VBN)의 AC 성분에 의하여 제3 노이즈 성분(N_ASB)의 크기가 조절될 수 있다. 따라서, 제3 노이즈 성분(N_ASB)의 위상은 제2 노이즈 성분(N_AS)의 위상과 반대이므로 바이어스 전압(VBN)을 조절하여 제3 노이즈 성분(N_ASB)에 의하여 제2 노이즈 성분(N_AS)이 상쇄되도록 조절할 수 있다. 픽셀 노드(PN)의 컬럼 라인(CL)을 통하여 단위 픽셀(110)에 연결될 수 있다.

도 19는 본 발명의 실시예들에 따른 도 2의 바이어스 전압 생성기의 구성을 나타내는 회로도이다.

도 19에서는 설명의 편의를 위하여 바이어스 전압 생성기(400e)와 도 18의 픽셀 바이어스 회로(350)를 함께 도시하였다.

도 19를 참조하면, 바이어스 전압 생성기(400e)는 전류원(401), 전류 미러(520a), 엔모스 트랜지스터(523), 샘플링 스위치(524) 및 튜닝 뱅크(530)를 포함할 수 있다.

전류원(401)은 제1 노드(N51)와 접지 전압(GND) 사이에 연결되고, 제1 노드(N51)로부터 일정한 크기를 가지는 제1 전류(I1)를 인입시킨다. 전류 미러(520a)는 전원 전압(VDD), 제1 노드(N51) 및 제2 노드(N52)에 연결되고, 제1 전류(I1)를 미러링하여 제1 전류(I1)와 동일한 크기를 갖는 제2 전류(I2)를 제2 노드(N52)에 출력한다. 엔모스 트랜지스터(523)는 제2 노드(N52)에 연결되는 드레인 및 게이트 및 접지 전압(GND)에 연겨로디는 소스를 구비한다. 샘플링 스위치(524)는 제2 노드(N52)와 제3 노드(N53) 사이에 연결되고, 샘플링 제어 신호(SPC4)에 응답하여 제2 전류에 의한 전압(V52)를 제3 노드(N53)에 전달한다. 튜닝 뱅크(530)는 전원 전압(VDD), 접지 전압(GND) 및 제3 노드(N53) 사이에 연결되고, 튜닝 제어 신호(TCS2)에 응답하여 전압(V52)의 적어도 일부를 내부에 저장하고, 저장된 전압을 바이어스 전압(VBN)으로서 픽셀 바이어스 회로(350)에 제공한다.

튜닝 뱅크(530)는 피모스 트랜지스터들(531, 533, 535), 엔모스 트랜지스터들(532, 534, 536) 및 커패시터들(537, 538, 539)을 포함할 수 있다. 커패시터들(537, 538, 539)은 제3 노드(N53)와 노드들(N54, N55, N56) 각각 사이에 병렬로 연결될 수 있다. 피모스 트랜지스터들(531, 533, 535)은 각각 전원 전압(VDD)과 노드들(N54, N55, N56) 사이에 각각 연결될 수 있고, 엔모스 트랜지스터들(532, 534, 536)은 접지 전압(GND)과 노드들(N54, N55, N56) 사이에 각각 연결될 수 있다. 피모스 트랜지스터들(531, 533, 535), 엔모스 트랜지스터들(532, 534, 536)은 튜닝 제어 신호(TCS1)의 각 비트들에 응답하여 턴-온되거나 턴-오프될 수 있고, 이에 따라 전압(V52)이 커패시터들(537, 538, 539) 중 적어도 일부에 저장될 수 있다.

커패시터들(537, 538, 539)은 각각 1:2:4의 비율의 커패시턴스를 가질 수 있다. 노드들(N54, N55, N56) 중 동일한 노드에 연결되는 트랜지스터 쌍은 튜닝 제어 신호(TCS1)의 동일한 비트에 응답하여 상보적으로 턴-온/턴-오프될 수 있다. 따라서, 튜닝 제어 신호(TCS1)의 비트들에 따라 바이어스 전압(VBP)의 크기를 조절할 수 있고, 이에 따라, 바이어스 전압(VBP)의 AC 성분(N_VBP)의 크기를 조절할 수 있다. 따라서 픽셀 노드(PN)에 제공되는 제3 노이즈 성분(N_ASB)의 크기를 제2 노이즈 성분(N_AS)의 크기와 실질적으로 동일하게 조절할 수 있다.

실시예에 따라, 튜닝 뱅크(550)는 제3 노드(N53)와 접지 전압(GND) 사이에 연결되는 예비 커패시터(CDEF)를 더 포함할 수 있다. 예비 커패시터(CDEF)는 튜닝 제어 신호(TCS1)와 관계 없이 전압(V52)을 저장할 수 있다.

도 19에서 샘플링 제어 신호(SPC4) 및 튜닝 제어 신호(TCS1)는 제어 회로(200)에서 제공되는 제3 제어 신호(CTL3)에 포함될 수 있다.

도 20은 본 발명의 실시예들에 따른 도 2의 바이어스 전압 생성기의 구성을 나타내는 회로도이다.

도 20에서는 설명의 편의를 위하여 바이어스 전압 생성기(400f)와 도 18의 픽셀 바이어스 회로(350)를 함께 도시하였다.

도 20을 참조하면, 바이어스 전압 생성기(400f)는 전류원(401), 스위치드 전류 미러(520b), 엔모스 트랜지스터(528) 및 제2 튜닝 뱅크(550)를 포함할 수 있다.

전류원(401)은 제1 노드(N61)와 접지 전압(GND) 사이에 연결되고, 제1 노드(N61)로부터 일정한 크기를 가지는 제1 전류(I1)를 인입시킨다.

스위치드 전류 미러(520b)는 전원 전압(VDD), 제1 노드(N51) 및 제7 노드(N67)에 연결되고, 내부의 샘플링 스위치(526)가 연결되는 경우, 제1 전류(I1)를 미러링하여 제1 전류(I1)와 동일한 크기를 갖는 제2 전류(I2)를 제7 노드(N67)에 출력한다. 스위치드 전류 미러(520b)는 피모스 트랜지스터(525), 샘플링 스위치(526), 제1 튜닝 뱅크(540) 및 피모스 트랜지스터(527)를 포함할 수 있다.

피모스 트랜지스터(525)는 전원 전압(VDD)에 연결되는 소스와 제1 노드(N61)에 연결되는 드레인과 게이트를 구비할 수 있다. 샘플링 스위치(526)는 제1 노드(N61)와 제2 노드(N62) 사이에 연결되고 샘플링 제어 신호(SPC5)에 응답하여 스위칭되어 제1 노드(N61)의 전압을 제2 노드(N62)에 전달한다. 제1 튜닝 뱅크(540)는 전원 전압(VDD), 접지 전압(GND) 및 제2 노드(N62) 사이에 연결되고, 튜닝 제어 신호(TCS2)에 응답하여 제1 노드(N61)의 전압의 적어도 일부를 내부에 저장하고, 저장된 전압을 세컨더리 바이어스 전압(VBPS)으로서 피모스 트랜지스터(527)의 게이트에 제공한다.

제1 튜닝 뱅크(540)는 피모스 트랜지스터들(541, 543, 545), 엔모스 트랜지스터들(542, 544, 546) 및 커패시터들(547, 548, 549)을 포함할 수 있다. 커패시터들(547, 548, 549)은 제2 노드(N62)와 노드들(N63, N64, N65) 각각 사이에 병렬로 연결될 수 있다. 피모스 트랜지스터들(541, 543, 545)은 각각 전원 전압(VDD)과 노드들(N63, N64, N65) 사이에 각각 연결될 수 있고, 엔모스 트랜지스터들(542, 544, 546)은 접지 전압(GND)과 노드들(N63, N64, N65) 사이에 각각 연결될 수 있다. 피모스 트랜지스터들(541, 543, 545), 엔모스 트랜지스터들(542, 544, 546)은 튜닝 제어 신호(TCS2)의 각 비트들에 응답하여 턴-온되거나 턴-오프될 수 있고, 이에 따라 제1 노드(N61)의 전압이 커패시터들(547, 548, 549) 중 적어도 일부에 저장될 수 있다.

커패시터들(547, 548, 549)은 각각 1:2:4의 비율의 커패시턴스를 가질 수 있다. 노드들(N63, N64, N65) 중 동일한 노드에 연결되는 트랜지스터 쌍은 튜닝 제어 신호(TCS2)의 동일한 비트에 응답하여 상보적으로 턴-온/턴-오프될 수 있다. 따라서, 튜닝 제어 신호(TCS2)의 비트들에 따라 세컨더리 바이어스 전압(VBPS)의 크기를 조절할 수 있고, 이에 따라, 세컨더리 바이어스 전압(VBPS)의 AC 성분(N_VBPS)의 크기를 조절할 수 있다. 따라서 픽셀 노드(PN)에 제공되는 제3 노이즈 성분(N_ASB)의 크기를 제2 노이즈 성분(N_AS)의 크기와 실질적으로 동일하게 조절할 수 있다.

피모스 트랜지스터(527)는 전원 전압(VDD)에 연결되는 소스, 제2 노드(N2)에 연결되는 게이트 및 제7 노드(N67)에 연결되는 드레인을 구비하고, 드레인에서 제2 전류(I2)가 제공된다.

엔모스 트랜지스터(528)는 제7 노드(N67)에 연결되는 드레인과 게이트 및 접지 전압(GND)에 연결되는 소스를 구비한다.

제2 튜닝 뱅크(550)는 전원 전압(VDD), 접지 전압(GND), 제7 노드(N67) 및 픽셀 바이어스 회로(350) 사이에 연결되고, 튜닝 제어 신호(TCS3)에 응답하여 제7 노드(N67)의 전압의 적어도 일부를 내부에 저장하고, 저장된 전압을 바이어스 전압(VBN)으로서 픽셀 바이어스 회로(350)에 제공한다.

제2 튜닝 뱅크(550)는 피모스 트랜지스터들(551, 553, 555), 엔모스 트랜지스터들(552, 554, 556) 및 커패시터들(557, 558, 559)을 포함할 수 있다. 커패시터들(557, 558, 559)은 제7 노드(N67)와 노드들(N671, N672, N673) 각각 사이에 병렬로 연결될 수 있다. 피모스 트랜지스터들(551, 553, 555)은 각각 전원 전압(VDD)과 노드들(N671, N672, N673) 사이에 각각 연결될 수 있고, 엔모스 트랜지스터들(552, 554, 556)은 접지 전압(GND)과 노드들(N671, N672, N673) 사이에 각각 연결될 수 있다. 피모스 트랜지스터들(551, 553, 555), 엔모스 트랜지스터들(552, 554, 556)은 튜닝 제어 신호(TCS3)의 각 비트들에 응답하여 턴-온되거나 턴-오프될 수 있고, 이에 따라 제2 전류(I2)에 의한 노드의 전압이 커패시터들(557, 558, 559) 중 적어도 일부에 저장될 수 있다.

커패시터들(557, 558, 559)은 각각 1:2:4의 비율의 커패시턴스를 가질 수 있다. 노드들(N671, N672, N673) 중 동일한 노드에 연결되는 트랜지스터 쌍은 튜닝 제어 신호(TCS3)의 동일한 비트에 응답하여 상보적으로 턴-온/턴-오프될 수 있다. 따라서, 튜닝 제어 신호(TCS3)의 비트들에 따라 바이어스 전압(VBP)의 크기를 조절할 수 있고, 제3 노이즈 성분(N_ASB)의 위상을 조절할 수 있다. 따라서 픽셀 노드(PN)에 제공되는 제3 노이즈 성분(N_ASB)의 위상을 제2 노이즈 성분(N_AS)의 위상과 반대가 되도록 조절할 수 있다.

즉, 도 20의 바이어스 생성 회로(400f)에서는 제1 튜닝 뱅크(540)에서 제3 노이즈 성분(N_ASB)의 크기를 조절하고, 제2 튜닝 뱅크(550)에서 제3 노이즈 성분(N_ASB)의 위상을 조절하여, 제2 노이즈 성분(N_AS)이 제3 노이즈 성분(N_ASB)에 의하여 상쇄되도록 할 수 있다.

도 20에서 샘플링 제어 신호(SPC5) 및 튜닝 제어 신호들(TCS2, TCS3)은 제어 회로(200)에서 제공되는 제3 제어 신호(CTL3)에 포함될 수 있다.

도 21은 본 발명의 실시예들에 따른 도 2의 바이어스 전압 생성기의 구성을 나타내는 회로도이다.

도 21에서는 설명의 편의를 위하여 바이어스 전압 생성기(400g)와 도 18의 픽셀 바이어스 회로(350)를 함께 도시하였다.

도 21을 참조하면, 바이어스 전압 생성기(400g)는 전류원(401), 스위치드 전류 미러(560), 전류 미러(570), 엔모스 트랜지스터(581) 및 제3 튜닝 뱅크(582)를 포함할 수 있다.

전류원(401)은 전원 전압(VDD)과 제1 노드(N61) 사이에 연결되고 일정한 크기를 가지는 제1 전류(I1)를 제1 노드(N71)에 제공한다.

스위치드 전류 미러(560)는 제1 노드(N71), 접지 전압(GND) 및 제2 노드(N72) 사이에 연결되고, 내부의 샘플링 스위치(526)가 연결되는 경우, 제1 전류(I1)를 미러링하여 제1 전류(I1)와 동일한 크기를 갖는 제2 전류(I2)를 제2 노드(N72)로부터 인입시킨다. 스위치드 전류 미러(560)는 엔모스 트랜지스터(561), 샘플링 스위치(562), 제1 튜닝 뱅크(540) 및 엔모스 트랜지스터(564)를 포함할 수 있다.

엔모스 트랜지스터(561)는 제1 노드(N71)에 연결되는 드레인과 게이트 및 접지 전압(VDD)에 연결되는 소스를 구비할 수 있다. 샘플링 스위치(562)는 제1 노드(N71)와 제1 튜닝 뱅크(563) 사이에 연결되고 샘플링 제어 신호(SPC6)에 응답하여 스위칭되어 제1 노드(N71)의 전압을 제1 튜닝 뱅크(563)에 전달한다. 제1 튜닝 뱅크(563)는 샘플링 스위치(562)와 엔모스 트랜지스터(564)의 게이트 사이에 연결되고, 튜닝 제어 신호(TCS4)에 응답하여 제1 노드(N71)의 전압의 적어도 일부를 내부에 저장하고, 저장된 전압을 제1 세컨더리 바이어스 전압(VBNS)으로서 엔모스 트랜지스터(564)의 게이트에 제공한다. 제1 튜닝 뱅크(563)는 도 20의 제1 튜닝 뱅크(540)와 실질적으로 동일한 구성을 가질 수 있다. 따라서, 튜닝 제어 신호(TCS4)의 비트들에 따라 제1 노드(N71)의 전압의 일부가 제1 튜닝 뱅크(563)에 저장되고, 이에 따라 제1 세컨더리 바이어스 전압(VBNS)의 AC 성분(N_VBNS)의 크기가 조절되어 제3 노이즈 성분(N_ASB)의 크기가 조절될 수 있다.

엔모스 트랜지스터(564)는 제2 노드(N72)에서 전류미러(570)에 연결되는 드레인, 제1 튜닝 뱅크(563)에 연결되는 게이트 및 접지 전압(GND)에 연결되는 소스를 구비할 수 있다. 제2 노드(N72)로부터 엔모스 트랜지스터(564)의 드레인으로 제2 전류(I2)가 인입된다.

전류 미러(570)는 전원 전압(VDD), 제2 노드(N72) 및 제3 노드(N73) 사이에 연결된다. 전류 미러(570)는 피모스 트랜지스터(571), 제2 튜닝 뱅크(572) 및 피모스 트랜지스터(573)을 포함할 수 있다. 전류 미러(570)는 제2 전류(I2)를 미러링하여 제2 전류(I2)와 동일한 크기를 갖는 제3 전류(I3)를 제3 노드(N73)에 제공한다.

피모스 트랜지스터(571)는 전원 전압(VDD)에 연결되는 소스, 제2 노드(N72)에 연결되는 게이트와 드레인을 구비한다. 따라서 제2 전류(I2)로 인한 제2 노드(N72)의 전압이 제2 튜닝 뱅크(572)에 제공된다. 제2 튜닝 뱅크(572)는 제2 노드(N72)와 피모스 트랜지스터(573)의 게이트 사이에 연결되고, 튜닝 제어 신호(TCS5)에 응답하여 제2 노드(N72)의 전압의 적어도 일부를 내부에 저장하고, 저장된 전압을 제2 세컨더리 바이어스 전압(VBPS)으로서 피모스 트랜지스터(573)의 게이트에 제공한다. 제2 튜닝 뱅크(572)는 도 20의 제2 튜닝 뱅크(550)와 실질적으로 동일한 구성을 가질 수 있다. 따라서, 튜닝 제어 신호(TCS5)의 비트들에 따라 제2 노드(N72)의 전압의 일부가 제2 튜닝 뱅크(572)에 저장되고, 이에 따라 제2 세컨더리 바이어스 전압(VBPS)의 크기가 조절되어 제3 노이즈 성분(N_ASB)의 위상이 조절될 수 있다.

피모스 트랜지스터(572)는 전원 전압(VDD)에 연결되는 소스, 제2 튜닝 뱅크(572)에 연결되는 게이트 및 제3 노드(N73)에서 엔모스 트랜지스터(581)에 연결되는 드레인을 구비한다. 피모스 트랜지스터(572)의 드레인에서 제3 전류(I3)가 제3 노드(N73)으로 제공된다.

엔모스 트랜지스터(581)는 제3 노드(N73)에 연결되는 드레인과 게이트 및 접지 전압(VDD)에 연결되는 소스를 구비한다. 따라서 제3 전류(I3)로 인한 제3 노드(N73)의 전압의 제3 튜닝 뱅크(582)로 제공된다.

제3 튜닝 뱅크(582)는 제3 노드(N73)와 픽셀 바이어스 회로(350) 사이에 연결되고, 튜닝 제어 신호(TCS6)에 응답하여 제3 노드(N73)의 전압의 적어도 일부를 내부에 저장하고, 저장된 전압을 바이어스 전압(VBN)으로서 엔모스 트랜지스터(353)의 게이트에 제공한다. 제3 튜닝 뱅크(582)는 도 20의 제2 튜닝 뱅크(550)와 실질적으로 동일한 구성을 가질 수 있다. 따라서, 튜닝 제어 신호(TCS6)의 비트들에 따라 제3 노드(N73)의 전압의 일부가 제3 튜닝 뱅크(582)에 저장되고, 이에 따라 바이어스 전압(VBN)의 크기가 조절되어 제3 노이즈 성분(N_ASB)의 위상이 조절될 수 있다. 따라서 픽셀 노드(PN)에 제공되는 제3 노이즈 성분(N_ASB)의 위상을 제2 노이즈 성분(N_AS)의 위상과 반대가 되도록 조절할 수 있다.

즉, 도 21의 바이어스 생성 회로(400g)에서는 제1 튜닝 뱅크(563)에서 제3 노이즈 성분(N_ASB)의 크기를 조절하고, 제2 튜닝 뱅크(572) 및 제3 튜닝 뱅크(582)에서 제3 노이즈 성분(N_ASB)의 위상을 조절하여, 제2 노이즈 성분(N_AS)이 제3 노이즈 성분(N_ASB)에 의하여 상쇄되도록 할 수 있다.

도 21에서 샘플링 제어 신호(SPC6) 및 튜닝 제어 신호들(TCS4, TCS5, TCS6)은 제어 회로(200)에서 제공되는 제3 제어 신호(CTL3)에 포함될 수 있다.

도 22는 본 발명의 실시예들에 따른 비교기의 동작을 설명하기 위한 도면이다.

도 22에는 단위 픽셀(110a), 픽셀 바이어스 회로(350) 및 CDS 회로(320a)의 비교기(327)가 도시된다.

도 22를 참조하면, 단위 픽셀(110a)이 연결되는 전원 전압(VDD)은 제1 노이즈 성분(NP)을 포함하고, 이에 의하여 단위 픽셀(110a)에서 출력되는 아날로그 신호(AS)는 제2 노이즈 성분(N_AS)을 포함하게 된다. 도 19 내지 도 21을 참조하여 설명한 바와 같이, 바이어스 전압 생성기(400e, 400f, 400g)는 바이어스 전압(VBN)의 AC 성분(N_VBN)을 조절하여 픽셀 바이어스 회로(350)에서 픽셀 노드(PN)로 출력되는 제3 노이즈 성분(N_ASB)의 크기 및/또는 위상을 조절하여 제2 노이즈 성분(N_AS)이 제3 노이즈 성분(N_ASB)에 의하여 상쇄되도록 할 수 있다. CDS 회로(320a)의 비교기(327)는 램프 전압(VR)과 아날로그 신호(AS)에 대하여 비교 동작을 수행하여 비교 신호(CMP)를 출력하는데 아날로그 신호(AS)의 제2 노이즈 성분(N_AS)은 제3 노이즈 성분(N_ASB)에 의하여 상쇄된다. 따라서 비교 신호(CMP)는 노이즈 성분을 포함하지 않게 된다.

도 23은 본 발명의 일 실시예에 따른 이미지 센서를 카메라에 응용한 예를 나타내는 블록도이다.

도 23을 참조하면, 카메라(600)는 수광 렌즈(610), 이미지 센서 칩(605) 및 엔진부(640)를 포함할 수 있다. 이미지 센서 칩(605)은 이미지 센서(620) 및 광원 모듈(630)을 포함할 수 있다. 실시예에 따라, 이미지 센서 (620) 및 광원 모듈(630)은 각각 별도의 장치로 구현되거나, 광원 모듈(630) 중 적어도 일부의 구성이 이미지 센서(620)에 포함되도록 구현될 수 있다. 또한 수광 렌즈(610)는 이미지 센서 칩(605)의 일부 구성 요소로서 포함될 수도 있다. 광원 모듈(630)은 광원(631) 및 렌즈(632)를 포함할 수 있다.

이미지 센서(620)는 도 2의 이미지 센서(10)를 포함할 수 있다. 따라서 이미지 센서(620)는 픽셀 어레이와 리드-아웃 회로를 포함할 수 있다. 상기 픽셀 어레이는 복수의 로우들과 복수의 칼럼들로 구성되는 매트릭스 형태로 배열되며, 각각이 입사광을 전기 신호로 변환하여 저장하는 복수의 단위 픽셀들을 구비할 수 있고, 상기 리드-아웃 회로는 단위 픽셀에서 출력되는 아날로그 신호와 비교되는 기준 전압의 노이즈 성분의 크기를 상기 아날로그 신호에 포함되는 노이즈 성분의 크기와 동일하게 조절하거나 픽셀 바이어스 회로에서 제공되는 노이즈 성분의 성분의 크기를 상기 아날로그 신호에 포함되는 노이즈 성분의 크기와 동일하게 하고 위상을 반대로 하여 노이즈 성분를 상쇄시킬 수 있다.

수광 렌즈(610)는 이미지 센서(620)의 수광 영역(예를 들어, 도 2의 픽셀 어레이(100))으로 입사광을 집광시킬 수 있다. 이미지 센서(620)는 수광 렌즈(610)를 통하여 입사된 광을 처리하여 컬러 및/또는 거리 정보를 포함하는 데이터(DATA1)를 생성할 수 있다. 예를 들어, 이미지 센서(620)에서 생성되는 데이터(DATA1)는 광원 모듈(630)에서 방출된 적외선 또는 근적외선을 이용하여 생성된 거리 데이터 및 외부 가시광선을 이용하여 생성된 베이어 패턴의 RGB 데이터를 포함할 수 있다. 이미지 센서(620)은 클록 신호(CLK)에 기초하여 데이터(DATA1)를 엔진부(640)에 제공할 수 있다. 실시예에 따라, 이미지 센서(620)은 MIPI(Mobile Industry Processor Interface) 및/또는 CSI(Camera Serial Interface)를 통하여 엔진부(640)와 인터페이싱할 수 있다.

엔진부(640)는 이미지 센서 칩(605)를 제어한다. 또한, 엔진부(640)는 이미지 센서(620)으로부터 수신된 데이터(DATA1)를 처리할 수 있다. 예를 들어, 엔진부(640)는 이미지 센서(620)으로부터 수신된 데이터(DATA1)에 기초하여 컬러 데이터를 생성할 수 있다. 다른 예에서, 엔진부(640)는 데이터(DATA1)에 포함된 상기 RGB 데이터에 기초하여 휘도 성분, 상기 휘도 성분과 청색 성분의 차, 및 휘도 성분과 적색 성분의 차를 포함하는 YUV 데이터를 생성하거나, 압축 데이터, 예를 들어 JPEG(Joint Photography Experts Group) 데이터를 생성할 수 있다. 엔진부(640)는 호스트/어플리케이션(660)에 연결될 수 있으며, 엔진부(640)는 마스터 클록(MCLK)에 기초하여 데이터(DATA2)를 호스트/어플리케이션(660)에 제공할 수 있다. 또한, 엔진부(640)는 SPI(Serial Peripheral Interface) 및/또는 I2C(Inter Integrated Circuit)를 통하여 호스트/어플리케이션(660)과 인터페이싱할 수 있다.

도 24는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 이미징 시스템을 나타낸다.

도 24를 참조하면, 이미징 시스템(700)은 이미지 센서(710), 컨트롤러(730, 또는 프로세서) 및 디스플레이 장치(750)를 포함할 수 있다. 도 24에 도시된 바와 같이, 이미지 센서(710)는 컨트롤러(730)를 통하여 디스플레이 장치(750)와 연결될 수 있다. 따라서, 디스플레이 장치(750)는 이미지 센서(710)에서 출력되는 이미지 신호에 기초하여 이미지를 표시할 수 있다. 이미지 센서(710)는 도 2의 이미지 센서(10)를 포함할 수 있다. 따라서 이미지 센서(710)는 노이즈 성분를 상쇄시킬 수 있다.

도 25는 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 26은 도 25의 전자 기기가 스마트폰으로 구현되는 일 예를 나타내는 도면이며, 도 27은 도 25의 전자 기기가 디지털 카메라로 구현되는 일 예를 나타내는 도면이다.

도 25 내지 도 27을 참조하면, 전자 기기(1000)는 프로세서(1010), 메모리 장치(1020), 저장 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 이미지 센서(1060)를 포함할 수 있다. 실시예에 따라, 전자 기기(1000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 한편, 도 25에 도시된 바와 같이, 전자 기기(1000)는 스마트폰으로 구현될 수도 있고, 도 26에 도시된 바와 같이, 전자 기기(1000)는 디지털 카메라로 구현될 수도 있다. 전자 기기(1000)에 포함되는 이미지 센서(1060)는 도 2의 이미지 센서(10)를 포함할 수 있다. 따라서 이미지 센서(1060)는 단위 픽셀에서 출력되는 아날로그 신호와 비교되는 기준 전압의 노이즈 성분의 크기를 상기 아날로그 신호의 크기와 동일하게 조절하여 노이즈 성분를 상쇄시킬 수 있다.

프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU), 어플리케이션 프로세서(Application Processor; AP) 등일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1020)는 전자 기기(1000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 저장 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다.

입출력 장치(1040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 디스플레이 장치, 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 파워를 공급할 수 있다. 이미지 센서(1060)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 상술한 바와 같이,

한편, 이미지 센서(1060)는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 이미지 센서(1060)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

이미지 센서(1060)는 프로세서(1010)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다. 한편, 도 26에는 전자 기기(1000)가 스마트폰으로 구현된 예가 도시되어 있고, 도 27에는 전자 기기(1000)가 디지털 카메라(예를 들어, 미러리스(mirror-less) 카메라 등)로 구현된 예가 도시되어 있으나, 전자 기기(1000)의 구현이 그에 한정되는 것이 아님을 이해할 수 있을 것이다. 즉, 전자 기기(1000)는 이미지 센서(1060)를 이용하는 다양한 형태의 모든 전자 기기로 해석되어야 한다. 예를 들어, 전자 기기(1000)는 휴대폰, 스마트패드, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP) 등으로 구현될 수 있다.

도 28은 도 25의 전자 기기에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

도 28을 참조하면, 전자 기기(1000)는 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 이동 전화기, 피디에이, 피엠피, 스마트폰 등)로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다. 어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(1111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 광 디시리얼라이저(DES)를 포함할 수 있다. 나아가, 전자 기기(1000)는 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 전자 기기(1000)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있다. 한편, 전자 기기(1000)는 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램 장치(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 전자 기기(1000)는 초광대역(Ultra WideBand; UWB)(1210), 무선랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 전자 기기(1000)에서 사용되는 인터페이스는 상술한 인터페이스로 한정되는 것이 아님을 이해할 수 있을 것이다.

도 29는 본 발명의 실시예들에 따른 다양한 사물들 또는 사물 인터넷(Internet of Things, IoT) 장치들이 인터넷에 연결된 시스템을 나타내는 개략도이다.

도 29를 참조하면, 시스템(1200)은 인터넷과 연결된 제어 장치(1210), 상기 제어장치(1210)에 연결된 다양한 IoT 장치들(1220~1230), 상기 제어장치(1210)와 근거리 통신을 통해 연결되며 사용자 인터페이스를 제공하는 제1 전자장치(1205-1), 및 상기 제어장치(1210)와 원격으로 인터넷 등을 통하여 연결된 제2 전자장치(1205-2)를 포함할 수 있다. 일 실시예에서, 상기 제1 전자장치(1205-1)은 상기 제2 전자장치(1205-2)와 동일한 장치일 수 있다.

일 실시예에서, 상기 제어장치(1210), 단독 기기(stand-alone device)일 수 있다. 다른 실시예에서는, 상기 제어 장치(1210)는 홈 네트워크 제어 장치(home networking controller), 셋탑박스(set-top box), 미디어 장치((예를들어, 삼성 홈싱크TM, 구글 TVTM, 애플 TVTM), 게임 콘솔(game console) (예를 들어, 마이크로소프트 XBOXTM, 소니 플레이스테이션TM), 네트워크 액세스 포인트(network access point), 보안 제어 패널(security control panel), 또는 홈 환경 제어 장치(home climate controller) 중 적어도 하나 또는 이들의 조합을 포함할 수 있다.

상기 제어장치(1210)는 다양한 외부 전자장치들(IoT 장치들)(1120 ~1230)과 다양한 통신 방식을 이용하여, 유선 및/또는 무선으로 연결될 수 있다. 실시예에 따라서, 상기 통신 방식들의 예들은, 와이파이(WIFI), 블루투스(bluetooth), BLE(buletooth low energy), 지그비(zigbee), 전력선통신(power line communication), 적외선 통신(infrared transmission, IR) 또는 초음파 통신(ultrasound communication) 중 적어도 하나를 포함할 수 있다.

실시예에 따라서, 상기 제어장치(1210)는 상기 IoT 장치들(1220D~1230)과 연결되어, 상기 IoT 장치들(1220~1230)을 제어하고, 상기 IoT 장치들(1220~1230)과 데이터를 통신하는 기능을 할 수 있다. 다른 실시예에서는, 상기 제어장치(1210)는 상기 IoT 장치들(1220~1230)로부터의 데이터를 수집하여, 인터넷을 통하여 외부 네트워크 상의 다른 장치(예를 들어, 서버 또는 다른 게이트웨이 장치들)로 전달하는 게이트웨이(gateway)의 역할을 수행할 수 있다.

실시예에 따라서, 상기 제어장치(1210)는 적어도 하나의 클라우드(cloud)와 연결될 수 있다. 상기 클라우드에서는, 상기 제어장치(1210)와 유사한 다른 장치들로부터 수집한 데이터를 이용하여 빅데이터(big data)를 형성할 수 있다. 상기 수집된 데이터는 특정 목적(예를 들어, 광고)를 위해 사용될 수 있다. 다른 실시예에서, 상기 제어장치(1210)은, 개인 클라우드 (예를 들어, DropboxTM, iCloudTM, SugarSyncTM, SkydriveTM, Google DriveTM 등)와 연결될 수 있다.

도 29에서, 상기 IoT 장치들(1220~1230)은, 가정용 기기(예: TV(1220), 냉장고(1223), 오븐(1225), 세탁기, 건조기 등), 전등 시스템(1222), 화재 경보 시스템(1221), 계량기(예: 전기계량기(electricity meter)(1226), 가스 계량기 등), 태양광 발전 시스템(solar power system), 스트링클러 시스템(sprinkler system)(1224), 온도 조절 시스템(thermostat)(1227), 또는 보안 시스템(security system)(1228) 중 적어도 하나를 포함할 수 있다. 다른 실시예들에서는, 다른 다양한 IoT 장치들이 상기 제어장치(1210)에 연결될 수 있다.

일 실시예에서, 상기 전자장치(1205-1, 1205-2)(예를 들어, 스마트폰 또는 태플릿 컴퓨팅 장치) 및/또는 선택적으로 웨어러블 장치 (예를 들어, 스마트 글래스(1229) 또는 스마트워치(1230))은, 상기 제어 장치(1210)의 사용자 인터페이스로서의 기능을 수행할 수 있다. 상기 전자 장치(1205-1 또는 1205-2)는, 상기 제어장치(1210)를 통하여, 다양한 IoT 장치들(1220~1230)을 제어할 수 있다.

일 실시예에서, 상기 전자 장치(1205-1)는 상기 제어장치(1210)와 근거리 통신 방식(예: 와이파이, 블루투스, BLE, 지그비, 적외선 통신(IR) 또는 초음파 통신 등)을 이용하여 직접 연결될 수 있다. 다른 실시예에서, 상기 전자 장치(1205-2)는 인터넷 네트워크 또는 셀룰러 네트워크(cellular network)를 통해 상기 제어장치(1210)와 연결될 수 있다.

실시예에 따라서, 상기 전자장치(1205-1)은, 위치에 따라, 통신방식을 달리할 수 있다. 예를 들어, 상기 전자장치(1205-1)은, 상기 제어장치(1210)와 가까울 경우 근거리 통신을 이용하고, 상기 제어장치(1210)와 원거리에 위치한 경우, 인터넷 네트워크 또는 셀룰러 네트워크를 이용하여 상기 제어 장치(1210)과 통신할 수 있다.

실시예에 따라서, 상기 제어 장치(1210)는, 선택적으로, 상기 TV (1220)와 유선으로 연결되고, 상기 TV(1220)를 사용자 인터페이스로서 사용할 수 있다.

상기 전자장치(1205-1, 1205-2) 및 스마트 글래스(1229) 또는 스마트워치(1230) 중 적어도 일부는 도 2의 이미지 센서를 포함하여 전원 노이즈를 감소시킬 수 있다.

본 발명은 다양한 분야의 이미지 센서 및 이미지 시스템에서 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.

상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

일정한 크기의 기울기로 변화하는 램프 신호를 생성하는 램프 신호 생성기;
제1 노이즈 성분을 포함하는 전원 전압을 기초로 바이어스 전압을 생성하는 바이어스 전압 생성기; 및
상기 바이어스 전압 및 상기 램프 신호에 기초하여 기준 전압을 생성하고, 상기 기준 전압을 기초로 제2 노이즈 성분이 부가된, 픽셀로부터의 아날로그 신호에 대하여 아날로그-디지털 변환을 수행하여 상기 아날로그 신호에 상응하는 디지털 신호를 생성하는 변환 회로를 포함하고,
상기 바이어스 전압 생성기는 상기 바이어스 전압에 포함되는 AC 성분의 크기를 조절하여 상기 기준 전압에 부가되는 제3 노이즈 성분의 크기를 상기 제2 노이즈 성분의 크기와 동일하도록 조절하고,
상기 변환 회로는 상기 전원 전압과 접지 전압 사이에 직렬로 연결되는 제1 피모스 트랜지스터, 제2 피모스 트랜지스터 및 제3 피모스 트랜지스터를 포함하여 상기 바이어스 전압과 상기 램프 신호를 기초로 상기 기준 전압을 생성하는 램프 버퍼를 포함하고,
상기 제1 피모스 트랜지스터는 상기 전원 전압에 연결되는 소스, 상기 바이어스 전압을 수신하는 게이트 및 상기 제2 피모스 트랜지스터에 연결되는 드레인을 포함하고,
상기 제2 피모스 트랜지스터는 상기 제1 피모스 트랜지스터에 연결되는 소스, 캐스코드 전압을 수신하는 게이트 및 출력 노드에서 상기 제3 피모스 트랜지스터에 연결되는 드레인을 포함하고,
상기 제3 피모스 트랜지스터는 상기 출력 노드에서 상기 제2 피모스 트랜지스터에 연결되는 소스, 상기 램프 신호를 수신하는 게이트 및 상기 접지 전압에 연결되는 드레인을 포함하고,
상기 출력 노드에서 상기 기준 전압이 제공되는 이미지 센서의 리드-아웃(read-out) 회로.
제1항에 있어서, 상기 변환 회로는
상기 기준 전압을 기초로 상기 아날로그 신호에 대하여 상관 이중 샘플링을 수행하여 비교 신호를 생성하는 상관 이중 샘플링 회로; 및
상기 비교 신호 및 카운트 클럭 신호에 기초하여 상기 아날로그 신호에 상응하는 상기 디지털 신호를 생성하는 카운터를 더 포함하는 이미지 센서의 리드-아웃 회로.
제1항에 있어서, 상기 바이어스 전압 생성기는
상기 전원 전압과 제1 노드 사이에 연결되어 제1 전류를 생성하는 제1 전류원;
상기 제1 노드, 접지 전압 및 제2 노드에 연결되고, 상기 제1 전류에 비례하는 제1 서브 전류와 제2 서브 전류의 합에 해당하는 제2 전류를 상기 제2 노드에 출력하는 전류 미러; 및
상기 전원 전압과 상기 제2 노드 사이에 연결되고 상기 제2 전류에 기초한 상기 바이어스 전압을 상기 변환 회로에 제공하는 제4 피모스 트랜지스터를 포함하고,
상기 전류 미러는 상기 제1 서브 전류의 크기와 상기 제2 서브 전류의 크기의 비를 조절하여 상기 AC 성분의 크기를 조절하는 이미지 센서의 리드-아웃 회로.
제3항에 있어서, 상기 전류 미러는
상기 제1 노드에 연결되는 드레인과 게이트 및 상기 접지 전압에 연결되는 소스를 구비하는 제1 엔모스 트랜지스터;
상기 제1 노드, 상기 제2 노드 및 상기 접지 전압 사이에 연결되고, 제1 스위칭 제어 신호에 응답하여 크기가 변화화는 상기 제1 서브 전류를 생성하는 제1 전류 생성 회로; 및
상기 제2 노드 및 상기 접지 전압 사이에 상기 제1 전류 생성 회로에 병렬로 연결되고, 제2 스위칭 제어 신호에 응답하여 크기가 변화하는 상기 제2 서브 전류를 생성하는 제2 전류 생성 회로를 포함하고,
상기 제1 전류 생성 회로는
상기 제2 노드에 서로 병렬로 연결되는 복수의 제1 스위치들; 및
상기 제1 스위치들과 상기 접지 전압 사이에 서로 병렬로 연결되고, 상기 제1 스위치들 각각에 연결되는 복수의 제2 엔모스 트랜지스터들을 포함하고, 상기 제2 전류 생성 회로는
상기 제2 노드에 서로 병렬로 연결되는 복수의 제2 스위치들; 및
상기 제2 스위치들과 상기 접지 전압 사이에 서로 병렬로 연결되고, 상기 제2 스위치들 각각에 연결되는 복수의 제2 전류원들을 포함하고,
상기 제2 엔모스 트랜지스터들 각각의 게이트는 상기 제1 엔모스 트랜지스터의 게이트와 상기 제1 노드에서 연결되고,
상기 제1 서브 전류의 크기와 상기 제2 서브 전류의 크기는 조절가능한 이미지 센서의 리드-아웃 회로.
제1항에 있어서, 상기 바이어스 전압 생성기는
상기 전원 전압과 제1 노드 사이에 연결되어 제1 전류를 생성하는 전류원;
상기 제1 노드, 접지 전압 및 제2 노드에 연결되고, 상기 제1 전류에 비례하는 제2 전류를 상기 제2 노드에 출력하는 전류 미러; 및
상기 전원 전압과 상기 제2 노드 사이에 연결되고 상기 바이어스 전압을 제공하는 제4 피모스 트랜지스터;
상기 피모스 트랜지스터와 제3 노드 사이에 연결되고, 샘플링 제어 신호에 응답하여 스위칭되는 샘플링 스위치;
상기 전원 전압과 상기 제3 노드 사이에 연결되고, 제1 스위칭 제어 신호에 응답하여 상기 바이어스 전압의 제1 포션을 샘플링하는 제1 샘플링 뱅크; 및
상기 제3 노드와 상기 접지 전압 사이에 연결되고, 제2 스위칭 제어 신호에 응답하여 상기 바이어스 전압의 제2 포션을 샘플링하는 제2 샘플링 뱅크를 포함하고,
상기 AC 성분의 크기는 상기 제1 포션과 상기 제2 포션의 비율에 의하여 결정되는 이미지 센서의 리드-아웃 회로.
제5항에 있어서, 상기 제1 샘플링 뱅크는
상기 전원 전압에 서로 병렬로 연결되는 복수의 제1 커패시터들; 및
상기 제1 커패시터들과 상기 제3 노드 사이에 서로 병렬로 연결되고, 상기 제1 커패시터들 각각에 연결되는 복수의 제1 스위치들을 포함하고,
상기 제2 샘플링 뱅크는
상기 제3 노드에 서로 병렬로 연결되는 복수의 제2 스위치들; 및
상기 제2 스위치들과 상기 접지 전압 사이에 서로 병렬로 연결되고, 상기 제2 스위치들 각각에 연결되는 복수의 제2 커패시터들을 포함하고,
상기 AC 성분의 크기는 상기 제1 포션의 크기 크기와 상기 제2 포션의 크기의 비에 따라 조절되는 이미지 센서의 리드-아웃 회로.
제1항에 있어서, 상기 바이어스 전압 생성기는
상기 전원 전압과 제1 노드 사이에 연결되어 제1 전류를 생성하는 전류원;
상기 제1 노드, 상기 전원 전압, 접지 전압 및 제3 노드에 연결되고, 내부의 샘플링 스위치가 연결되는 경우, 상기 제1 전류에 비례하는 제2 전류를 상기 제3 노드에 출력하는 스위치드 전류 미러; 및
상기 전원 전압에 연결되는 소스, 상기 제3 노드에 연결되는 게이트와 드레인을 구비하고, 상기 제2 전류에 기초한 상기 바이어스 전압을 상기 변환 회로에 제공하는 제4 피모스 트랜지스터를 포함하는 이미지 센서의 리드-아웃 회로.
제7항에 있어서, 상기 스위치드 전류 미러는
상기 제1 노드에 연결되는 드레인과 게이트 및 상기 접지 전압에 연결되는 소스를 구비하는 제1 엔모스 트랜지스터;
상기 제1 엔모스 트랜지스터의 상기 게이트에 연결되는 상기 샘플링 스위치와 연결되는 제2 노드와 상기 전원 전압 사이에 연결되고, 제1 스위칭 제어 신호에 응답하여, 상기 제2 노드의 세컨더리 바이어스 전압의 제1 포션을 샘플링하는 제1 샘플링 뱅크;
상기 제2 노드와 상기 접지 전압 사이에 연결되고, 제2 스위칭 제어 신호에 응답하여 상기 세컨더리 바이어스 전압의 제2 포션을 샘플링하는 제2 샘플링 뱅크; 및
상기 제2 노드에 연결되는 게이트, 상기 제3 노드에 연결되는 드레인 및 상기 접지 전압에 연결되는 소스를 구비하는 제2 엔모스 트랜지스터를 더 포함하고,
상기 AC 성분의 크기는 상기 제1 포션과 상기 제2 포션의 비율에 의하여 결정되는 이미지 센서의 리드-아웃 회로.
제1항에 있어서, 상기 바이어스 전압 생성기는
제1 노드와 접지 전압 사이에 연결되고, 상기 제1 노드로부터 제1 전류를 인입시키는 전류원;
상기 제1 노드, 상기 전원 전압, 상기 접지 전압 및 제3 노드에 연결되고, 내부의 샘플링 스위치가 연결되는 경우, 상기 제1 전류에 비례하는 제2 전류를 상기 제3 노드에 출력하는 스위치드 전류 미러; 및
상기 제3 노드와 상기 접지 전압 및 제4 노드에 연결되고, 상기 제2 전류를 복사하여 상기 제2 전류에 비례하는 제3 전류를 상기 제4 노드에 출력하는 전류 미러; 및
상기 전원 전압에 연결되는 소스, 상기 제4 노드에 연결되는 게이트와 드레인을 구비하고, 상기 제3 전류에 기초한 상기 바이어스 전압을 상기 변환 회로에 제공하는 제4 피모스 트랜지스터를 포함하고,
상기 스위치드 전류 미러는
상기 전원 전압에 연결되는 소스, 상기 제1 노드에 연결되는 게이트와 드레인을 구비하는 제5 피모스 트랜지스터;
상기 제5 피모스 트랜지스터의 상기 게이트에 연결되는 상기 샘플링 스위치와 연결되는 제2 노드와 상기 전원 전압 사이에 연결되고, 제1 스위칭 제어 신호에 응답하여, 상기 제2 노드의 전압의 제1 포션을 샘플링하는 제1 샘플링 뱅크;
상기 제2 노드와 상기 접지 전압 사이에 연결되고, 제2 스위칭 제어 신호에 응답하여 상기 제2 노드의 전압의 제2 포션을 샘플링하는 제2 샘플링 뱅크; 및
상기 제2 노드에 연결되는 게이트, 상기 전원 전압에 연결되는 소스 및 상기 제3 노드에 연결되는 드레인을 구비하는 제6 피모스 트랜지스터를 더 포함하고,
상기 AC 성분의 크기는 상기 제1 포션과 상기 제2 포션의 비율에 의하여 결정되는 이미지 센서의 리드-아웃 회로.
전원 전압에 연결되고, 입사광을 감지하여 아날로그 신호를 각각 생성하는 복수의 픽셀들을 구비하는 픽셀 어레이;
일정한 크기의 기울기로 변화하는 램프 신호를 생성하는 램프 신호 생성기;
제1 노이즈 성분을 포함하는 상기 전원 전압을 기초로 바이어스 전압을 생성하는 바이어스 전압 생성기; 및
각각이 상기 바이어스 전압 및 상기 램프 신호에 기초하여 기준 전압을 생성하고, 상기 기준 전압을 기초로 제2 노이즈 성분이 부가된, 상기 아날로그 신호에 대하여 아날로그-디지털 변환을 수행하여 상기 아날로그 신호에 상응하는 디지털 신호를 생성하는 복수의 변환 회로들을 포함하고,
상기 바이어스 전압 생성기는 상기 바이어스 전압에 포함되는 AC 성분의 크기를 조절하여 상기 기준 전압에 부가되는 제3 노이즈 성분의 크기를 상기 제2 노이즈 성분의 크기와 동일하도록 조절하고,
상기 복수의 변환 회로들 각각은
상기 전원 전압과 접지 전압 사이에 직렬로 연결되는 제1 피모스 트랜지스터, 제2 피모스 트랜지스터 및 제3 피모스 트랜지스터를 포함하여 상기 바이어스 전압과 상기 램프 신호를 기초로 상기 기준 전압을 생성하는 램프 버퍼를 포함하고,
상기 제1 피모스 트랜지스터는 상기 전원 전압에 연결되는 소스, 상기 바이어스 전압을 수신하는 게이트 및 상기 제2 피모스 트랜지스터에 연결되는 드레인을 포함하고,
상기 제2 피모스 트랜지스터는 상기 제1 피모스 트랜지스터에 연결되는 소스, 캐스코드 전압을 수신하는 게이트 및 출력 노드에서 상기 제3 피모스 트랜지스터에 연결되는 드레인을 포함하고,
상기 제3 피모스 트랜지스터는 상기 출력 노드에서 상기 제2 피모스 트랜지스터에 연결되는 소스, 상기 램프 신호를 수신하는 게이트 및 상기 접지 전압에 연결되는 드레인을 포함하고,
상기 출력 노드에서 상기 기준 전압이 제공되는 이미지 센서.