KR20150028046A - 이미지 센서와, 이를 포함하는 이미지 처리 시스템 - Google Patents

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최원호
박재정
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삼성전자주식회사
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Abstract

CMOS 이미지 센서는 선택 신호와 데이터에 기초하여 결정된 제1신호 전송 라인의 제1신호의 제1스윙 폭을 상기 제1신호 전송 라인에 접속된 제1스윙 폭 제어 회로들을 이용하여 조절하는 제1신호 전송 회로와, 상기 선택 신호와 상보 데이터에 기초하여 결정된 제2신호 전송 라인의 제2신호의 제2스윙 폭을 상기 제2신호 전송 라인에 접속된 제2스윙 폭 제어 회로들을 이용하여 조절하는 제2신호 전송 회로를 포함한다. 상기 제1스윙 폭 제어 회로들과 상기 제2스윙 폭 제어 회로들은 네가티브 피드백을 사용한다.

Description

이미지 센서와, 이를 포함하는 이미지 처리 시스템{IMAGE SENSOR AND IMAGE PROCESSING SYSTEM HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 이미지 센서에 관한 것으로, 특히 신호 전송 라인을 통해 전송되는 신호의 스윙 폭을 네가티브 피드백을 이용하여 조절할 수 있는 이미지 센서와, 이를 포함하는 이미지 처리 시스템에 관한 것이다.
이미지 센서는 광학 이미지를 전기 신호로 변환하는 장치이다.
상기 이미지 센서는 CCD(charged coupled device) 이미지 센서와 CMOS (complementary metal-oxide-semiconductor (CMOS)) 이미지 센서로 분류된다.
CMOS 이미지 센서 칩은 CMOS 반도체 공정을 이용하여 제조되는 액티브 픽셀 센서의 일종이다. 상기 CMOS 이미지 센서 칩은 복수의 픽셀들을 포함하는 픽셀 어레이를 포함한다.
상기 복수의 픽셀들 각각은 광신호를 전기 신호로 변환하는 광전 변환 소자와, 상기 전기 신호를 디지털 신호로 변환하는 부가적인 회로(additional circuitry)를 포함한다.
상기 디지털 신호를 전송하는 신호 전송 라인이 길수록, 상기 디지털 신호의 전송 속도는 상기 신호 전송 라인의 RC에 의해 느려진다. 상기 RC로 인해 디지털 신호의 전송 속도가 느려지는 것을 방지하기 위해, 상기 디지털 신호의 폭을 줄여 전송하는 방식이 사용된다.
본 발명이 이루고자 하는 기술적인 과제는 신호 전송 라인에 접속된 동기 회로로부터 가까운 곳으로부터 전송된 신호와 먼 곳으로부터 전송된 신호 사이의 지연의 차이를 줄이기 위해 상기 신호 전송 라인을 통해 전송되는 신호의 스윙 폭을 네가티브 피드백을 이용하여 조절할 수 있는 이미지 센서와 이를 포함하는 이미지 처리 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 이미지 센서는 선택 신호와 데이터에 기초하여 결정된 제1신호 전송 라인의 제1신호의 제1스윙 폭을 상기 제1신호 전송 라인에 접속된 제1스윙 폭 제어 회로들을 이용하여 조절하는 제1신호 전송 회로와, 상기 선택 신호와 상보 데이터에 기초하여 결정된 제2신호 전송 라인의 제2신호의 제2스윙 폭을 상기 제2신호 전송 라인에 접속된 제2스윙 폭 제어 회로들을 이용하여 조절하는 제2신호 전송 회로를 포함한다.
상기 CMOS 이미지 센서는 픽셀 신호를 출력하는 픽셀을 포함하는 픽셀 어레이와, 상기 픽셀 신호를 디지털 신호들로 변환하는 아날로그-디지털 변환기와, 상기 디지털 신호들 중의 어느 하나에 기초하여 상기 데이터와 상기 상보 데이터를 출력하는 메모리와, 상기 제1신호를 증폭하는 제1증폭기와, 상기 제2신호를 증폭하는 제2증폭기와, 상기 제1증폭기의 출력 신호와 상기 제2증폭기의 신호의 차이를 증폭하는 차동 증폭기와, 클락 신호에 기초하여 상기 차동 증폭기의 출력 신호를 래치하는 래치를 더 포함한다.
상기 제1스윙 폭 제어 회로들 각각은 네거티브 피드백을 이용하여 상기 제1스윙 폭을 제어하고, 상기 제2스윙 폭 제어 회로들 각각은 네거티브 피드백을 이용하여 상기 제2스윙 폭을 제어한다.
실시 예에 따라, 상기 제1스윙 폭 제어 회로들 각각은 서로 동일한 간격으로 배치되고, 상기 제2스윙 폭 제어 회로들 각각은 상기 제1스윙 폭 제어 회로들 각각에 대응되게 배치된다.
다른 실시 예에 따라, 상기 제1스윙 폭 제어 회로들 각각은 서로 다른 간격으로 배치되고, 상기 제2스윙 폭 제어 회로들 각각은 상기 제1스윙 폭 제어 회로들 각각에 대응되게 배치된다.
상기 제1스윙 폭 제어 회로들 각각은 상기 제1신호 전송 라인에 접속된 제1네가티브 피드백 회로와, 상기 제1네가티브 피드백 회로로 바이어스를 제공하는 제1바이어스 회로를 포함한다.
상기 제1네가티브 피드백 회로는 제1피드백 신호에 기초하여 동작 전압을 상기 제1신호 전송 라인으로 공급하는 제1풀-업 회로와, 상기 제1신호와 상기 제1바이어스 회로의 동작에 기초하여 상기 제1피드백 신호를 출력하는 제1피드백 신호 생성 회로를 포함한다.
상기 제2스윙 폭 제어 회로들 각각은 상기 제2신호 전송 라인에 접속된 제2네가티브 피드백 회로와, 상기 제2네가티브 피드백 회로로 바이어스를 제공하는 제2바이어스 회로를 포함한다.
상기 제2네가티브 피드백 회로는 제2피드백 신호에 기초하여 상기 동작 전압을 상기 제2신호 전송 라인으로 공급하는 제2풀-업 회로와, 상기 제2신호와 상기 제2바이어스 회로의 동작에 기초하여 상기 제2피드백 신호를 출력하는 제2피드백 신호 생성 회로를 포함한다.
상기 제1스윙 폭과 상기 제2스윙 폭은 서로 동일하고, 상기 제1스윙 폭은 상기 데이터의 스윙 폭보다 작다.
본 발명의 실시 예에 따른 이미지 처리 시스템은 CMOS 이미지 센서와, 상기 CMOS 이미지 센서로부터 출력된 이미지 데이터 신호를 처리하는 프로세서를 포함한다.
상기 CMOS 이미지 센서는 선택 신호와 데이터에 기초하여 결정된 제1신호 전송 라인의 제1신호의 제1스윙 폭을 네가티브 피드백을 이용하여 조절하는 제1신호 전송 회로와, 상기 선택 신호와 상보 데이터에 기초하여 결정된 제2신호 전송 라인의 제2신호의 제2스윙 폭을 네가티브 피드백을 이용하여 조절하는 제2신호 전송 회로를 포함한다.
상기 제1신호 전송 회로는 각각이 상기 네가티브 피드백을 이용하여 상기 제1스윙 폭을 제어하는 상기 제1신호 전송 라인에 접속된 제1스윙 폭 제어 회로들을 포함하고, 상기 제2신호 전송 회로는 각각이 상기 네가티브 피드백을 이용하여 상기 제2스윙 폭을 제어하는 상기 제2신호 전송 라인에 접속된 제2스윙 폭 제어 회로들을 포함한다.
상기 제1스윙 폭 제어 회로들 각각은 상기 제1스윙 폭을 조절하면서 상기 제1신호를 버퍼링하고, 상기 제2스윙 폭 제어 회로들 각각은 상기 제2스윙 폭을 조절하면서 상기 제2신호를 버퍼링한다.
본 발명의 실시 예에 따른 이미지 센서는, 신호 전송 라인을 통해 전송되는 신호의 스윙 폭을 네가티브 피드백을 이용하여 조절할 수 있으므로, 상기 신호 전송 라인에 접속된 동기 회로로부터 가까운 곳으로부터 전송된 신호와 먼 곳으로부터 전송된 신호 사이의 지연의 차이를 줄일 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 이미지 센서의 블록도를 나타낸다.
도 2는 도 1에 도시된 데이터 래치 블록의 상세 블록도를 나타낸다.
도 3은 도 2에 도시된 데이터 래치 블록의 구체적인 회로도를 나타낸다.
도 4는 클락 신호와 선택 신호들의 타이밍도를 나타낸다.
도 5는 도 3에 도시된 제1신호 전송 회로 또는 제2신호 전송 회로의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 2에 도시된 데이터 래치 블록의 동작을 설명하기 위한 플로우차트이다.
도 7은 도 1에 도시된 이미지를 센서를 포함하는 이미지 처리 시스템의 일 실시 예에 따른 블록도를 나타낸다.
도 8은 도 1에 도시된 이미지를 센서를 포함하는 이미지 처리 시스템의 다른 실시 예에 따른 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 이미지 센서의 블록도를 나타낸다.
도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버 (130), 아날로그-디지털 변환 블록(150), 데이터 래치 블록(170), 및 컬럼 디코더 (190)를 포함할 수 있다.
이미지 센서(100)는 CMOS 제조 공정에 따라 제조될 수 있는 CMOS 이미지 센서일 수 있다. 상기 CMOS 이미지 센서는 다양한 이미지 처리 시스템에 구현될 수 있다.
픽셀 어레이(110)는 복수의 픽셀들(111)을 포함한다. 복수의 픽셀들(111) 각각으로부터 출력된 아날로그 픽셀 신호는 복수의 컬럼들(COL1~COLm; m은 자연수) 각각으로 전송될 수 있다. 복수의 픽셀들(111) 각각은 광전 변환 소자와 상기 광전 변환 소자로부터 출력된 전하들에 기초하여 아날로그 픽셀 신호를 출력할 수 있는 리드아웃(readout) 회로를 포함할 수 있다.
로우 드라이버(130)는 복수의 픽셀들(111) 각각의 동작을 제어할 수 있는 복수의 제어 신호들을 복수의 픽셀들(111) 각각으로 출력할 수 있다.
아날로그-디지털 변환 블록(150)은 복수의 아날로그-디지털 변환기들 (analog-to-digital converters(ADCs))을 포함하고, 상기 복수의 ADC들 각각은 복수의 컬럼들(COL1~COLm) 각각으로부터 출력된 아날로그 픽셀 신호에 대해 아날로그-디지털 변환을 수행한다.
데이터 래치 블록(170)은 복수의 선택 신호들(CSEL<1>~CSEL<m>)과 복수의 ADC들로부터 출력된 디지털 신호들에 기초하여 생성된 디지털 이미지 신호들 (DO1~DOk; k는 자연수)을 래치한다.
컬럼 디코더(190)는 컬럼 어드레스들(YADD)에 기초하여 복수의 선택 신호들 (CSEL<1>~CSEL<m>)을 생성하고, 복수의 선택 신호들(CSEL<1>~CSEL<m>)을 데이터 래치 블록(170)으로 출력한다.
도 2는 도 1에 도시된 데이터 래치 블록의 상세 블록도를 나타낸다.
도 2에서는 설명의 편의를 위해 아날로그-디지털 변환 블록(150)과 데이터 래치 블록(170)이 함께 도시된다.
아날로그-디지털 변환 블록(150)은 복수의 ADC들을 포함하고, 각 ADC는 각 컬럼(COL1~COLm)으로부터 출력된 아날로그 픽셀 신호를 k(k는 자연수)-비트 디지털 신호들로 변환한다.
도 3은 도 2에 도시된 데이터 래치 블록의 구체적인 회로도를 나타낸다.
도 2와 도 3을 참조하면, 데이터 래치 블록(170)은 k-개의 신호 처리 회로들 (170-1~170-k)을 포함한다.
제1신호 처리 회로(170-1)는 k-비트 디지털 신호들 중에서 LSB(least significant bit)를 처리할 수 있다.
제1신호 처리 회로(170-1)는 복수의 메모리들(170-1~170-m), 제1신호 전송 회로(201), 제2신호 전송 회로(202), 제1증폭기(180-1), 제2증폭기(181-1), 차동 증폭기(183-1), 및 래치(185-1)를 포함한다.
제1신호 전송 회로(201)와 제2신호 전송 회로(202) 각각은 비동기식 (asynchronous) 신호 전송 회로의 기능을 수행할 수 있다.
복수의 메모리들(170-1~170-m) 각각은 복수의 ADC들 각각으로부터 출력된 k-비트 디지털 신호들 중에서 첫 번째 비트(또는 첫 번째 비트 값)를 수신하여 저장할 수 있다. 예컨대, 복수의 메모리들(170-1~170-m) 각각은 SRAM(static random access memory), 래치(latch) 또는 플립-플롭으로 구현될 수 있다.
복수의 메모리들(170-1~170-m) 각각은 데이터(DT1<1>~DTm<1>)와 상보 데이터 (DT1b<1>~DTmb<1>)를 출력할 수 있다.
제1신호 전송 회로(201)는 제1신호 전송 라인(DB1), 복수의 제1풀-다운 회로들(171-1~171-m), 및 복수의 제1스윙 폭 제어 회로들(172-1~172-q; q는 자연수, q<m)을 포함한다.
제1신호 전송 라인(DB1)은 데이터 버스라고 불릴 수 있다.
복수의 제1풀-다운 회로들(171-1~171-m) 각각은, 대응되는 선택 신호 (CSEL<1>~CSEL<m>)와 대응되는 데이터(DT1<1>~DTm<1>)에 기초하여, 제1신호 전송 라인(DB1)의 제1신호(VA)의 레벨을 결정할 수 있다.
복수의 제1풀-다운 회로들(171-1~171-m) 각각은 제1신호 전송 라인(DB1)과 접지 사이에 직렬로 접속된 NMOS 트랜지스터들(N1과 N2)을 포함한다.
예컨대, 제1풀-다운 회로(171-1)로 하이 레벨(또는 데이터 '1')을 갖는 선택 신호(CSEL<1>)와 하이 레벨을 갖는 데이터(DT1<1>)가 입력되면, 도 5에 도시된 바와 같이 제1신호(VA)의 레벨은 초기 설정 레벨(VSW1)보다 낮아질 수 있다. 그 외의 경우, 제1신호(VA)의 레벨은 초기 설정 레벨(VSW1)을 유지할 수 있다.
각 제1풀-다운 회로(171-2~171-m)의 구조와 동작은 제1풀-다운 회로(171-1)의 구조와 동작과 실질적으로 동일하다.
복수의 제1스윙 폭 제어 회로들(172-1~172-q) 각각은 제1신호 전송 라인 (DB1)에 접속된다. 복수의 제1스윙 폭 제어 회로들(172-1~172-q) 각각은 네거티브 피드백(negative feedback) 또는 네거티브 피드백 루프(negative feedback loop)를 이용하여 제1신호(VA)의 스윙 폭(swing width)을 작고 일정하게 유지할 수 있다.
예컨대, 네거티브 피드백 루프의 피드백 팩터(feedback factor) 또는 피드백 이득은 1일 수 있으나 이에 한정되는 것은 아니다.
복수의 제1스윙 폭 제어 회로들(172-1~172-q) 각각은 제1신호(VA)의 스윙 폭 (SW)을 작고 일정하게 유지하면서 제1신호(VA)를 버퍼링할 수 있다.
도 5에 도시된 바와 같이, 제1신호(VA)의 스윙 폭(SW)은 각 데이터 (DT1<1>~DTm<1>)의 스윙 폭보다 상당히 작다. 예컨대, 각 데이터(DT1<1>~DTm<1>)의 스윙 폭은 동작 전압(VDD)과 접지 전압(VSS)에 기초하여 결정될 수 있다. 제1신호 (VA)의 스윙 폭(SW)은 50㎷~200㎷일 수 있다.
예컨대, 제1스윙 폭 제어 회로(172-1)는 네거티브 피드백 회로와 바이어스 회로를 포함한다.
상기 네거티브 피드백 회로는 복수의 PMOS 트랜지스터들(P1과 P2)을 포함한다. 제1PMOS 트랜지스터(P1)는 동작 전압(VDD)을 공급하는 파워 라인과 제1신호 전송 라인(DB1) 사이에 접속되고, 피드백 신호에 기초하여 동작 전압(VDD)을 제1신호 전송 라인(DB1)으로 공급한다.
다이오드-접속된 제2PMOS 트랜지스터(P2)는 제1신호 전송 라인(DB1)과 바이어스 회로 사이에 접속되고, 제1신호(VA) 및/또는 기준 전압(VREF)에 기초하여 상기 피드백 신호를 생성할 수 있다. 예컨대, 다이오드-접속된 제2PMOS 트랜지스터 (P2)는 피드백 신호 생성 회로의 일 예로서 사용될 수 있다.
상기 바이어스 회로는 다이오드-접속된 제2PMOS 트랜지스터(P2)와 접지 사이에 접속되고, 기준 전압(REF)에 응답하여 상기 네거티브 피드백 회로의 바이어스, 예컨대 바이어스 전압 또는 바이어스 전류를 제공한다.
상기 바이어스 회로는 기준 전압(REF)에 기초하여 게이팅되는 NMOS 트랜지스터(N3)로 구현될 수 있다.
각 제1스윙 폭 제어 회로(172-2~172-q)의 구조와 동작은 제1스윙 폭 제어 회로(172-1)의 구조와 동작과 실질적으로 동일하다.
다양한 실시 예들에 따라, 복수의 제1스윙 폭 제어 회로들(172-1~172-q) 각각은 동일한 간격 또는 서로 다른 간격으로 배치될 수 있다. 즉, 설계 사양(design specification)에 따라 복수의 제1스윙 폭 제어 회로들(172-1~172-q) 각각의 배치 간격과 배치 위치는 다양하게 변경될 수 있다.
제1증폭기(180-1)는 제1신호 전송 라인(DB1)의 제1신호(VA)를 수신하여 증폭한다.
제2신호 전송 회로(202)는 제2신호 전송 라인(DB1b), 복수의 제2풀-다운 회로들(173-1~173-m), 및 복수의 제2스윙 폭 제어 회로들(174-1~174-q)을 포함한다.
제2신호 전송 라인(DB1b)은 상보 데이터 버스라고 불릴 수 있다.
복수의 제2풀-다운 회로들(173-1~173-m) 각각은, 대응되는 선택 신호 (CSEL<1>~CSEL<m>)와 대응되는 상보 데이터(DT1b<1>~DTmb<1>)에 기초하여, 제2신호 전송 라인(DB1b)의 제2신호(VAb)의 레벨을 결정할 수 있다.
복수의 제2풀-다운 회로들(173-1~173-m) 각각은 제2신호 전송 라인(DB1b)과 접지 사이에 직렬로 접속된 NMOS 트랜지스터들을 포함한다.
예컨대, 제2풀-다운 회로(173-1)로 하이 레벨을 갖는 선택 신호(CSEL<1>)와 하이 레벨을 갖는 상보 데이터(DT1b<1>)가 입력되면, 도 5에 도시된 바와 같이 제2신호(VAb)의 레벨은 초기 설정 레벨(VSW1)보다 낮아질 수 있다. 그 외의 경우, 제2신호(VAb)의 레벨은 초기 설정 레벨(VSW1)을 유지할 수 있다.
각 제2풀-다운 회로(173-1~173-m)의 구조와 동작은 제1풀-다운 회로(171-1)의 구조와 동작과 실질적으로 동일하다.
복수의 제2스윙 폭 제어 회로들(174-1~174-q) 각각은 제2신호 전송 라인 (DB1b)에 접속된다. 복수의 제2스윙 폭 제어 회로들(174-1~174-q) 각각은 네거티브 피드백 또는 네거티브 피드백 루프를 이용하여 제2신호(VAb)의 스윙 폭(도 4의 SW)을 작고 일정하게 유지할 수 있다.
복수의 제2스윙 폭 제어 회로들(174-1~174-q) 각각은 제2신호(VAb)의 스윙 폭을 작고 일정하게 유지하면서 제2신호(VAb)를 버퍼링할 수 있다.
도 5에 도시된 바와 같이, 제2신호(VAb)의 스윙 폭(SW)은 각 상보 데이터 (DT1b<1>~DTmb<1>)의 스윙 폭보다 상당히 작다. 예컨대, 각 상보 데이터 (DT1b<1>~DTmb<1>)의 스윙 폭은 동작 전압(VDD)과 접지 전압(VSS)에 기초하여 결정될 수 있다. 제2신호(VAb)의 스윙 폭(SW)은 50㎷~200㎷일 수 있다.
각 제2스윙 폭 제어 회로(174-1~174-q)의 구조와 동작은 제1스윙 폭 제어 회로(172-1)의 구조와 동작과 실질적으로 동일하다.
다양한 실시 예들에 따라, 복수의 제2스윙 폭 제어 회로들(174-1~174-q) 각각은 동일한 간격 또는 서로 다른 간격으로 배치될 수 있다. 즉, 설계 사양에 따라 복수의 제2스윙 폭 제어 회로들(174-1~174-q) 각각의 배치 간격과 위치는 다양하게 변경될 수 있다.
예컨대, 복수의 제1스윙 폭 제어 회로들(172-1~172-q) 각각과 복수의 제2스윙 폭 제어 회로들(174-1~174-q) 각각은 대응되는 위치에 구현될 수 있다.
제2증폭기(181-1)는 제2신호 전송 라인(DB1b)의 제2신호(VAb)를 수신하여 증폭한다.
차동 증폭기(183-1)는 제1증폭기(180-1)의 출력 신호와 제2증폭기(181-1)의 출력 신호의 차이를 증폭한다.
래치(185-1)는 클락 신호(CLK)에 기초하여 차동 증폭기(183-1)의 출력 신호를 래치할 수 있다. 예컨대, 래치(185-1)는 D 플립-플롭으로 구현될 수 있다.
제k신호 처리 회로(170-k)는 k-비트 디지털 신호들 중에서 MSB(most significant bit)를 처리할 수 있다.
제k신호 처리 회로(170-k)는 복수의 메모리들(175-1~175-m), 제1신호 전송 회로(203), 제2신호 전송 회로(204), 제1증폭기(180-k), 제2증폭기(181-k), 차동 증폭기(183-k), 및 래치(185-k)를 포함한다.
제1신호 전송 회로(203)와 제2신호 전송 회로(204) 각각은 비동기식 (asynchronous) 신호 전송 회로의 기능을 수행할 수 있다.
복수의 메모리들(175-1~175-m) 각각은 복수의 ADC들 각각으로부터 출력된 k-비트 디지털 신호들 중에서 k-번째 비트(또는 k-번째 비트 값)를 수신하여 저장할 수 있다. 예컨대, 복수의 메모리들(175-1~175-m) 각각은 SRAM, 래치 또는 플립-플롭으로 구현될 수 있다.
복수의 메모리들(175-1~175-m) 각각은 데이터(DT1<k>~DTm<k>)와 상보 데이터 (DT1b<k>~DTmb<k>)를 출력할 수 있다.
제1신호 전송 회로(203)는 제1신호 전송 라인(DBk), 복수의 제1풀-다운 회로들(177-1~177-m), 및 복수의 제1스윙 폭 제어 회로들(176-1~176-q)을 포함한다.
제1신호 전송 라인(DBk)은 데이터 버스라고 불릴 수 있다.
복수의 제1풀-다운 회로들(177-1~177-m) 각각은, 대응되는 선택 신호 (CSEL<1>~CSEL<m>)와 대응되는 데이터(DT1<k>~DTm<k>)에 기초하여, 제1신호 전송 라인(DBk)의 제1신호의 레벨을 결정할 수 있다.
입력 신호들을 제외하면, 복수의 제1풀-다운 회로들(177-1~177-m) 각각의 구조와 동작은 제1풀-다운 회로(171-1)의 구조와 동작과 실질적으로 동일하다.
복수의 제1스윙 폭 제어 회로들(176-1~176-q) 각각은 제1신호 전송 라인 (DBk)에 접속된다. 복수의 제1스윙 폭 제어 회로들(176-1~176-q) 각각은 네거티브 피드백 또는 네거티브 피드백 루프를 이용하여 제1신호 전송 라인(DBk)의 제1신호의 스윙 폭을 작고 일정하게 유지할 수 있다.
복수의 제1스윙 폭 제어 회로들(176-1~176-q) 각각은 제1신호 전송 라인 (DBk)의 제1신호의 스윙 폭을 작고 일정하게 유지하면서 상기 제1신호를 버퍼링할 수 있다.
각 제1스윙 폭 제어 회로(176-1~176-q)의 구조와 동작은 제1스윙 폭 제어 회로(172-1)의 구조와 동작과 실질적으로 동일하다.
다양한 실시 예들에 따라, 복수의 제1스윙 폭 제어 회로들(176-1~176-q) 각각은 동일한 간격 또는 서로 다른 간격으로 배치될 수 있다. 즉, 설계 사양에 따라 복수의 제1스윙 폭 제어 회로들(176-1~176-q) 각각의 배치 간격과 위치는 다양하게 변경될 수 있다.
제1증폭기(180-k)는 제1신호 전송 라인(DBk)의 제1신호를 수신하여 증폭한다.
제2신호 전송 회로(204)는 제2신호 전송 라인(DBkb), 복수의 제2풀-다운 회로들(179-1~179-m), 및 복수의 제2스윙 폭 제어 회로들(178-1~178-q)을 포함한다.
제2신호 전송 라인(DBkb)은 상보 데이터 버스라고 불릴 수 있다.
복수의 제2풀-다운 회로들(179-1~179-m) 각각은, 대응되는 선택 신호 (CSEL<1>~CSEL<m>)와 대응되는 상보 데이터(DT1b<k>~DTmb<k>)에 기초하여, 제2신호 전송 라인(DBkb)의 제2신호의 레벨을 결정할 수 있다.
각 제2풀-다운 회로(179-1~179-m)의 구조와 동작은 제1풀-다운 회로(171-1)의 구조와 동작과 실질적으로 동일하다.
복수의 제2스윙 폭 제어 회로들(178-1~178-q) 각각은 제2신호 전송 라인 (DBkb)에 접속된다. 복수의 제2스윙 폭 제어 회로들(178-1~178-q) 각각은 네거티브 피드백 또는 네거티브 피드백 루프를 이용하여 제2신호 전송 라인(DBkb)의 제2신호의 스윙 폭을 작고 일정하게 유지할 수 있다.
복수의 제2스윙 폭 제어 회로들(178-1~178-q) 각각은 제2신호 전송 라인 (DBkb)의 제2신호의 스윙 폭을 작고 일정하게 유지하면서 상기 제2신호를 버퍼링할 수 있다.
각 제2스윙 폭 제어 회로(178-1~178-q)의 구조와 동작은 제1스윙 폭 제어 회로(172-1)의 구조와 동작과 실질적으로 동일하다.
다양한 실시 예들에 따라, 복수의 제2스윙 폭 제어 회로들(178-1~178-q) 각각은 동일한 간격 또는 서로 다른 간격으로 배치될 수 있다. 즉, 설계 사양에 따라 복수의 제2스윙 폭 제어 회로들(178-1~178-q) 각각의 배치 간격과 위치는 다양하게 변경될 수 있다.
예컨대, 복수의 제1스윙 폭 제어 회로들(176-1~176-q) 각각과 복수의 제2스윙 폭 제어 회로들(178-1~178-q) 각각은 대응되는 위치에 구현될 수 있다.
제2증폭기(181-k)는 제2신호 전송 라인(DBkb)의 제2신호를 수신하여 증폭한다.
차동 증폭기(183-k)는 제1증폭기(180-k)의 출력 신호와 제2증폭기(181-k)의 출력 신호의 차이를 증폭한다.
래치(185-k)는 클락 신호(CLK)에 기초하여 차동 증폭기(183-k)의 출력 신호를 래치할 수 있다. 예컨대, 래치(185-k)는 D 플립-플롭으로 구현될 수 있다.
상술한 바와 같이, 데이터에 관련된 제1신호를 전송하는 데이터 라인을 제1신호 전송 라인이라 하고, 상기 제1신호 전송 라인을 포함하는 회로를 제1신호 전송 회로라 한다.
또한, 상보 데이터에 관련된 제2신호를 전송하는 상보 데이터 라인을 제2신호 전송 라인이라 하고, 상기 제2신호 전송 라인을 포함하는 회로를 제2신호 전송 회로라 한다.
도 4는 클락 신호와 선택 신호들의 타이밍도를 나타낸다.
컬럼 디코더(190)는 컬럼 어드레스(YADD)에 응답하여 서로 오버랩되지 않는 (non-overlapped) 각 선택 신호(CSEL<1>~CSEL<m>)를 순차적으로 발생할 수 있다.
도 3과 도 4를 참조하면, 제1선택 신호(CSEL<1>)가 하이 레벨일 때, 각 데이터(DT1<1>~DT1<k>)의 레벨에 따라 각 제1신호 전송 라인(DB1~DBk)의 각 제1신호의 레벨이 결정된다.
또한, 제1선택 신호(CSEL<1>)가 하이 레벨일 때, 각 상보 데이터 (DT1b<1>~DT1b<k>)의 레벨에 기초하여 각 제2신호 전송 라인(DB1b~DBkb)의 각 제2신호의 레벨이 결정된다.
각 제1증폭기(180-1~180-k)는 각 제1신호 전송 라인(DB1~DBk)의 각 제1신호의 레벨을 증폭하고, 각 제2증폭기(181-1~181-k)는 각 제2신호 전송 라인 (DB1b~DBkb)의 각 제2신호의 레벨을 증폭한다.
각 차동 증폭기(183-1~183-k)는 각 제1증폭기(180-1~180-k)의 출력 신호와 각 제2증폭기(181-1~181-k)의 출력 신호의 차이를 증폭한다.
클락 신호(CLK)의 첫 번째 상승 에지에 응답하여, 각 래치(185-1~185-k)는 각 차동 증폭기(183-1~183-k)의 출력 신호를 각 디지털 이미지 신호(DO1~DOk)로서 래치한다. 따라서, 데이터 래치 블록(170)은 제1컬럼 라인(COL1)을 통해 출력된 아날로그 픽셀 신호에 상응하는 k-비트 디지털 이미지 신호들(DO1~DOk)을 출력한다.
제2선택 신호(CSEL<2>)가 하이 레벨일 때, 각 데이터(DT2<1>~DT2<k>)의 레벨에 따라 각 제1신호 전송 라인(DB1~DBk)의 각 제1신호의 레벨이 결정된다.
또한, 제2선택 신호(CSEL<2>)가 하이 레벨일 때, 각 상보 데이터 (DT2b<1>~DT2b<k>)의 레벨에 기초하여 각 제2신호 전송 라인(DB1b~DBkb)의 각 제2신호의 레벨이 결정된다.
각 제1증폭기(180-1~180-k)는 각 제1신호 전송 라인(DB1~DBk)의 각 제1신호의 레벨을 증폭하고, 각 제2증폭기(181-1~181-k)는 각 제2신호 전송 라인 (DB1b~DBkb)의 각 제2신호의 레벨을 증폭한다.
각 차동 증폭기(183-1~183-k)는 각 제1증폭기(180-1~180-k)의 출력 신호와 각 제2증폭기(181-1~181-k)의 출력 신호의 차이를 증폭한다.
클락 신호(CLK)의 두 번째 상승 에지에 응답하여, 각 래치(185-1~185-k)는 각 차동 증폭기(183-1~183-k)의 출력 신호를 각 디지털 이미지 신호(DO1~DOk)로서 래치한다.
따라서, 데이터 래치 블록(170)은 제2컬럼 라인(COL2)을 통해 출력된 픽셀 신호에 상응하는 k-비트 디지털 이미지 신호들(DO1~DOk)을 출력한다.
제m선택 신호(CSEL<m>)가 하이 레벨일 때, 각 데이터(DTm<1>~DTm<k>)의 레벨에 따라 각 제1신호 전송 라인(DB1~DBk)의 각 제1신호의 레벨이 결정된다.
또한, 제m선택 신호(CSEL<m>)가 하이 레벨일 때, 각 상보 데이터 (DTmb<1>~DTmb<k>)의 레벨에 기초하여 각 제2신호 전송 라인(DB1b~DBkb)의 각 제2신호의 레벨이 결정된다.
각 제1증폭기(180-1~180-k)는 각 제1신호 전송 라인(DB1~DBk)의 각 제1신호의 레벨을 증폭하고, 각 제2증폭기(181-1~181-k)는 각 제2신호 전송 라인 (DB1b~DBkb)의 각 제2신호의 레벨을 증폭한다.
각 차동 증폭기(183-1~183-k)는 각 제1증폭기(180-1~180-k)의 출력 신호와 각 제2증폭기(181-1~181-k)의 출력 신호의 차이를 증폭한다.
클락 신호(CLK)의 m-번째 상승 에지에 응답하여, 각 래치(185-1~185-k)는 각 차동 증폭기(183-1~183-k)의 출력 신호를 각 디지털 이미지 신호(DO1~DOk)로서 래치한다.
따라서, 데이터 래치 블록(170)은 제m컬럼 라인(COLm)을 통해 출력된 픽셀 신호에 상응하는 k-비트 디지털 이미지 신호들(DO1~DOk)을 출력한다.
도 5는 도 3에 도시된 제1신호 전송 회로 또는 제2신호 전송 회로의 동작을 설명하기 위한 타이밍도이다.
제1신호 전송 회로(201)의 동작은 다음과 같이 설명될 수 있다.
제1구간(T1)은 초기화 구간을 나타낸다.
제2구간(T2)은, 제1선택 신호(CSEL<1>>)만이 하이 레벨이고 데이터(DT1<1>)가 하이 레벨일 때, 제1신호 전송 라인(BD1)의 제1신호(VA)의 레벨을 나타낸다.
제3구간(T3)은, 제2선택 신호(CSEL<2>>)만이 하이 레벨이고 데이터(DT2<1>)가 로우 레벨(또는 데이터 '0')일 때, 제1신호 전송 라인(BD1)의 제1신호(VA)의 레벨을 나타낸다.
제1구간(T1)에서, 기준 전압(REF)이 NMOS 트랜지스터(N3)의 게이트로 공급되므로, NMOS 트랜지스터(N3)는 턴-온 된다. 따라서 PMOS 트랜지스터(P1)는 피드백 신호에 응답하여 동작 전압(VDD)을 제1신호 전송 라인(DB1)으로 공급한다.
이에 따라 제1신호 전송 라인(BD1)의 제1신호(VA)의 레벨은 동작 전압(VDD)보다 낮고 하프-동작 전압(1/2VDD)보다 높은 레벨, 즉 동작 전압(VDD)에 가까운 제1레벨(VSW1)을 유지한다.
제2구간(T2)에서, 제1풀-다운 회로(171-1)만이 턴-온 되므로, 제1신호 전송 라인(BD1)의 제1신호(VA)의 제1레벨(VSW1)은 제1스윙 폭 제어 회로(172-1)에 의해 결정된 제2레벨(VSW2)로 감소한다. 이때, 스윙 폭(SW)은 제1레벨(VSW1)과 제2레벨 (VSW2)에 기초하여 결정된다.
제3구간(T3)에서, 모든 제1풀-다운 회로(171-1~171-m)는 턴-오프 되므로, 제1신호 전송 라인(BD1)의 제1신호(VA)의 레벨은 초기화 레벨, 즉 제1레벨(VSW1)로 상승한다.
도 5에서 VA'는, 제1신호 전송 회로(201)가 제1스윙 폭 제어 회로들(172-1~172-q)을 포함하지 않을 때, 제1신호 전송 라인(BD1)의 제1신호의 레벨을 나타낸다. 제2구간(T2)에서, 제1신호 전송 라인(BD1)의 제1신호(VA')의 레벨은 접지 전압 (VSS)의 레벨까지 풀-다운(pull-down)된다. 제3구간(T3)에서 제1신호 전송 라인 (BD1)의 제1신호(VA')의 레벨은 초기화 레벨로 상승한다.
즉, 제1신호 전송 라인(BD1)의 제1신호(VA)의 스윙 폭이 크면 클수록, 제1신호 전송 라인(BD1)의 RC 시정수(time constant)에 의해 제1신호(VA)의 전송 속도는 감소한다.
그러나, 본 발명의 실시 예에 따른 제1신호 전송 회로(201)는, 제1신호 전송 라인(DB1)에 접속된 제1스윙 폭 제어 회로들(172-1~172-q) 각각을 이용하여, 제1신호 전송 라인(DB1)을 통해 전송되는 제1신호(VA)의 스윙 폭을 상당히 작게 유지할 수 있다. 따라서, 제1신호(VA)는 제1신호 전송 라인(BD1)의 RC 시정수에 의한 영향을 적게 받으므로 제1신호(VA)의 전송 속도는 증가한다.
제2신호 전송 회로(202)의 동작은 다음과 같이 설명될 수 있다.
제1구간(T1)은 초기화 구간을 나타낸다.
제2구간(T2)은, 제1선택 신호(CSEL<1>>)만이 하이 레벨이고 상보 데이터 (DT1b<1>)가 하이 레벨일 때, 제2신호 전송 라인(BD1b)의 제2신호(VAb)의 레벨을 나타낸다.
제3구간(T3)은, 제2선택 신호(CSEL<2>>)만이 하이 레벨이고 상보 데이터 (DT2b<1>)가 로우 레벨일 때, 제2신호 전송 라인(BD1b)의 제2신호(VAb)의 레벨을 나타낸다.
도 5에서 VAb'는, 제2신호 전송 회로(202)가 제2스윙 폭 제어 회로들(174-1~174-q)을 포함하지 않을 때, 제2신호 전송 라인(BD1b)의 제2신호의 레벨을 나타낸다. 제2구간(T2)에서, 제2신호 전송 라인(BD1b)의 제2신호(VAb')의 레벨은 접지 전압(VSS)의 레벨까지 풀-다운된다. 제3구간(T3)에서 제2신호 전송 라인(BD1b)의 제2신호(VAb')의 레벨은 초기화 레벨로 상승한다.
도 6은 도 2에 도시된 데이터 래치 블록의 동작을 설명하기 위한 플로우차트이다.
신호 처리 회로들(170-1~170-k) 각각의 구조와 동작은 실질적으로 동일하므로, 제1신호 처리 회로(170-1)의 동작은 도 1부터 도 6을 참조하여 설명된다.
제1신호 전송 회로(201)에 포함된 각 제1스윙 폭 조절 회로(172-1~172-q)는, 대응되는 선택 신호(CSEL<1>~CSEL<m>)가 활성화될 때마다, 대응되는 데이터 (DT1<1>~DTm<1>)에 따라 결정되는 제1신호 전송 라인(DB1)의 제1신호(VA)의 제1스윙 폭(SW)을 네가티브 피드백을 이용하여 제어한다(S110).
예컨대, 대응되는 데이터(DT1<1>~DTm<1>)가 하이 레벨을 가질 때 제1신호 전송 라인(DB1)의 제1신호(VA)는 제2레벨(VSW2)를 갖고, 대응되는 데이터 (DT1<1>~DTm<1>)가 로우 레벨을 가질 때 제1신호 전송 라인(DB1)의 제1신호(VA)는 제1레벨(VSW1)를 갖는다.
제2신호 전송 회로(202)에 포함된 각 제2스윙 폭 조절 회로(174-1~174-q)는, 대응되는 선택 신호(CSEL<1>~CSEL<m>)가 활성화될 때마다, 대응되는 상보 데이터 (DT1b<1>~DTmb<1>)에 따라 결정되는 제2신호 전송 라인(DB1b)의 제2신호(VAb)의 제2스윙 폭(SW)을 네가티브 피드백을 이용하여 제어한다(S110).
예컨대, 대응되는 상보 데이터(DT1b<1>~DTmb<1>)가 로우 레벨을 가질 때 제2신호 전송 라인(DB1b)의 제2신호(VAb)는 제1레벨(VSW1)를 갖고, 대응되는 상보 데이터(DT1b<1>~DTmb<1>)가 하이 레벨을 가질 때 제2신호 전송 라인(DB1b)의 제2신호 (VAb)는 제2레벨(VSW2)를 갖는다.
이때, 제1신호 전송 라인(DB1)의 제1신호(VA)와 제2신호 전송 라인(DB1b)의 제2신호(VAb)는 차동 신호들 또는 상보적인 신호들이다.
제1증폭기(180-1)는 제1신호(VA)를 증폭하고, 제2증폭기(181-1)는 제2신호 (VAb)를 증폭한다(S120).
차동 증폭기(183-1)는 제1증폭기(180-1)의 출력 신호와 제2증폭기(181-1)의 출력 신호의 차이를 증폭한다(S130).
래치(185-1)는 클락 신호(CLK)에 기초하여 차동 증폭기(183-1)의 출력 신호를 대응되는 신호(DO1)로서 래치한다(S140).
상술한 바와 같이, 이미지 센서(100)는, 각 래치(185-1~185-k)로부터 가장 먼 곳으로부터 전송된 신호와 각 래치(185-1~185-k)로부터 가장 가까운 곳으로부터 전송된 신호 사이의 지연(delay)의 차이를 줄이기 위해, 각 스윙 폭 제어 회로 (172-1~172-q, 174-1~174-q, 176-1~176-q, 및 178-1~178-q)를 포함한다.
네가티브 피드백 루프를 갖는 각 스윙 폭 제어 회로(172-1~172-q, 174-1~174-q, 176-1~176-q, 및 178-1~178-q)는 대응되는 신호 전송 라인을 통해 전송되는 신호의 스윙 폭을 작게 유지하면서 버퍼링할 수 있는 효과가 있다.
도 7은 도 1에 도시된 이미지를 센서를 포함하는 이미지 처리 시스템의 일 실시 예에 따른 블록도를 나타낸다.
도 1부터 도 7을 참조하면, 이미지 처리 시스템(300)은 MIPI®(mobile industry processor interface)를 사용 또는 지원할 수 있는 휴대용 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 랩탑 컴퓨터, PDA(personal digital assistant), PMP(portable media player), 이동 전화기, 스마트폰(smartphone), 태블릿 PC (tablet computer), 모바일 인터넷 장치(mobile internet device(MID)), 디지털 카메라, 또는 캠코더로 구현될 수 있다.
이미지 처리 시스템(300)은 애플리케이션 프로세서(application processor(AP); 310), 이미지 센서(100), 및 디스플레이(330)를 포함한다.
이미지 센서(100)의 구조와 동작은 도 1부터 도 6을 참조하여 설명한 바와 같다.
AP(310)에 구현된 CSI(camera serial interface) 호스트(313)는 카메라 시리얼 인터페이스(CSI)를 통하여 이미지 센서(100)의 CSI 장치(101)와 시리얼 통신할 수 있다.
실시 예에 따라, CSI 호스트(313)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(101)에는 시리얼라이저(SER)가 구현될 수 있다.
AP(310)에 구현된 DSI(display serial interface(DSI)) 호스트(311)는 디스플레이 시리얼 인터페이스를 통하여 디스플레이(330)의 DSI 장치(331)와 시리얼 통신할 수 있다.
실시 예에 따라, DSI 호스트(311)에는 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(331)에는 디시리얼라이저(DES)가 구현될 수 있다. 디시리얼라이저(DES)와 시리얼라이저(SER) 각각은 전기적인 신호 또는 광학적인 신호를 처리할 수 있다.
이미지 처리 시스템(300)은 AP(310)와 통신할 수 있는 RF(radio frequency) 칩(340)을 더 포함할 수 있다. AP(310)의 PHY(physical layer; 315)와 RF 칩(340)의 PHY(341)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
이미지 처리 시스템(300)은 GPS(350) 수신기, DRAM(dynamic random access memory)과 같은 메모리(351), NAND 플래시-기반 메모리와 같은 불휘발성 메모리로 구현된 데이터 저장 장치(353), 마이크(355), 또는 스피커(357)를 더 포함할 수 있다.
이미지 처리 시스템(300)은 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, WiMAX(worldwide interoperability for microwave access; 359), WLAN(Wireless LAN; 361), UWB(ultra-wideband; 363), 또는 LTETM(long term evolution; 365) 등을 이용하여 외부 장치와 통신할 수 있다.
이미지 처리 시스템(300)은 블루투스 또는 WiFi를 이용하여 외부 무선 통신 장치와 통신할 수 있다.
실시 예에 따라, AP(310)은 도 8에 도시된 각 구성 요소(411, 420, 440, 및 450)를 더 포함할 수 있다.
도 8은 도 1에 도시된 이미지를 센서를 포함하는 이미지 처리 시스템의 다른 실시 예에 따른 블록도를 나타낸다.
도 8의 이미지 처리 시스템(400)은 PC(personal computer) 또는 휴대용 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 랩탑 컴퓨터, PDA, PMP, 이동 전화기, 스마트폰, 태블릿 PC, 모바일 인터넷 장치(MID), 디지털 카메라, 또는 캠코더로 구현될 수 있다.
이미지 처리 시스템(400)은 이미지 센서(100), 프로세서(410), 메모리(460), 및 디스플레이(또는 디스플레이 장치(470))를 포함할 수 있다.
이미지 센서(100)는 카메라 모듈에 포함될 수 있다. 상기 카메라 모듈은 이미지 센서(100)의 동작을 제어할 수 있는 기계적인 구성 요소들을 포함할 수 있다.
프로세서(410)는 집적 회로, 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서, 또는 모바일 애플리케이션 프로세서로 구현될 수 있다.
프로세서(410)는 이미지 센서(100), 메모리(460), 및 디스플레이(470)의 동작을 제어할 수 있고, 이미지 센서(100)로부터 출력된 이미지 데이터를 처리하고, 처리된 이미지 데이터를 메모리(460)에 저장하거나 디스플레이(470)를 통해 디스플레이할 수 있다.
프로세서(410)는 CPU(central processing unit; 420), 카메라 인터페이스(430), 메모리 인터페이스(440), 및 디스플레이 컨트롤러(450)를 포함한다.
CPU(420)는 버스(411)를 통해 카메라 인터페이스(430), 메모리 인터페이스 (440), 및 디스플레이 컨트롤러(450)의 동작들을 제어할 수 있다.
CPU(420)는 멀티-코어 프로세서 또는 멀티-CPU로 구현될 수 있다.
CPU(420)의 제어에 따라 카메라 인터페이스(430)는 이미지 센서(100)를 제어하기 위한 제어 신호들을 이미지 센서(100)로 전송하고, 이미지 센서(100)로부터 출력된 이미지 데이터 신호를 CPU(420), 메모리 인터페이스(440), 및/또는 디스플레이 컨트롤러(450)로 전송할 수 있다.
메모리 인터페이스(440)는 프로세서(410)와 메모리(460) 사이에서 주고받는 데이터를 인터페이싱할 수 있다.
디스플레이 컨트롤러(450)는 디스플레이(470)에서 디스플레이될 데이터를 디스플레이(470)로 전송할 수 있다.
메모리(460)는 DRAM과 같은 휘발성 메모리, 또는 플래시-기반 메모리일 수 있다. 상기 플래시-기반 메모리는 MMC(multimedia card), 임베디드 MMC(wmbedded NNC(eMMC)), eSSD(embedded solid state drive), 또는 UFS(universal flash memory)로 구현될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100; 이미지 센서
110; 픽셀 어레이
111; 픽셀
130; 로우 드라이버
150; 아날로그-디지털 변환 블록
170; 데이터 래치 블록
170-1~170-k; 신호 처리 회로
ADC; 아날로그-디지털 변환기
170-1~170-m, 175-1~175-m; 메모리
171-1~171-m, 177-1~177-m; 제1풀-다운 회로들
172-1~172-q, 176-1~176-q; 제1스윙 폭 제어 회로
173-1~173-m, 179-1~179-m; 제2풀-다운 회로들
174-1~174-q, 178-1~178-q; 제2스윙 폭 제어 회로들
180-1~180-k; 제1증폭기들
181-1~181-k; 제2증폭기들
183-1~183-k; 차동 증폭기들
185-1~185-k; 래치들
190; 컬럼 디코더
DB1~DBk; 제1신호 전송 라인들
DB1b~DBkb; 제2신호 전송 라인들

Claims (10)

  1. 선택 신호와 데이터에 기초하여 결정된 제1신호 전송 라인의 제1신호의 제1스윙 폭을 상기 제1신호 전송 라인에 접속된 제1스윙 폭 제어 회로들을 이용하여 조절하는 제1신호 전송 회로; 및
    상기 선택 신호와 상보 데이터에 기초하여 결정된 제2신호 전송 라인의 제2신호의 제2스윙 폭을 상기 제2신호 전송 라인에 접속된 제2스윙 폭 제어 회로들을 이용하여 조절하는 제2신호 전송 회로를 포함하는 CMOS 이미지 센서.
  2. 제1항에 있어서,
    픽셀 신호를 출력하는 픽셀을 포함하는 픽셀 어레이;
    상기 픽셀 신호를 디지털 신호들로 변환하는 아날로그-디지털 변환기; 및
    상기 디지털 신호들 중의 어느 하나에 기초하여 상기 데이터와 상기 상보 데이터를 출력하는 메모리;
    상기 제1신호를 증폭하는 제1증폭기;
    상기 제2신호를 증폭하는 제2증폭기;
    상기 제1증폭기의 출력 신호와 상기 제2증폭기의 신호의 차이를 증폭하는 차동 증폭기; 및
    클락 신호에 기초하여 상기 차동 증폭기의 출력 신호를 래치하는 래치를 더 포함하는 CMOS 이미지 센서.
  3. 제1항에 있어서,
    상기 제1스윙 폭 제어 회로들 각각은 네거티브 피드백을 이용하여 상기 제1스윙 폭을 제어하고,
    상기 제2스윙 폭 제어 회로들 각각은 네거티브 피드백을 이용하여 상기 제2스윙 폭을 제어하는 CMOS 이미지 센서.
  4. 제1항에 있어서,
    상기 제1스윙 폭 제어 회로들 각각은 서로 동일한 간격으로 배치되고,
    상기 제2스윙 폭 제어 회로들 각각은 상기 제1스윙 폭 제어 회로들 각각에 대응되게 배치되는 CMOS 이미지 센서.
  5. 제1항에 있어서,
    상기 제1스윙 폭 제어 회로들 각각은 서로 다른 간격으로 배치되고,
    상기 제2스윙 폭 제어 회로들 각각은 상기 제1스윙 폭 제어 회로들 각각에 대응되게 배치되는 CMOS 이미지 센서.
  6. 제1항에 있어서, 상기 제1스윙 폭 제어 회로들 각각은,
    상기 제1신호 전송 라인에 접속된 제1네가티브 피드백 회로; 및
    상기 제1네가티브 피드백 회로로 바이어스를 제공하는 제1바이어스 회로를 포함하고,
    상기 제1네가티브 피드백 회로는,
    제1피드백 신호에 기초하여 동작 전압을 상기 제1신호 전송 라인으로 공급하는 제1풀-업 회로; 및
    상기 제1신호와 상기 제1바이어스 회로의 동작에 기초하여 상기 제1피드백 신호를 출력하는 제1피드백 신호 생성 회로를 포함하는 CMOS 이미지 센서.
  7. 제6항에 있어서, 상기 제2스윙 폭 제어 회로들 각각은,
    상기 제2신호 전송 라인에 접속된 제2네가티브 피드백 회로; 및
    상기 제2네가티브 피드백 회로로 바이어스를 제공하는 제2바이어스 회로를 포함하고,
    상기 제2네가티브 피드백 회로는,
    제2피드백 신호에 기초하여 상기 동작 전압을 상기 제2신호 전송 라인으로 공급하는 제2풀-업 회로; 및
    상기 제2신호와 상기 제2바이어스 회로의 동작에 기초하여 상기 제2피드백 신호를 출력하는 제2피드백 신호 생성 회로를 포함하는 CMOS 이미지 센서.
  8. CMOS 이미지 센서; 및
    상기 CMOS 이미지 센서로부터 출력된 이미지 데이터 신호를 처리하는 프로세서를 포함하고,
    상기 CMOS 이미지 센서는,
    선택 신호와 데이터에 기초하여 결정된 제1신호 전송 라인의 제1신호의 제1스윙 폭을 네가티브 피드백을 이용하여 조절하는 제1신호 전송 회로; 및
    상기 선택 신호와 상보 데이터에 기초하여 결정된 제2신호 전송 라인의 제2신호의 제2스윙 폭을 네가티브 피드백을 이용하여 조절하는 제2신호 전송 회로를 포함하는 이미지 처리 시스템.
  9. 제8항에 있어서,
    상기 제1신호 전송 회로는,
    각각이 상기 네가티브 피드백을 이용하여 상기 제1스윙 폭을 제어하는 상기 제1신호 전송 라인에 접속된 제1스윙 폭 제어 회로들을 포함하고,
    상기 제2신호 전송 회로는,
    각각이 상기 네가티브 피드백을 이용하여 상기 제2스윙 폭을 제어하는 상기 제2신호 전송 라인에 접속된 제2스윙 폭 제어 회로들을 포함하는 이미지 처리 시스템.
  10. 제9항에 있어서,
    상기 제1스윙 폭 제어 회로들 각각은 서로 동일한 간격으로 배치되고,
    상기 제2스윙 폭 제어 회로들 각각은 상기 제1스윙 폭 제어 회로들 각각에 대응되게 배치되는 이미지 처리 시스템.
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