JP2008271044A - 並列接続トランジスタ - Google Patents

Abstract

【課題】配線のための面積増加なしに各トランジスタの入力信号の強度及び位相を均一にできる並列接続トランジスタを提供する。
【解決手段】並列接続トランジスタ５０は、信号入力端子６０に接続される伝送線路７０、７２と、伝送線路７０及び７２に沿って一列に配列されたトランジスタ８４−１〜８４−８及び８８−１〜８８−８と、伝送線路７０、７２に沿って一列に配列され、伝送線路７０、７２に一端が接続され、トランジスタ８４−１〜８４−８及び８８−１〜８８−８の対応する１つのベース端子に他端が接続された複数の容量素子８２−１〜８２−８及び８６−１〜８６−８とを含み、容量素子８２−１〜８２−８及び８６−１〜８６−８の容量値は、信号入力端子６０からの伝送線路の線路長が大きいほど、小さくなっている。
【選択図】 図１

Description

本発明は、複数のトランジスタ素子を並列に接続して動作させる並列接続トランジスタ（マルチユニットトランジスタ）に関し、特に、並列接続トランジスタを均一に動作させるための技術に関する。

従来、信号等を増幅するための増幅器の出力電力を増加させるために、複数のトランジスタを並列させて使用する構成が用いられている。こうしたトランジスタを並列接続トランジスタ又はマルチユニットトランジスタと呼ぶ。

この場合、各トランジスタに入力される入力信号の強度差、及び、入力信号の位相差を小さくすることが必要である。そのために、トランジスタを均一に動作させるよう、トランジスタをトーナメント状に接続し、１つの入力から各トランジスタに入力信号を伝搬させることが行なわれている。しかしそのようにしても、各トランジスタへの入力信号の強度差及び位相のずれが生じることが知られている。すなわち、外観上対称を保つようにトーナメント状に接続しても、配線（伝送線路）に平行に配置された部分ができてしまうと、配線間のカップリングにより、電気的には非対称となってしまうのである。

こうした問題を解決するために、後掲の特許文献１では、複数のトランジスタをトーナメント状に接続した上で、信号強度、信号位相のずれを修正するための構成を提供している。すなわち特許文献１は、トーナメント状にトランジスタを接続する分配器の線路の曲げ部分に近いＴ字状分岐部において、左右に分配される信号に生じる非対称性をさらに補正するために、トーナメント状の接続のＴ字型分岐部の左右の線路長をわざと異ならせたり、さらに先端開放スタブを追加したりする補正方法を開示している。
特開２００１―１６８６５６号公報（第７頁、第２図、第３図、第４図、第５図）

トーナメント状に接続された複数のトランジスタからなる並列接続トランジスタにおいては、トランジスタの数が多くなると、トーナメント接続のための配線の占有面積が大きくなってしまう欠点がある。さらに、特許文献１にもあるように、トーナメント接続する構成を用いたとしても、入力信号の強度及び位相が各トランジスタにおいて完全に等価となるわけではなく、更なる調整を行なう必要がある。特許文献１に記載のように分岐を非対称にしたり、追加の開放型スタブを設けたりすると、そのためにトーナメント接続のための配線の占有面積がより大きくなってしまうという問題点がある。

それ故にこの発明の目的は、並列接続トランジスタにおいて、配線のための面積の増加をもたらすことなく、各トランジスタの入力信号における強度及び位相に生じる不均一を少なくできる並列接続トランジスタを提供することである。

本発明の第１の局面に係る並列接続トランジスタは、信号入力端子に接続される第１の伝送線路と、第１の伝送線路に沿って一列に配列された複数のトランジスタと、第１の伝送線路に沿って一列に配列され、第１の伝送線路に一端が接続され、複数のトランジスタの対応する１つのベース端子に他端が接続された、複数のトランジスタに対応して設けられた複数の第１の容量素子とを含み、複数の第１の容量素子の容量値は、信号入力端子から第１の容量素子までの伝送線路の線路長が大きいほど、小さくなっていることを特徴とする。

一般的に並列接続トランジスタでは、信号入力端子から遠ざかるほど伝送線路のインダクタンス成分が増す。本発明の第１の局面に係る並列接続トランジスタでは、信号入力端子から遠ざかるほど容量素子の容量値を小さくすることで、伝送線路のインダクタンスによる影響を打消し、各トランジスタへの入力信号の強度分布と位相分布とを均一化させることができる。

好ましくは、複数の第１の容量素子のうち、互いに隣接して配置されている２つの容量素子の容量値は、信号入力端子から２つの容量素子までの、伝送線路の線路長が大きいほど、２つの容量素子の容量値の差が小さくなるように選ばれている。

並列接続トランジスタでは、トランジスタを信号入力端子に接続するための伝送線路をそれ以遠の素子への入力信号が通過する。伝送線路の各部を通過する信号の量は、信号入力端子に近い部分ほど大きくなるため、信号入力端子に近いほど、伝送線路のインダクタンス成分が大きく見える。そのため信号入力端子から容量素子までの伝送線路の線路長が短いほど、容量値の減少量を増加させてインダクタンスの影響を打消す必要が生じると考えられる。そのため、容量値を線路長の増加に応じて均等に減少させるより、信号入力端子に近い隣接容量素子間では容量値の減少量が大きく、離れた部分にある隣接容量素子間では容量の減少量が小さくなるよう設定することが好ましい。こうすることにより、各トランジスタに対する入力信号の強度分布と位相分布とがより均一になることがシミュレーションにより確認できた。

より好ましくは、複数のトランジスタは、伝送線路に沿って、信号入力端子を伝送線路と接続する配線を中心に互いに線対称に配置されている。

さらに好ましくは、並列接続トランジスタは、第１の伝送線路と平行に配置され、かつ信号入力端子とは反対側の端部において第１の伝送線路に接続された第２の伝送線路と、第１の伝送線路に沿って一列に配列され、第２の伝送線路に一端が接続され、複数のトランジスタの対応する１つのベース端子に他端が接続された、複数のトランジスタに対応して設けられた複数の第２の容量素子とを含み、複数の第２の容量素子の容量値は、信号入力端子から第２の容量素子までの第１及び第２の伝送線路の線路長の合計が大きいほど、大きくなっていることを特徴とする。

信号入力端子から容量素子までの伝送線路の線路長に応じて、容量素子の容量値を小さくさせたり、さらに隣接容量素子間の容量値の差を小さくさせたりすることによって、伝送線路のインダクタンス成分の影響を打消す作用は、伝送線路の接地容量が存在するため、完全ではない。したがって打消すことができないインダクタンス成分に対応するだけ、位相に差が残ってしまう。しかし、上記したように第２の伝送線路を設け、この第２の伝送線路と各トランジスタとの間に第２の容量素子を接続し、各容量素子の容量値を上記したように設定することによって、この位相分布もさらに均一化させることができる。

複数のトランジスタのうち、同一のトランジスタのベース端子に一端が接続されている第１及び第２の容量素子の容量値は互いに等しくされていてもよい。

以上のように本発明によると、並列接続トランジスタにおいて、各トランジスタに入力される信号強度、信号位相の不均一が少ない並列接続トランジスタを提供することが可能となる。トーナメント状の配線を設ける必要がないので、配線の占有面積による並列接続トランジスタの面積の増加を少なくすることができる。

その結果、並列接続トランジスタにおいて、配線のための面積の増加をもたらすことなく、各トランジスタの入力信号における強度及び位相に生じる不均一を少なくできる並列接続トランジスタを提供することができる。

以下、本発明の第１及び第２の実施の形態を説明する。以下の説明では、同一の部品には同一の参照番号を付してある。それらの名称及び機能も同一である。したがって、それらについての詳細な説明は繰返さない。

[第１の実施の形態]
図１は、本発明の第１の実施の形態に係る並列接続トランジスタ５０の構成を示す回路図である。ただし、この回路構成自体は、従来のものと同様である。本実施の形態は、後に述べるように容量素子の容量の大きさの選び方に特徴を持つ。

図１を参照して、並列接続トランジスタ５０は、信号入力端子６０に一端が接続されたＴ字型線路６２と、Ｔ字型線路６２の左右（図１における上下）に分岐した線路にそれぞれ接続された第１のトランジスタ群６４及び第２のトランジスタ群６６とを含む。

第１のトランジスタ群６４及び第２のトランジスタ群６６はＴ字型線路６２の部分を中心として互いに線対称である。

第１のトランジスタ群６４は、伝送線路７０−１〜７０−８（まとめて「伝送線路７０」と呼ぶことがある。）と、伝送線路７０に沿って一列に配列された８個の容量素子８２−１〜８２−８と、伝送線路７０に沿って一列に配列され、容量素子８２−１〜８２−８の一方端にそれぞれベース端子が接続された８個のトランジスタ８４−１〜８４−８とを含む。容量素子８２−１の他端は伝送線路７０−１を介して信号入力端子６０に、容量素子８２−２〜８２−８の他端は、それぞれ伝送線路７０−２〜７０−８を介して隣接する容量素子に、それぞれ接続される。

図１に示す並列接続トランジスタ５０では、縦一列に同様にベース端子に容量が接続されたトランジスタが８個配置された第１のトランジスタ群６４と第２のトランジスタ群６６とが設けられている。すなわち、合計１６個のトランジスタが配置されている。信号入力端子６０がこれらのトランジスタ配列の中央の伝送線路に接続されている。前述したように第１のトランジスタ群６４と第２のトランジスタ群６６とは互いに線対称に配置されている。したがって、以下の説明は主として第１のトランジスタ群６４について行なうが、第２のトランジスタ群６６についても同様である。

図１では、トランジスタ８４−１〜８４−８のコレクタ端子（各出力端子）の接続は示していないが、これらには各トランジスタ毎に等価な負荷が接続され、出力電力が合成されて出力されているものとする。このための合成回路は、従来のトーナメント状の接続等で実現することができる。

また、図１には図示しないが、第１のトランジスタ群６４は、第１のトランジスタ群６４のためのバイアス供給回路を有する。その一例を図２に示す。

図２を参照して、例えば第１のトランジスタ群６４内のベースバイアス回路１００は、トランジスタ８４−１〜８４−８に対応して設けられ、これらトランジスタ８４−１〜８４−８の熱暴走を防止するためのバラスト抵抗を構成する８個の抵抗１１０と、バイアス電源端子１１２とを含む。抵抗１１０の一方端子はいずれも電源端子１１２に接続されている。抵抗１１０の他方端子は、いずれも対応するトランジスタ８４−１〜８４−８のベース端子に接続されている。

このようなベースバイアス回路１００では、特に、増幅されるべき信号が抵抗１１０を通過して減衰することを防ぐために、増幅される信号は、トランジスタ毎に異なる容量素子を介してトランジスタに入力される場合がある。このような回路形式の場合、このトランジスタ毎の容量素子を本実施の形態の容量素子と兼ねて用いることで、以下の説明から明らかなように、特に回路構成を増加させることなく本実施の形態に係る並列接続トランジスタ５０を実現することができる。

本実施の形態では、上記容量素子の容量値を個別に調整するため、上記した各トランジスタ８４−１〜８４−８にそれぞれ１〜８までの番号を付す。後にトランジスタの入力信号強度、入力信号位相の分布を示す場合にもこの番号を使用するものとする。また、図１では、信号入力端子６０をはさんで第１のトランジスタ群６４と第２のトランジスタ群６６とは対称なので、第２のトランジスタ群６６の各トランジスタについては、第１のトランジスタ群６４のトランジスタと対称のトランジスタに同じ番号を付すものとする。すなわち、図１を参照して、第２のトランジスタ群６６が８個のトランジスタ８８−１〜８８−８を含むものとし、それらには、対応する容量素子８６−１〜８６−８が接続されている。そして、これら容量素子８６−１〜８６−８は、対応する伝送線路７２−１〜７２−８（これらをまとめて「伝送線路７２」と呼ぶことがある。）を介して互いに、又は信号入力端子６０に、それぞれ接続されている。これら容量素子についても、以下の説明では、対応するトランジスタと同じ番号によって参照することにする。

本実施の形態では、トランジスタ８４−１〜８４−８及び８８−１〜８８−８の各々はエミッタ面積３２０μｍ²のトランジスタとし、容量素子８２−１〜８２−８及び８６−１〜８６−８の容量の平均値は１ｐＦとし、伝送線路７０及び７２はいずれも幅３０μｍとし、トランジスタ間隔は７０μｍである。

このような構成の並列接続トランジスタ５０において、以下に述べるように、容量素子８２−１〜８２−８及び８６−１〜８６−８の容量の値を特定の関係を持つように定めることにより、各トランジスタへの入力信号の強度差及び位相差を小さく抑えることができる。なお、上記した各値は、あくまでシミュレーションのための値であって、本発明に係る並列接続トランジスタが常にこの値を採用しなければならないわけではない。

以下では、この並列接続トランジスタ５０における各トランジスタへの入力信号の強度差及び位相差をシミュレートするが、そのシミュレーション周波数は２．４５ＧＨｚである。

図３は、横軸に容量素子の番号（１−８、すなわち対応するトランジスタの位置）を、縦軸に平均容量値１ｐＦに対する実際の容量値の倍率を、それぞれ示す。図３に示す曲線１３０から分かるように、トランジスタ番号が小さいほど、対応する容量素子の容量は大きく、トランジスタ番号が大きいほど、対応する容量素子の容量は小さく選ばれている。すなわち、信号入力端子６０から遠ざかるほど、容量素子の値が小さくなるように選ばれている。しかもこの例では、曲線１３０により示されるように、容量素子の容量の大きさは距離とともに線形に変化するわけではなく、中心からの距離が大きくなるほど、隣接する容量素子の間の容量差が小さくなるように、すなわち容量値の変化がなだらかになるように選ばれている。

図４は、図３に示すように各容量素子の容量値を設定した場合の、各トランジスタの入力信号強度分布（容量番号１のトランジスタに対するｄＢ値)及び入力信号位相分布（容量番号１のトランジスタに対する角度）の、中心からのトランジスタの距離との関係をシミュレーション計算した結果をそれぞれ示す曲線１４０及び１４２を示すグラフである。

図５は、容量素子及びトランジスタの間の接続関係は図１に示すものと同様であるが、各容量値が互いに等しい値となるようにした場合に、同様にシミュレーション計算を行なった結果である。ここでは、容量値はいずれも１ｐＦであるものとした。図５における縦軸は、入力信号強度分布（容量番号１のトランジスタに対するｄＢ値)の曲線１５０と入力信号位相分布（容量番号１のトランジスタに対する角度）の曲線１５２とを示している。

図５を参照して、容量素子の容量値を全て等しいものとして行なったシミュレーション結果によれば、入力信号強度分布については、中央と端とで２．３ｄＢもの差を生じてしまうことが分かる。また、入力信号位相分布についても、約１．２°の差が生じている。

一方、図３のように容量を調整したシミュレーションの結果、図４の曲線１４０から分かるように、入力信号強度分布はほとんどなくなっている。一方、入力信号位相分布は曲線１４２から分かるように約０．７°の幅になっている。したがって、各トランジスタへの入力信号の強度及び位相の均一性が向上していることが読取れる。

図６は、第１の実施の形態に係る並列接続トランジスタ５０との比較のための、従来技術に係る並列接続トランジスタ１７０の回路構成を示す。

図６を参照して、並列接続トランジスタ１７０は、第１〜第４のトランジスタ群２０４、２０６、２１０及び２１２を含む。さらに、各トランジスタの入力線路長の差を少しでも少なくするために、Ｔ字型線路６２から左右（図６における上下）に分岐する一方の伝送線路２００から第１及び第２のトランジスタ群２０４及び２０６への給電箇所２０２と、他方の伝送線路２２０から第３及び第４のトランジスタ群２１０及び２１２への給電箇所２２２とを設けてある。この構成は、部分的にトーナメント的な接続をした構成といえる。

この図６においても、第１の実施の形態と同様の番号付けをトランジスタ及び容量素子に対して行なう。ただし、この並列接続トランジスタ１７０では、給電線路の構成が第１の実施の形態と異なる。

すなわち、第１のトランジスタ群２０４は、トランジスタ８４−１〜８４−４及び容量素子８２−１〜８２−４に加え、伝送線路２３０−１〜２３０−４を含む（伝送線路２３０−１及び２３０−４の参照符号のみを図示してあり、伝送線路２３０−２及び伝送線路２３０−３については参照符号の図示を省略してある。これは他のトランジスタ群についても同様である。）。これらはそれぞれ、容量素子８２−１及び８２−２、容量素子８２−２及び８２−３、容量素子８２−３及び８２−４、並びに容量素子８２−４及び給電箇所２０２を接続する。

同様に、第２のトランジスタ群２０６は、トランジスタ８４−５〜８４−８及び容量素子８２−５〜８２−８に加え、伝送線路２３０−５〜２３０−８を含む。これらはそれぞれ、給電箇所２０２及び容量素子８２−５、容量素子８２−５及び８２−６、容量素子８２−６及び８２−７、並びに容量素子８２−７及び８２−８を接続する。

第３のトランジスタ群２１０は第１のトランジスタ群２０４と線対称である。第３のトランジスタ群２１０は、トランジスタ８８−１〜８８−４及び容量素子８６−１〜８６−４に加え、伝送線路２３２−１〜２３２−４を含む。これらはそれぞれ、容量素子８６−１及び８６−２、容量素子８６−２及び８６−３、容量素子８６−３及び８６−４、並びに容量素子８６−４及び給電箇所２２２を接続する。

同様に、第４のトランジスタ群２１２は、トランジスタ８８−５〜８８−８及び容量素子８６−５〜８６−８に加え、伝送線路２３２−５〜２３２−８を含む。これらはそれぞれ、給電箇所２２２及び容量素子８６−５、容量素子８６−５及び８６−６、容量素子８６−６及び８６−７、並びに容量素子８６−７及び８６−８を接続する。

図１と同じく、各トランジスタのコレクタ端子（各出力端子）の接続は示していないが、各トランジスタ毎に等価な負荷が接続され、出力電力が合成されて出力されているものとする。また、図６には図示しないが、並列接続トランジスタ１７０は、各トランジスタのベース端子にバイアス供給を行なうための回路を有する。

この従来の技術では、容量素子８２−１〜８２−８及び８６−１〜８６−８の容量値はいずれも同一の大きさに選ばれている。

図６のような構成を有する並列接続トランジスタ１７０において、各容量の値を全て１ｐＦとした場合の、入力信号強度分布（容量番号１のトランジスタに対するｄＢ値)と入力信号位相分布（容量番号１のトランジスタに対する角度）とのシミュレーション計算結果を図７に示す。

図７を参照して、図６に示すような回路のシミュレーションでは、各容量素子の容量を同じ値に設定しても、入力信号強度分布は、曲線２４０により示されるように０．５ｄＢの幅に入っており、入力信号位相分布も曲線２４２により示されるように０．３°の幅に入っている。

しかし、この構成では、当然のことながら、２箇所で給電するための伝送線路２００及び２２０が余分に必要となる。このとき、伝送線路２００及び２２０と、トランジスタを接続する伝送線路２３０−１〜２３０−８（これらを以下まとめて「伝送線路２３０」と呼ぶことがある。）及び伝送線路２３２−１〜２３２−８（これらを以下まとめて「伝送線路２３２」と呼ぶことがある。）が平行して配置されているため、相互のカップリングにより入力信号強度及び入力信号位相に悪影響が生じる。図７に結果を示すシミュレーションでは、そのようなカップリングについては考慮していない。

図８は、伝送線路２００及び２２０と伝送線路２３０及び２３２との間隔を１０μｍとし、カップリングを考慮した場合の、各トランジスタへの入力信号の強度分布及び位相分布をそれぞれ示す曲線２５０及び２５２を示すグラフである。図８を参照して、曲線２５０及び２５２からそれぞれ分かるように、入力信号強度分布として１．３ｄＢ程度、入力位相分布として０．４°の範囲となっており、いずれも図７に示す値よりも増加している。これらはいずれもカップリングにより入力信号に悪影響が及ぼされたことを示している。

これに対し、図４に示す本実施の形態に係る並列接続トランジスタ５０におけるシミュレーション結果によれば、入力信号強度分布が図８と比較して大幅に改善され、入力信号位相分布も同等程度（０．６°）となっている。したがって、本実施の形態に係る並列接続トランジスタ５０における容量素子の大きさを採用することにより、一部をトーナメント状に接続する、図６に示すような構成に対して各トランジスタへの入力信号の強度分布及び位相分布の双方について、改善が見込まれる。

図３に示した例では、容量素子の容量値は信号入力端子６０からの距離が大きくなるほど小さくなっているが、その変化の仕方は線形ではなく、距離が大きくなるほど容量の減少量は小さくなっている。これに対し図９は、図３と異なり、各容量の容量値を距離に単純に比例して変化させた場合の、各トランジスタへの入力信号の強度分布及び位相分布をそれぞれ示す曲線２６０及び２６２からなるグラフである。

図９を参照して、容量値を全て１ｐＦとしたときのシミュレーション結果である図５と比較すると、強度分布及び位相分布のいずれにおいても均一性が増し、容量素子の容量値を距離とともに小さくすることによる効果が見られる。しかし、図４に示した入力信号の強度分布及び位相分布の均一性と比較すると、効果が少ないことが分かる。すなわち、容量素子と信号入力端子６０との距離が大きくなるにつれて容量値を小さくすることによってある程度の効果が得られるが、容量値が距離に対し線形的に減少するような場合よりも、容量値の減少量が距離とともに小さくなっていくような構成の方がより高い効果が得られることが分かる。

本実施の形態では、信号入力端子から遠ざかるほど配線のインダクタンス成分が増すため、容量素子の容量値を小さくすることでその影響を打消すことによって、上記したような効果を得ていると考えられる。また、信号入力端子に近いほど、それ以遠の素子への入力信号が通過するので、配線のインダクタンス成分が大きく見え、容量値の調整量を増加させてインダクタンスの影響を打消す必要が生じると考えられる。そのため、容量値を均等に変化させるより、図３に示すように信号入力端子に近いほど容量値の減少量が大きく、離れるほど減少量が小さくなるよう設定することが好ましいと考えられる。なお、このように容量値の変化によりインダクタンス成分の影響を打消す作用は、配線の接地容量が存在するため、完全ではない。したがって打消すことができないインダクタンス成分に対応するだけ、位相に差が残ってしまっていることが、例えば図４から分かる。

以上に述べたような容量素子の容量値の調整結果は、決して偶然に得られたわけではない。図１０及び図１１に示したグラフによりそれを示す。すなわち、図５に示す、容量値が全て１ｐＦの場合と、図４に示す容量を調整した場合との間で、中間的な３段階の容量値を決め、それらの容量値を用いて各トランジスタへの入力信号の強度の分布と位相の分布とを求める。図１０には、容量値が図４にしたがって変化しているときの容量値を曲線２７０で、容量値が全て１ｐＦのときの、トランジスタ位置（距離）に対する容量値を曲線２７８で、その中間の容量値を、曲線２７０に近いほうからそれぞれ曲線２７２，２７４及び２７６で、それぞれ示す。そして、曲線２７０，２７２，２７４，２７６及び２７８により示される容量値を用いたシミュレーションにより得られた各トランジスタへの入力信号の強度分布をそれぞれ図１１の曲線２９０，２９２，２９４，２９６，及び２９８により示す。

図１１から分かるように、容量値を全て等しくしたときの曲線２９８から、図１０の曲線２７０で示される容量値を用いたときの曲線２９０まで、入力信号強度の均一性が、矢印３２０により示されるように順次好ましい形に変化していくことがわかる。

また、図１１にはスペースの関係で全て示しているわけではないが、信号の位相分布の均一性も、全て同じ値を用いたときの曲線３１２から、図１０の曲線２７０で示される容量値を用いたときの曲線３１０に向かって、矢印３２２により示されるように順次好ましい形に変化していくことがわかる。

なお、この第１の実施の形態の説明では、配線の線路幅及び線路長を一定としている。しかし、線路幅及び線路長を変化させたとしても、容量値を変化させることによって、上記したシミュレーションと同様の効果を得ることができることは明らかである。

［第２の実施の形態］
図１２は、本発明の第２の実施の形態に係る並列接続トランジスタ３３０の構成を示す回路図である。図１２を参照して、第１の実施の形態に係る並列接続トランジスタ５０との違いは、並列接続トランジスタ３３０が、第１のトランジスタ群６４及び第２のトランジスタ群６６にそれぞれ代えて、後述する伝送線路の折返し構造を有する第１のトランジスタ群３４４及び第２のトランジスタ群３４６を含むことである。第１のトランジスタ群３４４及び第２のトランジスタ群３４６は、信号入力端子６０及びＴ字型線路６２を中心として左右（図１２における上下）に線対称である。したがって、以下では主として第１のトランジスタ群３４４のみについてその構造を述べる。

第１のトランジスタ群３４４が図１に示す第１のトランジスタ群６４と異なるのは、図１の伝送線路７０に加えて、伝送線路７０と平行に配置された伝送線路３５２、及び伝送線路３５２及び伝送線路７０−２〜７０−８（図１２においては、図を簡略にするために、伝送線路７０−２及び７０−８の参照符号のみを示し、伝送線路７０−３〜７０−７の参照符号は省略してある。後述の伝送線路７２及び３７２についても同様。）の信号入力端子６０と反対側の端部を互いに接続する配線３５０を含むことと、各トランジスタのベース端子と伝送線路３５２とを接続する容量素子３６０−１〜３６０−８を新たに含むこととである。なお、図１２において、図１に示す伝送線路７０−１は特に示していないが、これは伝送線路７０の一部を構成している。

図１と同じく、トランジスタのコレクタ端子（各出力端子）の接続は示していないが、各トランジスタ毎にコレクタ端子には等価な負荷が接続され、出力電力が合成されて出力されている。これは、周知の合成回路（例えば特許文献１に開示のもの）により実現できる。また、本実施の形態でも、図示しないが、第１のトランジスタ群３４４は、各トランジスタのベース端子にバイアス供給をするための回路を有するものとする。

第２のトランジスタ群３４６も基本的に図１に示す第２のトランジスタ群６６に、図１２に示す第１のトランジスタ群３４４の配線３５０、伝送線路３５２、及び容量素子３６０−１〜３６０−８を加えたものと同様の構成を有する。第２のトランジスタ群３４６において、配線３５０、伝送線路３５２、及び容量素子３６０−１〜３６０−８に対応するものを、それぞれ配線３７０、伝送線路３７２（３７２−２〜３７２−８）、及び容量素子３６２−１〜３６２−８とする。

すなわち、第１のトランジスタ群３４４においては、伝送線路７０、配線３５０及び伝送線路３５２によって、折返した形状の伝送線路が形成されている。同様に、第２のトランジスタ群３４６においては、伝送線路７２、配線３７０及び伝送線路３７２によって、折返した形状の伝送線路が形成されている。

この第２の実施の形態では、第１の実施の形態に係る並列接続トランジスタ５０と同じく、第１のトランジスタ群３４４及び第２のトランジスタ群３４６に含まれる容量素子８２−１〜８２−８及び３６０−１〜３６０−８、並びに容量素子８６−１〜８６−８及び容量素子３６２−１〜３６２−８の容量値を個別に調整する。各容量素子の値を示すため、各容量素子を参照符号の末尾の番号で参照する。後にトランジスタの入力信号強度及び入力信号位相の分布を示す場合にもこの番号を使用するものとする。

以下、本実施の形態に係る並列接続トランジスタ３３０についてのシミュレーション結果について説明する。以下のシミュレーションでは、同じトランジスタに接続されている２つの容量素子（例えば容量素子８２−１と３６０−１、又は容量素子８２−７と３６０−７）とは同じ容量値であるものとする。そして、各容量素子の容量値は、第１の実施の形態と比較するため、第１の実施の形態の半分の値（容量素子８２−１〜８２−８及び容量素子３６０−１〜３６０−８、並びに容量素子８６−１〜８６−８及び容量素子３６２−１〜３６２−８の容量値の平均値はいずれも０．５ｐＦ）とした。

以下に述べるシミュレーションでは、各トランジスタはエミッタ面積３２０μｍ²のトランジスタとし、伝送線路はいずれも、幅３０μｍ、トランジスタ間隔は７０μｍとした。伝送線路７０と伝送線路３５２、及び伝送線路７２と伝送線路３７２との間隔はいずれも１０μｍとして、両者のカップリングを考慮した。また、シミュレーション周波数は２．４５ＧＨｚとした。

図１３は、シミュレーションで用いた容量値を示し、横軸が容量素子の番号、縦軸が平均容量値０．５ｐＦに対する実際の容量値の倍率を示す。図１３により示されるように、このシミュレーションでも、図３に示すものと同様、トランジスタ番号が小さいほど、対応する容量素子の容量値は大きく、トランジスタ番号が大きいほど、対応する容量素子の容量値は小さく選ばれている。すなわち、容量素子８２−１〜８２−８及び容量素子８６−１〜８６−８については、信号入力端子６０からの伝送線路上の距離が大きくなるほど、容量素子の容量値が小さくなるように選ばれている。一方、容量素子３６０−１〜３６０−８及び容量素子３６２−１〜３６２−８については、信号入力端子６０からの伝送線路７０及び伝送線路３５２上の距離の合計が大きくなるほど、容量値が大きくなるように容量値が選ばれている。その結果、信号入力端子６０からの直線距離が短いほど、容量素子の容量値が大きく、大きくなるほど容量値が小さくなる。

この例でも、容量素子の容量値の大きさは信号入力端子６０からの直線距離とともに線形に変化するわけではなく、信号入力端子６０からの直線距離が大きくなるほど、隣接する容量素子間の容量値の差が小さくなるように、すなわち容量素子の変化がなだらかになるように選ばれている。

図１４は、図１３に示すように各容量素子の容量値を設定した場合の、各トランジスタの入力信号強度分布（容量番号１のトランジスタに対するｄＢ値)と入力信号位相分布（容量番号１のトランジスタに対する角度）とをシミュレーション計算した結果を示すグラフである。

第１の実施の形態のシミュレーション結果では、入力信号強度分布を容量の分布により打消しても、入力位相分布に０．７°程度の打消しきれない差が残っていた。しかし、本実施の形態の構成を採用した回路のシミュレーション結果では、入力位相分布も非常に小さくなっていることがグラフから読取れる。すなわち、図１２に示すように伝送線路を折返し構造にした場合、強度分布だけではなく、位相分布も均一にすることができるという効果が得られる。

図１５は、伝送線路７０及び７２、並びに伝送線路３５２及び３７２の線路幅１０μｍ、両者の線路間隔１０μｍで、図１６に示すように各容量素子の容量値を設定した場合の各トランジスタの入力信号強度分布（容量番号１のトランジスタに対するｄＢ値)と入力信号位相分布（容量番号１のトランジスタに対する角度）とをシミュレーション計算した結果を示すグラフである。

図１６を参照して、このシミュレーションでも、各容量素子の値を図１３に示すように定めたときの曲線４５０と、各容量素子の容量値を一定としたときの曲線４５８と、両者の間の容量値を三段階で定める３つの曲線４５２，４５４及び４５６とにしたがって、各容量素子の値を設定した。

図１５を参照して、この結果得られる各トランジスタへの入力信号の強度分布の曲線は、曲線４５８から曲線４５０に近づくように容量値を変えるにしたがって、曲線４０８、４０６、４０４、４０２、４００により示されるように変化する。すなわち、入力信号強度の均一性が、矢印４３０により示されるように順次好ましい形に変化していくことがわかる。

図１５ではスペースの関係で全ては示していないが、同様に図１６に示す曲線４５８から４５０に近づくように容量値を変えるにしたがって、矢印４３２により示されるように、入力信号の位相分布の均一性も、曲線４２２から曲線４２０に向かって順次変化し、好ましい状態となることが分かる。

このシミュレーション結果により示されたとおり、本実施の形態によれば、伝送線路の線路幅を変えても、前のシミュレーション結果と同様に、入力信号強度分布及び入力信号位相分布が均一になるように容量素子の容量値を調整することが可能である。

なお、図１５の曲線４２０によって明らかなように、本実施の形態の構成では、容量素子の容量値の調整を図１６の曲線４５０に近い形にせず、全て０．５ｐＦと一定とした場合でも、位相の分布が元々少ないという特徴がある。そのため、第１の実施の形態で説明した容量値の調整によるインダクタンス成分の影響の打消し効果とあいまって、位相分布及び強度分布ともに小さくすることができていると思われる。

なお、図１２に示す構成では、一見すると、図１に示す構成よりも回路面積が多く必要となるように思われる。しかし、位相分布を解消できるという、図１に示す構成では得られない効果を実現できる上、その効果を最大限に利用して、さらに配線幅、配線間隔を小さく（１０μｍ）配置することにより、実質的に回路面積の増加量を小さくすることも可能である。

以上のように本発明の第１の実施の形態によれば、従来技術のトーナメント状の配線によらず、入力信号強度分布をほぼ解消し、さらに入力信号位相分布も小さくすることが可能な並列接続トランジスタを供給することができる。さらに、第２の実施の形態によれば、入力信号の強度分布及び位相分布をともにほぼ均一にすることができる。その上、トーナメント状の配線を用いないため、回路面積の増大を抑え、少ない回路面積で上記した効果を達成することができる。

今回開示された実施の形態は単に例示であって、本発明が上記した実施の形態のみに制限されるわけではない。本発明の範囲は、発明の詳細な説明の記載を参酌した上で、特許請求の範囲の各請求項によって示され、そこに記載された文言と均等の意味及び範囲内でのすべての変更を含む。

第１の実施の形態に係る並列接続トランジスタ５０の構成を示す回路図である。 並列接続トランジスタ５０におけるバイアス供給回路の構成の一例を示す回路図である。 並列接続トランジスタ５０のシミュレーションで用いた容量素子の容量値とトランジスタの位置との関係を示すグラフである。 図３に示す容量値を採用して行なったシミュレーションにより得られた、並列接続トランジスタ５０の入力信号強度及び入力信号位相の均一性を示すグラフである。 容量素子の容量値を一定として行なったシミュレーションにより得られた、入力信号強度及び入力信号位相の均一性を示すグラフである。 一部にトーナメント接続を採用した、従来技術に係る並列接続トランジスタ１７０の構成を示す回路図である。 並列接続トランジスタ１７０に対するシミュレーションにより得られた入力信号強度及び入力信号位相の均一性を示すグラフである。 並列接続トランジスタ１７０において、配線間のカップリングを考慮したシミュレーションにより得られた入力信号強度及び入力信号位相の均一性を示すグラフである。 第１の実施の形態に係る並列接続トランジスタ５０において、各容量の容量値を距離に単純に比例して変化させたシミュレーションにより得られた、各トランジスタへの入力信号の強度分布及び位相分布の均一性を示すグラフである。 第１の実施の形態に係る並列接続トランジスタ５０に対するシミュレーションにおいて使用した、複数段階の容量値と、トランジスタ位置との関係を示すグラフである。 図１０に示す複数段階の容量値を採用して行なった並列接続トランジスタ５０のシミュレーションにより得られた、入力信号強度及び入力信号位相の均一性を示すグラフである。 本発明の第２の実施の形態に係る並列接続トランジスタ３３０の構成を示す回路図である。 図１３は、並列接続トランジスタ３３０に対するシミュレーションで用いた容量値とトランジスタの位置との関係を示すグラフである。 図１３に示すように各容量素子の容量値を設定した場合の、各トランジスタの入力信号強度分布と入力信号位相分布とのシミュレーション結果を示すグラフである。 第２の実施の形態に係る並列接続トランジスタ３３０の構成で、伝送線路線路幅及び線路間隔を変えてシミュレーションした結果を示すグラフである。 図１５に示すシミュレーションで用いた容量素子の容量値とトランジスタ位置との関係を示すグラフである。

符号の説明

５０，１７０，３３０ 並列接続トランジスタ
６０ 信号入力端子
６２ Ｔ字型線路
６４，２０４，３４４ 第１のトランジスタ群
６６，２０６，３４６ 第２のトランジスタ群
７０，７２，２００，２２０，３５２，３７２ 伝送線路
８２，８６，３６０，３６２ 容量素子
１００ ベースバイアス回路
１１０ 抵抗
１１２ 電源端子
２０２，２２２ 給電箇所
２１０ 第３のトランジスタ群
２１２ 第４のトランジスタ群

Claims (5)

1. 信号入力端子に接続される第１の伝送線路と、
   前記第１の伝送線路に沿って一列に配列された複数のトランジスタと、
   前記第１の伝送線路に沿って一列に配列され、前記第１の伝送線路に一端が接続され、前記複数のトランジスタの対応する１つのベース端子に他端が接続された、前記複数のトランジスタに対応して設けられた複数の第１の容量素子とを含み、
   前記複数の第１の容量素子の容量値は、前記信号入力端子から前記第１の容量素子までの前記伝送線路の線路長が大きいほど、小さくなっていることを特徴とする、並列接続トランジスタ。
2. 前記複数の第１の容量素子のうち、互いに隣接して配置されている２つの容量素子の容量値は、前記信号入力端子から前記２つの容量素子までの、前記伝送線路の線路長が大きいほど、前記２つの容量素子の容量値の差が小さくなるように選ばれていることを特徴とする、請求項１に記載の並列接続トランジスタ。
3. 前記複数のトランジスタは、前記伝送線路に沿って、前記信号入力端子を前記伝送線路と接続する配線を中心に互いに線対称に配置されている、請求項１又は請求項２に記載の並列接続トランジスタ。
4. さらに、前記第１の伝送線路と平行に配置され、かつ前記信号入力端子とは反対側の端部において前記第１の伝送線路に接続された第２の伝送線路と、
   前記第１の伝送線路に沿って一列に配列され、前記第２の伝送線路に一端が接続され、前記複数のトランジスタの対応する１つのベース端子に他端が接続された、前記複数のトランジスタに対応して設けられた複数の第２の容量素子とを含み、
   前記複数の第２の容量素子の容量値は、前記信号入力端子から前記第２の容量素子までの前記第１及び第２の伝送線路の線路長の合計が大きいほど、大きくなっていることを特徴とする、請求項１又は請求項２に記載の並列接続トランジスタ。
5. 前記複数のトランジスタのうち、同一のトランジスタのベース端子に一端が接続されている前記第１及び第２の容量素子の容量値は互いに等しい、請求項４に記載の並列接続トランジスタ。

Images