JP2021141409A - 増幅器 - Google Patents

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Abstract

【課題】トランジスタの容量値のばらつきの影響を受けにくい増幅器の提供。【解決手段】グランドと電源との間に直列に接続される複数の増幅回路を備え、前記複数の増幅回路は、それぞれ、トランジスタと、前記トランジスタのドレインに一端が接続される第１容量とを有し、前記複数の増幅回路のうち前記電源の最も近くに接続される第１の増幅回路は、前記トランジスタのドレインと前記電源との間に接続される負荷を有し、前記第１の増幅回路を除く前記複数の増幅回路は、それぞれ、自身の増幅回路における前記トランジスタのドレインと、自身の増幅回路に隣接する増幅回路における前記トランジスタのソースとの間に接続される負荷を有し、前記電源から最も遠くに接続される増幅回路を除く前記複数の増幅回路は、それぞれ、前記トランジスタのソースと、前記グランドとの間に接続される第２容量を有し、第２容量は、第１容量よりも大きい容量値を有する、増幅器。【選択図】図５

Description

本開示は、増幅器に関する。
カスコード接続された複数のトランジスタを備える増幅器が知られている（例えば、特許文献１を参照）。
特開２００８−２５９２３９号公報
トランジスタの容量値には、製造上のばらつきが発生しうる。そのため、カスコード接続された上下のトランジスタで容量値が異なると、ソースでの電圧波形とドレインでの電圧波形とで位相がずれることがある。このような位相差が生じると、例えば、ソース−ドレイン間に過大な電圧が発生する可能性がある。
本開示は、トランジスタの容量値のばらつきの影響を受けにくい増幅器を提供する。
本開示は、
グランドと電源との間に直列に接続される複数の増幅回路を備え、
前記複数の増幅回路は、それぞれ、
トランジスタと、
前記トランジスタのドレインに一端が接続される第１容量とを有し、
前記複数の増幅回路のうち前記電源の最も近くに接続される第１の増幅回路は、
前記トランジスタのドレインと前記電源との間に接続される負荷を有し、
前記第１の増幅回路を除く前記複数の増幅回路は、それぞれ、
自身の増幅回路における前記トランジスタのドレインと、自身の増幅回路に隣接する増幅回路における前記トランジスタのソースとの間に接続される負荷を有し、
前記電源から最も遠くに接続される増幅回路を除く前記複数の増幅回路は、それぞれ、
前記トランジスタのソースと、前記グランドとの間に接続される第２容量を有し、
前記第２容量は、前記第１容量よりも大きい容量値を有する、増幅器を提供する。
本開示によれば、トランジスタの容量値のばらつきの影響を受けにくい増幅器を提供できる。
増幅器の出力パワーの簡単な説明図である。 一比較形態における増幅器の構成例を示す図である。 一比較形態における増幅器の問題を説明するための図である。 第１実施形態における増幅器に含まれる増幅回路の構成例を示す図である。 第１実施形態における増幅器の構成例を示す図である。 第２実施形態における増幅器に含まれる増幅回路の構成例を示す図である。 第２実施形態における増幅器の構成例を示す図である。 第３実施形態における増幅器に含まれる増幅回路の構成例を示す図である。 第３実施形態における増幅器の構成例を示す図である。 第４実施形態における増幅器の構成例を示す図である。 一比較形態における増幅器のシミュレーション結果の一例を示す図である。 第１実施形態における増幅器のシミュレーション結果の一例を示す図である。
以下、本開示の実施形態について説明する。
５Ｇ移動通信等で使用されるに基地局装置には、長距離のカバーエリアを形成するフェーズドアレイのために、ミリ波帯の複数の高出力増幅器が搭載される。そのため、各々の増幅器を安価に調達できることが望まれる。つまり、安価なデバイスによる高出力化が求められている。
図１は、増幅器の出力パワーの簡単な説明図である。出力パワー（＝電圧Ｖｄｓ×電流Ｉｄｓ）は、トランジスタの３端子特性（Ｉｄｓ‐Ｖｄｓ）の負荷線で区切られる面積に応じて決まる。図１の上側は、シリコン半導体により形成された低耐圧で安価なＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの３端子特性を例示する図である。図１の下側は、ＧａＮ（窒化ガリウム）等の化合物半導体により形成された高耐圧で高価な化合物デバイスの３端子特性を例示する図である。
ＣＭＯＳの場合、ドレイン−ソース間の耐圧は、一般に、１．２ボルト程度であるが、ＧａＮの場合、１２ボルト以上の耐圧を確保できる。ＣＭＯＳデバイスと化合物デバイスとで同じ電流値で比較すると、単純に、電圧の差分が、出力パワーの差になる。つまり、ＧａＮのような高い電圧スイングで安価なＣＭＯＳデバイスを動作させることができれば、低コストと高出力を両立することができる。
図２は、一比較形態における増幅器の構成例を示す図である。図２に示す増幅器１００は、低耐圧のＣＭＯＳデバイスであり、いかに出力端子ＯＵＴで電圧スイングを高めるかにフォーカスして形成されている。一例として、グランドＧＮＤと電源ＶＤ（例えば、５ボルト電源）との間に縦積みされた５段のトランジスタ１１１〜１１５を備える増幅器１００が示されている。
入力端子ＩＮから入力される入力信号は、最下段のトランジスタ１１１のゲートに入力され、出力電圧Ｖｏｕｔ５は、最上段のトランジスタ１１５の負荷１２１に応じて、出力端子ＯＵＴから出力される。このとき、１段目から２段目、２段目から３段目と、段数が上がるにしたがって、各トランジスタのドレインｄでの電圧スイング（電位の変動幅）は、大きくなる。
しかしながら、各々のトランジスタのソース−ドレイン間（ｓ‐ｄ間）の電圧スイングは、ソースｓでも電圧スイング（電位変動）することから、各々のトランジスタの耐圧以内で振動することが可能となる。つまり、理想的には、１段目のトランジスタの振幅をＡ１、縦積みされたトランジスタの数をｎ（ｎは２以上の整数）とすると、最終段であるｎ段目のトランジスタの出力振幅は、Ａ１とｎの積（＝Ａ１×ｎ）となる。この例では、出力電圧Ｖｏｕｔ５の振幅Ａ５は、（Ａ１×５）となる。
図３は、一比較形態における増幅器の問題を説明するための図である。先に述べたように、電圧スイングは、上段にいくほど大きくなる。このとき、縦積みされた各々のトランジスタが全て厳密に同一特性を持つのであれば、各段のトランジスタのソース−ドレイン間の電圧は耐圧を超えない。しかし、実際のＣＭＯＳ製造では、必ず素子特性のばらつきがある。例えば、素子容量（ドレイン−ソース間容量Ｃｄｓ，ゲート−ドレイン間容量Ｃｇｄ，ゲート−ソース間容量Ｃｇｓ）が、各段のトランジスタでばらついてしまう。これらの素子容量の容量値の数％程度は、ばらつきの可能性がある。
例えば、素子容量の容量値が増加した場合、電圧は、遅延する方向に動く。そのため、容量値が上下のトランジスタで異なる場合、ソースｓ及びドレインｄでの電圧波形に遅れが生じてしまう。図３に示すように、ソースｓでの電圧波形とドレインｄでの電圧波形とで位相が異なると、信号１周期の中で、ソース−ドレイン間の電圧が素子耐圧を超える瞬間が生じるおそれがある。素子耐圧を超える可能性は、上段になるほど大きくなる。このように、一比較形態における縦積み構成の増幅器では、素子容量値のばらつきにより、素子破壊が生じる可能性がある。
本開示に係る各実施形態における増幅器は、素子容量値のばらつきの影響を受けにくい縦積み構成を有する。次に、その構成について説明する。
図４は、第１実施形態における増幅器に含まれる単位構成回路である増幅回路の構成例を示す図である。図５は、第１実施形態における増幅器の構成例を示す図である。
図４に示す増幅回路１０は、トランジスタ４１、負荷４２、容量４３及び容量４４を有する。容量４３は、第１容量の一例であり、容量４４は、第２容量の一例である。一端がトランジスタ４１のドレインｄに接続される負荷４２は、例えば、インダクタである。トランジスタ４１のドレインｄと出力端子ｏｕｔとの間に容量４３が直列に接続され、トランジスタ４１のソースｓとグランド（ＧＮＤ）との間に容量４４が直列に接続されている。
容量４３は、一端がトランジスタ４１のドレインｄに接続され、ドレインｄと出力端子ｏｕｔとの間の直流成分をカットする。容量４４は、容量４３よりも大きい容量値を有する。容量４３の容量値は、理想的には、無限大である。容量４４の容量値は、トランジスタ４１により増幅される対象の信号の周波数ｆにおいて容量４４がショートになる程度に大きな値に設定するのがよい。目安としては、容量４４のインピーダンスＺｃ（＝１／（ωＣ））は、１Ω以下の値となる（ω（＝２πｆ）：信号の角周波数、Ｃ：容量値）。容量４４の容量値は、トランジスタ４１のソースｓでの信号振幅がトランジスタ４１のドレインｄでの信号振幅の０．１倍以下になる値を目安としてもよい。
例えば、周波数ｆが２８ＧＨｚにおいて、負荷４２のインダクタンスは、数百ｐＨ程度（例えば、２００〜３００ｐＨ）であり、容量４３の容量値は、０．１ｐＦ程度であり、容量４４の容量値は、１ｐＦ程度であるが、適宜調整されてよい。
図５に示す増幅器１０１は、縦積みされた４段の増幅回路１１〜１４と、増幅回路１１〜１４のそれぞれの出力電圧を合成する合成器２０とを備える。
複数の増幅回路１１〜１４は、グランドと電源ＶＤとの間に直列に接続（"カスコード接続"ともいう）されている。複数の増幅回路１１〜１４のうち最下段の増幅回路１１は、容量４４が無いことを除いて、図４に示す増幅回路１０と同じ構成を有する。最下段の増幅回路１１を除く上段の増幅回路１２〜１４は、それぞれ、図４に示す増幅回路１０と同じ構成を有する。最下段の増幅回路１１のトランジスタ４１のソースｓは、グランドに接続されている。複数の増幅回路１１〜１４のうち最上段の増幅回路１４のトランジスタ４１のドレインｄは、負荷４２を介して電源ＶＤに接続されている。最上段の増幅回路１４は、グランドと電源ＶＤとの間に直列に接続される複数の増幅回路１１〜１４のうち、電源ＶＤの最も近くに接続される第１の増幅回路の一例である。最下段の増幅回路１１は、グランドと電源ＶＤとの間に直列に接続される複数の増幅回路１１〜１４のうち、電源ＶＤから最も遠くに接続される第２の増幅回路の一例である。
最上段の増幅回路１４は、トランジスタ４１のドレインｄと電源ＶＤとの間に直列に接続される負荷４２を有する。一方、最上段の増幅回路１４を除く複数の増幅回路１１〜１３は、それぞれ、自身の増幅回路におけるトランジスタ４１のドレインｄと自身の増幅回路に隣接する増幅回路におけるトランジスタ４１のソースｓとの間に接続される負荷４２を有する。
最下段の増幅回路１１を除く複数の増幅回路１２〜１４は、それぞれ、トランジスタ４１のソースｓとグランドとの間に接続される容量４４を有する。容量４４は、ＲＦ（Radio Frequency）信号をショートさせるので、ソースｓでの電圧スイングは、ほとんど生じないこととなる。最下段の増幅回路１１のトランジスタ４１のソースｓは、電位が安定したグランドに接続されているので、容量４４が接続されていない。一方、複数の増幅回路１１〜１４の各々のトランジスタ４１のドレインｄ側は、負荷４２が接続されている。よって、負荷４２のインピーダンスとトランジスタ４１のソース−ドレイン間に流れる電流の電流値とで決まる振幅で、複数の増幅回路１１〜１４の各々のトランジスタ４１のドレインｄでの電圧は、振動する。
入力信号（入力電圧）は、各段のトランジスタ４１のゲートに、各々の入力端子ｉｎから同相で入力される。一方、出力信号（出力電圧）は、各々の出力端子ｏｕｔから同相で出力される。複数の増幅回路１１〜１４の各々の出力端子ｏｕｔから出力される４つの出力信号は、例えば、ウィルキンソン合成器のような合成器２０により同相に合成される。その結果、高出力の出力電圧（入力電圧よりも振幅が十分に大きな出力電圧）が、合成器２０の後段の出力端子Ｏｕｔから出力される。
合成器２０は、複数の増幅回路１１〜１４のそれぞれの容量４３の他端に各々の出力端子ｏｕｔを介して接続される回路である。図５に例示する合成器２０は、複数の整合回路２１〜３３と複数の抵抗３４〜３６とを有する５０Ω系のウィルキンソン合成器である。複数の整合回路２１〜３３は、それぞれ、１／４波長（λ／４）の伝送線路であり、抵抗３４〜３６は、１００Ωのアイソレーション抵抗である。
図５に示すようなトーナメント方式の合成器２０との接続を設計的に容易にし、信号合成時の位相ずれを抑制する点で、カスコード接続される複数の増幅回路の数は、２ｎであることが好ましいが（ｎは、自然数）、偶数でもよい。図５は、ｎ＝２の場合を示す。要求される仕様を満足するのであれば、カスコード接続される複数の増幅回路の数は、３以上の奇数でもよい。
図６は、第２実施形態における増幅器に含まれる単位構成回路である増幅回路の構成例を示す図である。図７は、第２実施形態における増幅器の構成例を示す図である。第２実施形態において、上述の実施形態と同様の構成についての説明は、上述の説明を援用することで、省略又は簡略する。第２実施形態では、単位構成回路を差動増幅回路としている。
図６に示す増幅回路５０は、図４に示すシングルエンドの増幅回路１０（トランジスタ４１、負荷４２、容量４３及び容量４４）の構成に、トランジスタ４５、負荷４６及び容量４７を追加した差動増幅回路である。トランジスタ４１は、第１トランジスタの一例、トランジスタ４５は、第２トランジスタの一例、容量４７は、第３容量の一例である。一端がトランジスタ４５のドレインｄに接続される負荷４６は、例えば、インダクタであり、負荷４２と同じインダクタンスを有する。負荷４２，４６のそれぞれの他端は、互いに接続されている。トランジスタ４５のドレインｄと出力端子Ｎｏｕｔとの間に容量４７が直列に接続されている。トランジスタ４５は、ソースｓがトランジスタ４１と共通する。
容量４７は、一端がトランジスタ４５のドレインｄに接続され、ドレインｄと出力端子Ｎｏｕｔとの間の直流成分をカットする。容量４７は、容量４３と同じ容量値を有する。
図７に示す増幅器１０２は、縦積みされた４段の増幅回路５１〜５４と、増幅回路５１〜５４のそれぞれの出力電圧を合成する合成器２０Ａ，２０Ｂとを備える。
複数の増幅回路５１〜５４は、グランドと電源ＶＤとの間に直列に接続されている。複数の増幅回路５１〜５４のうち最下段の増幅回路５１は、容量４４が無いことを除いて、図６に示す増幅回路５０と同じ構成を有する。最下段の増幅回路５１を除く上段の増幅回路５２〜５４は、それぞれ、図６に示す増幅回路５０と同じ構成を有する。最下段の増幅回路５１のトランジスタ４１，４５のソースｓは、グランドに接続されている。複数の増幅回路５１〜５４のうち最上段の増幅回路５４において、差動ペアの一方のトランジスタ４１のドレインｄは、負荷４２を介して電源ＶＤに接続され、差動ペアのもう一方のトランジスタ４５のドレインｄは、負荷４６を介して電源ＶＤに接続されている。最上段の増幅回路５４は、グランドと電源ＶＤとの間に直列に接続される複数の増幅回路５１〜５４のうち、電源ＶＤの最も近くに接続される第１の増幅回路の一例である。最下段の増幅回路５１は、グランドと電源ＶＤとの間に直列に接続される複数の増幅回路５１〜５４のうち、電源ＶＤから最も遠くに接続される第２の増幅回路の一例である。
最上段の増幅回路５４は、トランジスタ４５のドレインｄと電源ＶＤとの間に直列に接続される負荷４６を有する。一方、最上段の増幅回路５４を除く複数の増幅回路５１〜５３は、それぞれ、自身の増幅回路におけるトランジスタ４５のドレインｄと自身の増幅回路に隣接する増幅回路におけるトランジスタ４５のソースｓとの間に接続される負荷４６を有する。
最下段の増幅回路５１を除く複数の増幅回路５２〜５４は、それぞれ、トランジスタ４１，４５のソースｓとグランドとの間に接続される容量４４を有する。容量４４は、ＲＦ（Radio Frequency）信号をショートさせるので、ソースｓでの電圧スイングは、ほとんど生じないこととなる。最下段の増幅回路５１のトランジスタ４１，４５のソースｓは、電位が安定したグランドに接続されているので、容量４４が接続されていない。一方、複数の増幅回路５１〜５４の各々のトランジスタ４１，４５のドレインｄ側は、負荷４２，４６が接続されている。よって、負荷４２，４６のインピーダンスとトランジスタ４１，４５のソース−ドレイン間に流れる電流の電流値とで決まる振幅で、複数の増幅回路５１〜５４の各々のトランジスタ４１，４５のドレインｄでの電圧は、振動する。
差動の入力信号が各段のトランジスタ４１，４５に入力される。正相の入力信号（入力電圧）は、各段のトランジスタ４１のゲートに、各段の正相の入力端子ｉｎから同相で入力される。逆相の入力信号（入力電圧）は、各段のトランジスタ４５のゲートに、各段の逆相の入力端子Ｎｉｎから同相で入力される。一方、差動の出力信号が各段のトランジスタ４１，４５から出力される。正相の出力信号（出力電圧）は、各段の正相の出力端子ｏｕｔから同相で出力される。逆相の出力信号（出力電圧）は、各段の逆相の出力端子Ｎｏｕｔから同相で出力される。複数の増幅回路５１〜５４の各々の出力端子ｏｕｔから出力される４つの正相の出力信号は、合成器２０Ａにより同相に合成される。複数の増幅回路５１〜５４の各々の出力端子Ｎｏｕｔから出力される４つの逆相の出力信号は、合成器２０Ｂにより同相に合成される。その結果、高出力の差動の出力電圧（入力電圧よりも振幅が十分に大きな差動の出力電圧）が、合成器２０Ａ，２０Ｂの後段の一対の出力端子Ｏｕｔ，ＮＯｕｔから出力される。
合成器２０Ａは、複数の増幅回路５１〜５４のそれぞれの容量４３の他端に各々の出力端子ｏｕｔを介して接続される回路である。合成器２０Ｂは、複数の増幅回路５１〜５４のそれぞれの容量４７の他端に各々の出力端子Ｎｏｕｔを介して接続される回路である。合成器２０Ａと合成器２０Ｂは、互いに同じ構成を有し、一つの合成器を形成する。合成器２０Ａ，２０Ｂは、例えば、図５に示す合成器２０と同じ構成でよい。
図８は、第３実施形態における増幅器に含まれる単位構成回路である増幅回路の構成例を示す図である。図９は、第３実施形態における増幅器の構成例を示す図である。第３実施形態において、上述の実施形態と同様の構成についての説明は、上述の説明を援用することで、省略又は簡略する。第３実施形態では、単位構成回路の差動出力をバランで単相に合成している。これにより、４つの差動信号を単相の合成器２０で合成でき、単相（シングルエンド）の出力信号を生成できる。
図８に示す増幅回路６０は、図６に示す増幅回路５０の構成に、バラン４８を追加した、差動入力−シングルエンド出力の増幅回路である。バラン４８は、差動信号をシングルエンド信号に変換する素子であり、その具体例として、バラントランスなどがある。バラントランスは、一次側コイルと二次側コイルとを有する。一次側コイルの一端は容量４３の他端に接続され、一次側コイルの他端は容量４７の他端に接続される。二次側コイルの一端は、出力端子ｏｕｔに接続され、二次側コイルの他端はグランドに接続される。
図９に示す増幅器１０３は、縦積みされた４段の増幅回路６１〜６４と、増幅回路６１〜６４のそれぞれの出力電圧を合成する合成器２０とを備える。
複数の増幅回路６１〜６４は、グランドと電源ＶＤとの間に直列に接続されている。複数の増幅回路６１〜６４のうち最下段の増幅回路６１は、容量４４が無いことを除いて、図８に示す増幅回路６０と同じ構成を有する。最下段の増幅回路６１を除く上段の増幅回路６２〜６４は、それぞれ、図８に示す増幅回路６０と同じ構成を有する。最下段の増幅回路６１のトランジスタ４１，４５のソースｓは、グランドに接続されている。
増幅器１０３は、複数の増幅回路６１〜６４のそれぞれの容量４３の他端と、複数の増幅回路６１〜６４のそれぞれの容量４７の他端とに、対応するバラン４８を介して接続される合成器２０を備える。バラン４８が追加された図９の構成は、図７の構成に比べて、合成器２０が占める面積が縮小するので、配線設計や小型化の点で有利である。
図１０は、第４実施形態における増幅器の構成例を示す図である。第４実施形態において、上述の実施形態と同様の構成についての説明は、上述の説明を援用することで、省略又は簡略する。第４実施形態では、カスコード接続された複数のトランジスタを含む複数の増幅ユニットがカスケード接続されている。
図１０に示す増幅器１０４は、カスケード接続された複数の増幅ユニット１０１Ａ，１０１Ｂを備える多段増幅器である。増幅ユニット１０１Ａ，１０１Ｂは、互いに同じ回路構成であり、図５に示す増幅器１０１の構成（複数の増幅回路１１〜１４）を有する。カスコード接続された複数の増幅回路を多段にカスケード接続することで、増幅度を高めることができる。図１０は、縦積みされた４つの増幅回路を有する増幅ユニットを２段接続する例を示す。
なお、各々の増幅ユニット内の縦積みされる複数の増幅回路は、それぞれ、図４に示すような単相入力単相出力の形態に限られず、図６に示すような差動入力差動出力の形態でもよいし、図８に示すような差動入力単相出力の形態でもよい。
増幅ユニット１０１Ａ，１０１Ｂは、それぞれ、ゲートバイアス回路７５を有する。ゲートバイアス回路７５は、電源ＶＤの電源電圧に連動するゲートバイアス電圧を、縦積みされた複数のトランジスタの各々のゲートに印加する。ゲートバイアス回路７５は、例えば、抵抗７５ａ１，７５ａ２，７５ｂ１，７５ｂ２，７５ｃ１，７５ｃ２，７５ｄ１，７５ｄ２，７５ｅ１を用いて電源電圧を分圧することにより、各々のゲートバイアス電圧を生成する。電源ＶＤとグランドとの間に直列に挿入された容量７４ｅは、直流の電源電圧を平滑化する。
増幅ユニット１０１Ａ，１０１Ｂは、それぞれ、バイアス調整回路７６を備えてもよい。バイアス調整回路７６は、縦積みされた複数のトランジスタの各々のゲートに印加されるゲートバイアス電圧を調整する。バイアス調整回路７６は、縦積みされた複数のトランジスタの各々のゲートに対して設けられ、対応するゲートに接続される複数の整合回路を有する。図１０には、複数の整合回路として、容量７４ａとインダクタ７１ａによるＬＣ回路と、容量７４ｂとインダクタ７１ｂによるＬＣ回路と、容量７４ｃとインダクタ７１ｃによるＬＣ回路と、容量７４ｄとインダクタ７１ｄによるＬＣ回路とが例示されている。容量７４ａ〜７４ｄは、縦積みされた複数のトランジスタの各々のソースとグランドとの間に接続された容量と同程度の容量値を有する。
ゲートバイアス電圧を増幅器１０４の外部から制御するためのバイアス制御電圧を複数の整合回路のそれぞれに入力するための制御ノード７６ａ〜７６ｄが、複数の整合回路のそれぞれに接続されてもよい。バイアス制御電圧は、例えば、不図示のＤＡＣ（Digital to Analog Converter）から供給される。
増幅器１０４は、外部から供給されるシングルエンドの入力信号を、入力側の増幅ユニット１０１Ａ内の複数の増幅回路のそれぞれの入力端子に同相に分配する分配器８１を備える。分配器８１は、複数の入力整合回路を介して、入力側の増幅ユニット１０１Ａ内の複数の増幅回路のそれぞれの入力端子に接続される。図１０には、複数の入力整合回路として、容量７３ａとインダクタ７０ａによるＬＣ回路と、容量７３ｂとインダクタ７０ｂによるＬＣ回路と、容量７３ｃとインダクタ７０ｃによるＬＣ回路と、容量７３ｄとインダクタ７０ｄによるＬＣ回路とが例示されている。分配器８１は、例えば、ウィルキンソン分配器である。
増幅器１０４は、出力側の増幅ユニット１０１Ｂ内の複数の増幅回路のそれぞれの出力端子から出力される４つの出力信号を同相に合成する合成器８２を備える。合成器８２は、複数の出力整合回路を介して、出力側の増幅ユニット１０１Ｂ内の複数の増幅回路のそれぞれの出力端子に接続される。図１０には、複数の出力整合回路として、容量４３ａとインダクタ７２ａによるＬＣ回路と、容量４３ｂとインダクタ７２ｂによるＬＣ回路と、容量４３ｃとインダクタ７２ｃによるＬＣ回路と、容量４３ｄとインダクタ７２ｄによるＬＣ回路とが例示されている。合成器８２は、例えば、ウィルキンソン合成器である。
以上、上述の実施形態によれば、縦積みされた複数のトランジスタの各々において、ソースｓでの電圧スイングはほとんど零に抑制され、ドレインｄでの電圧が振動する。つまり、ソースｓとグランドとの間に接続された容量４４によって、高周波信号がショートされるので、縦積みされた隣り合うトランジスタの間は高周波的に分離される。よって、縦積みされた複数の増幅回路は、それぞれ、ソース接地型の増幅回路として動作する。その結果、各段のトランジスタにおいて、素子容量のばらつきにより、ソースでの電圧波形とドレインでの電圧波形とで位相が異なっても、ソース−ドレイン間に発生する過大な電圧スイングを抑制できる。つまり、トランジスタの容量値のばらつきの影響を受けにくい増幅器を提供できる。
図１１は、一比較形態における増幅器（図２の増幅器１００）のシミュレーション結果の一例を示す図である。図１２は、第１実施形態における増幅器（図５の増幅器１０１）のシミュレーション結果の一例を示す図である。図１１，１２は、いずれも、下から２段目のトランジスタの入力容量Ｃｇｓを０％から２０％まで増加させた場合において、当該２段目のトランジスタのソース−ドレイン間の電圧波形を示す。また、図１１，１２は、縦積みされた複数のトランジスタがＣＭＯＳプロセスで生成された場合を示す。図１１，１２によれば、入力容量Ｃｇｓが２０％増加しても、第１実施形態における増幅器１０１は、一比較形態における増幅器１００に比べて、下から２段目のトランジスタのソース−ドレイン間に発生する過大な電圧スイングが抑制されている。
以上、実施形態について説明したが、本開示の技術は上記の実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が可能である。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
グランドと電源との間に直列に接続される複数の増幅回路を備え、
前記複数の増幅回路は、それぞれ、
トランジスタと、
前記トランジスタのドレインに一端が接続される第１容量とを有し、
前記複数の増幅回路のうち前記電源の最も近くに接続される第１の増幅回路は、
前記トランジスタのドレインと前記電源との間に接続される負荷を有し、
前記第１の増幅回路を除く前記複数の増幅回路は、それぞれ、
自身の増幅回路における前記トランジスタのドレインと、自身の増幅回路に隣接する増幅回路における前記トランジスタのソースとの間に接続される負荷を有し、
前記電源から最も遠くに接続される増幅回路を除く前記複数の増幅回路は、それぞれ、
前記トランジスタのソースと、前記グランドとの間に接続される第２容量を有し、
前記第２容量は、前記第１容量よりも大きい容量値を有する、増幅器。
（付記２）
前記複数の増幅回路の数は、偶数である、付記１に記載の増幅器。
（付記３）
前記複数の増幅回路の数は、２ｎである（ｎは、自然数）、付記２に記載の増幅器。
（付記４）
前記第２容量のインピーダンスは、前記トランジスタにより増幅される信号の周波数において１Ω以下である、付記１から３のいずれか一項に記載の増幅器。
（付記５）
前記第２容量の容量値は、前記トランジスタのソースでの信号振幅が前記トランジスタのドレインでの信号振幅の０．１倍以下になる値である、付記１から４のいずれか一項に記載の増幅器。
（付記６）
前記複数の増幅回路のそれぞれの前記第１容量の他端に接続される合成器を備える、付記１から５のいずれか一項に記載の増幅器。
（付記７）
前記トランジスタを第１トランジスタとするとき、
前記複数の増幅回路は、それぞれ、
前記第１トランジスタとソースが共通する第２トランジスタと、
前記第２トランジスタのドレインに一端が接続される第３容量とを有し、
前記第１の増幅回路は、
前記第２トランジスタのドレインと前記電源との間に接続される負荷を有し、
前記第１の増幅回路を除く前記複数の増幅回路は、それぞれ、
自身の増幅回路における前記第２トランジスタのドレインと、自身の増幅回路に隣接する増幅回路における前記第２トランジスタのソースとの間に接続される負荷を有する、付記１から５のいずれか一項に記載の増幅器。
（付記８）
前記複数の増幅回路のそれぞれの前記第１容量の他端と、前記複数の増幅回路のそれぞれの前記第３容量の他端とに接続される合成器を備える、付記７に記載の増幅器。
（付記９）
前記合成器は、前記複数の増幅回路のそれぞれの前記第１容量の他端と、前記複数の増幅回路のそれぞれの前記第３容量の他端とに、バランを介して接続される、付記８に記載の増幅器。
（付記１０）
カスケード接続された複数の増幅ユニットを備え、
前記複数の増幅ユニットは、それぞれ、付記１から５，７のいずれか一項に記載の増幅器の構成を有する、多段増幅器。
（付記１１）
前記複数の増幅ユニットの入力側に接続される分配器と、
前記複数の増幅ユニットの出力側に接続される合成器とを備える、付記１０に記載の多段増幅器。
１０，１１，１２，１３，１４ 増幅回路
２０，２０Ａ，２０Ｂ 合成器
３４，３５，３６ 抵抗
４１，４５ トランジスタ
４２，４６ 負荷
４３，４４，４７ 容量
４８ バラン
５０，５１，５２，５３，５４ 増幅回路
６０，６１，６２，６３，６４ 増幅回路
７５ ゲートバイアス回路
７６ バイアス調整回路
８１ 分配器
８２ 合成器
１０１，１０２，１０３，１０４ 増幅器
１１１，１１２，１１３，１１４，１１５ トランジスタ
１２１ 負荷

Claims (10)

  1. グランドと電源との間に直列に接続される複数の増幅回路を備え、
    前記複数の増幅回路は、それぞれ、
    トランジスタと、
    前記トランジスタのドレインに一端が接続される第１容量とを有し、
    前記複数の増幅回路のうち前記電源の最も近くに接続される第１の増幅回路は、
    前記トランジスタのドレインと前記電源との間に接続される負荷を有し、
    前記第１の増幅回路を除く前記複数の増幅回路は、それぞれ、
    自身の増幅回路における前記トランジスタのドレインと、自身の増幅回路に隣接する増幅回路における前記トランジスタのソースとの間に接続される負荷を有し、
    前記電源から最も遠くに接続される増幅回路を除く前記複数の増幅回路は、それぞれ、
    前記トランジスタのソースと、前記グランドとの間に接続される第２容量を有し、
    前記第２容量は、前記第１容量よりも大きい容量値を有する、増幅器。
  2. 前記複数の増幅回路の数は、偶数である、請求項１に記載の増幅器。
  3. 前記複数の増幅回路の数は、２ｎである（ｎは、自然数）、請求項２に記載の増幅器。
  4. 前記第２容量のインピーダンスは、前記トランジスタにより増幅される信号の周波数において１Ω以下である、請求項１から３のいずれか一項に記載の増幅器。
  5. 前記第２容量の容量値は、前記トランジスタのソースでの信号振幅が前記トランジスタのドレインでの信号振幅の０．１倍以下になる値である、請求項１から４のいずれか一項に記載の増幅器。
  6. 前記複数の増幅回路のそれぞれの前記第１容量の他端に接続される合成器を備える、請求項１から５のいずれか一項に記載の増幅器。
  7. 前記トランジスタを第１トランジスタとするとき、
    前記複数の増幅回路は、それぞれ、
    前記第１トランジスタとソースが共通する第２トランジスタと、
    前記第２トランジスタのドレインに一端が接続される第３容量とを有し、
    前記第１の増幅回路は、
    前記第２トランジスタのドレインと前記電源との間に接続される負荷を有し、
    前記第１の増幅回路を除く前記複数の増幅回路は、それぞれ、
    自身の増幅回路における前記第２トランジスタのドレインと、自身の増幅回路に隣接する増幅回路における前記第２トランジスタのソースとの間に接続される負荷を有する、請求項１から５のいずれか一項に記載の増幅器。
  8. 前記複数の増幅回路のそれぞれの前記第１容量の他端と、前記複数の増幅回路のそれぞれの前記第３容量の他端とに接続される合成器を備える、請求項７に記載の増幅器。
  9. 前記合成器は、前記複数の増幅回路のそれぞれの前記第１容量の他端と、前記複数の増幅回路のそれぞれの前記第３容量の他端とに、バランを介して接続される、請求項８に記載の増幅器。
  10. カスケード接続された複数の増幅ユニットを備え、
    前記複数の増幅ユニットは、それぞれ、請求項１から５，７のいずれか一項に記載の増幅器の構成を有する、多段増幅器。
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