JP2003282622A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003282622A
JP2003282622A JP2002084520A JP2002084520A JP2003282622A JP 2003282622 A JP2003282622 A JP 2003282622A JP 2002084520 A JP2002084520 A JP 2002084520A JP 2002084520 A JP2002084520 A JP 2002084520A JP 2003282622 A JP2003282622 A JP 2003282622A
Authority
JP
Japan
Prior art keywords
ground
signal
pad
semiconductor chip
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002084520A
Other languages
English (en)
Inventor
Masayuki Sugiura
政幸 杉浦
Yasuhiko Kuriyama
保彦 栗山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002084520A priority Critical patent/JP2003282622A/ja
Publication of JP2003282622A publication Critical patent/JP2003282622A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48237—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H01L2224/49176—Wire connectors having the same loop shape and height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Abstract

(57)【要約】 【課題】半導体チップと実装基板とを接続する複数の配
線に電流が不均一に分布することを抑制し、接地配線の
接地インダクタンスを低減化する。 【解決手段】半導体チップ20上の高周波出力用のトラン
ジスタを信号配線22と接地配線23が電気的に分離された
複数のトランジスタブロック21に分割して形成し、各ト
ランジスタブロックとチップ実装基板11の出力信号配線
パターン12と接地配線パターン13とを接続するワイヤ1
4、15を隣接させて配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に実装基板あるいはリードフレーム上に半導体チ
ップが搭載された半導体装置に関するもので、例えば携
帯端末用電子機器の高周波電力増幅器を含む高周波半導
体装置に使用されるものである。
【０００２】
【従来の技術】携帯端末のアンテナに最終的に電力を供
給するのに用いられる電力増幅器を代表とする高周波電
力増幅器は、電力利得は勿論のこと、高効率、小型、低
価格といった要求を満足させる必要がある。
【０００３】このような要求の中で低価格化を実現する
実装方式として、実装基板あるいはリードフレーム上に
半導体チップをマウントし、ワイヤボンデイングを用い
て半導体チップと実装基板あるいはリードフレームとを
接続するワイヤ実装方式が従来から広く用いられてい
る。
【０００４】図４は、従来例１に係るワイヤ実装方式を
用いて形成した電力増幅器モジュールの一部を示す。
【０００５】図４は、表示の簡単化のため、モジュール
基板である実装基板11上にマウントされた半導体チップ
（例えばGaAsチップ）40上に形成された電力増幅器の最
終段のトランジスタ41、出力パッド42および接地パッド
43と、実装基板11上に形成された出力信号配線パターン
12および基板接地配線パターン13と、前記出力パッド42
と出力信号配線パターン12とを接続するボンディングワ
イヤ（信号ワイヤ）14と、前記接地パッド43と基板接地
配線パターン13とを接続するボンディングワイヤ（接地
ワイヤ）15のみを表示してある。
【０００６】このようなワイヤ実装方式は、半導体チッ
プ40に対して特別なプロセスを施す必要がないので、簡
便であり、量産に向き、低価格化し易いという特徴を有
している。その半面、半導体チップ40と実装基板11とを
接続するのに細いワイヤ14、15を用いているために、ワ
イヤの持つインダクタンスが寄生成分として生じてしま
う。このインダクタンスは特に接地インダクタンスとし
て大きな影響を与え、電力増幅器の利得を低下させるの
で、付加効率をも低下させ、電力増幅器の性能を著しく
損なう原因となるという問題がある。
【０００７】なお、前記半導体チップ40がリードフレー
ムのベッド部上にマウントされるワイヤ実装方式の場合
にも、上記と同様の問題がある。
【０００８】上記したようなワイヤ実装方式における接
地インダクタンスを低減させる方法としては、一般には
接地ワイヤ15の数を増やす方法が採用される。しかし、
接地ワイヤ15の相互インダクタンスの影響により、接地
インダクタンスは、ワイヤ本数に反比例して低減するこ
とはなく、ワイヤ本数の割には大きなインダクタンスを
有してしまうという現象が見られる。
【０００９】図５は、図４中の接地ワイヤ15の一例とし
て、複数の直径25μｍ、長さ1 ｍｍのワイヤを150 μｍ
間隔で配置した場合のインダクタンスが、ワイヤ本数に
よってどの程度低減するかを示したものである。また、
接地ワイヤ15の相互インダクタンスの影響がない場合に
期待できる接地インダクタンス、つまり、一本あたりの
インダクタンスを本数で割った値も同時に示してある。
【００１０】図５から分かるように、接地ワイヤ15が一
本の場合の半分に接地インダクタンスを低減するために
は、ほぼ４本もの接地ワイヤ15が必要であり、高い利得
を得るためには非常に多数の接地ワイヤ15が必要にな
り、小型化が困難となる。また、多数の接地ワイヤ15が
必要になると、ボンデイング用のパッドも多数必要にな
るので、チップの大きさも大きくなり、低価格の長所を
生かせなくなるという問題があった。
【００１１】図６は、上記したような問題を解決した特
開2001−7140「高周波半導体装置」に示されたワイヤ実
装方式の一例（従来例２）を示す。
【００１２】図６において、ICチップ60には、出力段ト
ランジスタ61を構成する大きなサイズ（駆動能力）を有
するマルチユニットトランジスタと、このマルチユニッ
トトランジスタに接続された複数個の出力信号パッド62
および接地パッド63が形成されている。そして、上記複
数個の出力信号パッド62は、それぞれ信号ワイヤ（ボン
ディングワイヤ）64を介して出力信号用リードフレーム
ピン66に接続されており、複数個の接地パッド63は、そ
れぞれ接地ワイヤ（ボンディングワイヤ）65を介して接
地部位（例えば接地用リードフレームピン）に接続され
ている。
【００１３】図６に示したワイヤ実装方式では、信号ワ
イヤ64と接地ワイヤ65とを交互に近接させて配置する点
が特徴であり、信号ワイヤ64と接地ワイヤ65との間に電
磁結合を生じさせている。
【００１４】通常、信号ワイヤ64と接地ワイヤ65に流れ
る電流の位相は180 度異なっているので、お互いのワイ
ヤが作り出す磁界は打ち消すように働き、各ワイヤの等
価インダクタンスは低減される。即ち、信号ワイヤ64と
接地ワイヤ65との間に大きな相互インダクタンスがあれ
ば、相互インダクタンス分のインダクタンスが低減さ
れ、接地インダクタンスが低減され、出力段回路の性能
が向上する。
【００１５】しかし、図６に示したワイヤ実装方式に
は、以下に述べるような問題点（１）、（２）がある。
【００１６】（１）ワイヤ配列の端部のワイヤと中央部
のワイヤではワイヤ間の相互作用が異なり、ワイヤの等
価インダクタンスは、中央部のワイヤでは小さく、端部
に近いワイヤほど大きくなるという不均一を生じてしま
う。
【００１７】これにより、トランジスタ61の電流は中央
部のワイヤに集中し、中央部のワイヤ間での相互作用を
さらに強めるが、端部のワイヤ間での相互作用を弱める
ので、ワイヤ配列内の電流の不均一はより大きくなると
いう現象が生じる。
【００１８】その結果、接地ワイヤ65として動作するワ
イヤは実質的には中央部のワイヤに限られてしまい、接
地インダクタンスの低減効果は本来期待されるよりも小
さな程度に限定されてしまう。
【００１９】（２）接地ワイヤ65の数が信号ワイヤ64の
数とほぼ１：１に設定されており、接地ワイヤ65の数が
少ない。しかし、信号ワイヤ64と接地ワイヤ65との間の
相互インダクタンスが大きくない場合（例えば、パター
ン配置の関係で信号ワイヤ64と接地ワイヤ65との長さが
異なり、相互作用が弱くなってしまう場合など）では、
接地ワイヤ64の数が少ない分、接地ワイヤ64自身が持つ
自己インダクタンス分により接地インダクタンスが大き
くなり易い。結果として、接地インダクタンスの低減効
果が現れたとしても接地インダクタンスの大きさそのも
のは大きくなってしまう。
【００２０】
【発明が解決しようとする課題】上記したように従来の
半導体装置は、高周波出力用トランジスタが形成された
半導体チップと実装基板あるいはリードフレームとを接
続するボンディングワイヤが寄生成分としてインダクタ
ンスを有するので、高周波出力回路の性能を低下させる
という問題があった。
【００２１】また、マルチユニットトランジスタに接続
される複数の信号ワイヤと複数の接地ワイヤとを単に交
互に隣接させて配置しただけでは、ワイヤの位置関係に
よって相互作用が異なるので、各ワイヤに同じ大きさの
電流が流れず、インダクタンス低減の効果を十分に発揮
できなくなるという問題があった。
【００２２】本発明は上記の問題点を解決すべくなされ
たもので、半導体チップと実装基板あるいはリードフレ
ームとを接続する複数の配線に電流が不均一に分布する
ことを抑制し、配線の接地インダクタンスを低減化し得
る半導体装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】本発明の第１の半導体装
置は、信号配線と接地配線とが電気的に分離されて形成
された複数のトランジスタブロックおよび各トランジス
タブロックに対応して形成されて前記信号配線に接続さ
れた信号パッドおよび前記接地配線に接続された接地パ
ッドを上面に有する半導体チップと、上面に信号配線パ
ターンおよび接地配線パターンが形成され、前記半導体
チップを搭載した実装基板と、前記半導体チップ上で前
記各トランジスタブロック別に形成された各組の信号パ
ッドと前記実装基板上の信号配線パターンとを接続する
信号配線用の複数の第１のボンディングワイヤと、前記
半導体チップ上の前記各組の接地パッドと前記実装基板
上の接地配線パターンとを接続する接地配線用の複数の
第２のボンディングワイヤとを具備し、前記半導体チッ
プ上の信号パッドおよび接地パッドの各組内の信号パッ
ドに接続されている前記第１のボンディングワイヤと接
地パッドに接続されている前記第２のボンディングワイ
ヤとは隣接して配置されていることを特徴とする。
【００２４】本発明の第２の半導体装置は、信号配線と
接地配線とが電気的に分離されて形成された複数のトラ
ンジスタブロックおよび各トランジスタブロックに対応
して形成されて前記信号配線に接続された信号パッドお
よび前記接地配線に接続された接地パッドを上面に有す
る半導体チップと、前記半導体チップをベッド部にマウ
ントし、複数の信号用リード部を有するリードフレーム
と、前記半導体チップ上で前記各トランジスタブロック
別に形成された各組の信号パッドと前記リードフレーム
の複数の信号用リード部とを接続する信号配線用の複数
の第１のボンディングワイヤと、前記半導体チップ上の
各組の接地パッドと前記リードフレームの接地部位とを
接続する接地配線用の複数の第２のボンディングワイヤ
とを具備し、前記半導体チップ上の信号パッドおよび接
地パッドの各組内の信号パッドに接続されている前記第
１のボンディングワイヤと接地パッドに接続されている
前記第２のボンディングワイヤとは隣接して配置されて
いることを特徴とする。
【００２５】本発明の第３の半導体装置は、信号配線と
接地配線とが電気的に分離されて形成された複数のトラ
ンジスタブロックおよび各トランジスタブロックに対応
して形成されて前記信号配線に接続された信号パッドお
よび前記接地配線に接続された接地パッドを上面に有す
る半導体チップと、前記各トランジスタブロックに対応
して信号配線パターンおよび接地配線パターンが上面に
形成され、前記各信号配線パターンに対応して接続され
た信号配線用のヴイアホールおよび前記各接地配線パタ
ーンに対応して接続された接地配線用のヴイアホールが
形成され、前記信号配線用のヴイアホールに接続された
信号配線パターンおよび前記接地配線用のヴイアホール
に接続された接地配線パターンが裏面に形成され、上面
に前記半導体チップを搭載した実装基板と、前記半導体
チップ上で前記各トランジスタブロック別に形成された
各組の信号パッドと前記実装基板上面の信号配線パター
ンとを接続する信号配線用の複数の第１の接続部材と、
前記半導体チップ上の前記各組の接地パッドと前記実装
基板上面の接地配線パターンとを接続する接地配線用の
複数の第２の接続部材とを具備し、前記半導体チップ上
の信号パッドおよび接地パッドの各組内の信号パッドに
接続されている前記実装基板上面の信号配線パターンと
前記接地パッドに接続されている前記実装基板上面の接
地配線パターンとは隣接して配置されており、前記実装
基板の信号配線用のヴイアホールと接地配線用のヴイア
ホールとは平行に設けられ、かつ、隣接して配置されて
いることを特徴とする。
【００２６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００２７】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係るワイヤ実装方式を用いた高周波半導体
装置の主要部を概略的に示す平面図である。
【００２８】図１において、電力増幅器モジュールの基
板となる実装基板11は、例えば樹脂あるいはセラミック
スを用いた配線基板（本例では誘電体積層基板）上に回
路パターン（図示せず）、出力信号配線パターン12およ
び基板接地配線パターン13が形成されている。そして、
半導体チップ20が例えば銀ペーストによる接着によって
マウントされている。
【００２９】前記半導体チップ（例えばGaAsチップ）20
上には、電力増幅器の最終出力段のトランジスタが、例
えば４つのトランジスタブロック21に分割されて形成さ
れ、例えば一列状に並べられて配置されている。上記出
力段トランジスタに接続される入力配線22は各ブロック
とも共通化されているが、出力信号配線23と接地配線24
は、各トランジスタブロック21に対応して分割されて配
置されている。
【００３０】そして、各トランジスタブロック21の出力
信号配線23と接地配線24に対応して接続されている信号
出力用パッド25と接地用パッド26が形成されている。こ
の場合、各トランジスタブロック21に対応して、１つの
信号出力用パッド25とその両側に接地用パッド26が形成
され、全体として例えば一列状に並べられて配置されて
いる。
【００３１】また、各トランジスタブロック21に対応す
る出力信号配線23相互は、チップ内では直接には接続さ
れておらず、第１の抵抗素子27を介して接続されてい
る。同様に、各トランジスタブロック21に対応する接地
配線24相互は、チップ内では直接には接続されておら
ず、第２の抵抗素子28を介して接続されている。
【００３２】これらの抵抗素子27、28は、各トランジス
タブロック21間において出力信号が逆相になった場合に
発振する現象（いわゆるループ発振）を抑制するために
挿入されたものであり、上記出力信号が逆相になった場
合に抵抗素子27、28に電流を流して損失に変換する役割
を有する。なお、抵抗素子27、28は、トランジスタブロ
ック21の負荷側のインピーダンスより十分に低い抵抗値
となるように設定されている。
【００３３】そして、半導体チップ20上の出力パッド25
とモジュール基板11上の出力信号配線パターン12とは第
１のボンディングワイヤ（信号ワイヤ）14により接続さ
れており、半導体チップ20上の接地パッド26とモジュー
ル基板11上の接地配線パターン13とは第２のボンディン
グワイヤ（接地ワイヤ）15により接続されている。
【００３４】この場合、各トランジスタブロックに対応
する１本の信号ワイヤ14と２本の接地ワイヤ15とは、隣
接して概略平行に配線されており、各ワイヤは全体とし
ても隣接して概略平行に配線されている。
【００３５】上記構成においては、前述した従来例２と
同様に、信号ワイヤ14と接地ワイヤ15とは隣接して配線
されており、両者の相互インダクタンスが大きくなって
いる。信号ワイヤ14に流れる電流と接地ワイヤ15に流れ
る電流は位相が180 度反転しているので、相互インダク
タンスはワイヤの持つ自己インダクタンスを打ち消す方
向に作用し、接地ワイヤ15の等価インダクタンスを低減
させることができるので、高周波増幅器の利得が改善さ
れ、性能が向上する。
【００３６】なお、上記構成においても、従来例２と同
様に複数のワイヤ14、15が並行しており、ワイヤ配列内
において、中央部のワイヤは端部のワイヤよりも相互作
用が大きいので等価インダクタンスが小さくなる現象が
生じ、ワイヤ配列内に電流分布が発生する。
【００３７】しかし、本実施例では、チップ20上の各ト
ランジスタブロック21相互が分離されて形成されている
ので、ワイヤ配列内の中央部のワイヤに対して、対応す
るトランジスタブロックとは別のトランジスタブロック
から電流が流入することはなく、ワイヤ配列内の電流の
不均一が大きくなるという現象は抑制される。
【００３８】しかも、トランジスタブロック21毎の動作
は、共通化された入力信号に対応した出力動作となるの
で、基本的には均一に動作するものと考えられ、各ワイ
ヤ14、15に流れる電流は各トランジスタブロック21が出
力する電流によって決定される。したがって、トランジ
スタブロック21に流れ込む電流と流れ出す電流がブロッ
ク毎に分離されている本構成においては、ワイヤ配列内
の中央部のワイヤへの電流の集中が抑制され、端部のワ
イヤにおいても電流が流れ、ワイヤ配列内の電流の不均
一は生じ難くなっている。
【００３９】このようにワイヤ配列内の電流の不均一が
抑制された結果、相互インダクタンスによる等価インダ
クタンスの低減効果が有効に作用するようになる。よっ
て、接地インダクタンスが低減し、電力増幅器の性能が
改善される。
【００４０】また、上記構成においては、信号ワイヤ14
と接地ワイヤ15の比が１：２となっており、接地ワイヤ
15数が多い。これにより、信号ワイヤ14と接地ワイヤ15
との間の相互インダクタンスが小さな場合においても、
接地インダクタンスの絶対値を小さくすることができ、
電力増幅器の性能を改善させることができる。
【００４１】また、接地ワイヤ15の本数をさらに増やす
場合には、信号ワイヤ14と接地ワイヤ15の幾何学的な配
置を考慮する必要はあるが、トランジスタブロック21毎
に接地ワイヤ15の本数を増加させていけばよい。このよ
うにすれば、各トランジスタブロック21の動作は均一に
なり、接地インダクタンスをさらに低減させることがで
きる。
【００４２】上記実施形態によれば、例えば２GHz の信
号に対する最大安定化利得は、従来例１のように相互イ
ンダクタンスを利用しない場合と比べて約４dBの改善効
果、従来例２のように信号ワイヤと接地ワイヤを交互に
配置した場合と比べて約１dBの改善効果が得られた。こ
のことから、上記実施形態によれば、接地インダクタン
スの低減効果が有効に機能していることが分かる。
【００４３】即ち、上記実施形態では、トランジスタブ
ロック21毎に信号ワイヤ14と接地ワイヤ15の１組を割り
当て、各トランジスタブロック21に接続されている信号
配線23と接地配線24とはそれぞれ分離した配線パターン
とし、常に各組の信号ワイヤ14と接地ワイヤ15には同じ
電流が流れるようにしている。これにより、インダクタ
ンス低減効果を向上させることができると共にトランジ
スタブロック21毎の動作も均質化し、電力増幅器の性能
を向上させることができる。
【００４４】＜第２の実施形態＞図２は、本発明の第２
の実施形態として、リードフレームパッケージを有する
高周波半導体装置の主要部を概略的に示す平面図であ
る。
【００４５】この半導体装置は、リードフレーム基板
（ベッド部）16に図１中に示したような半導体チップ20
がマウントされている。そして、半導体チップ20上で各
トランジスタブロック21別に形成された各組の信号パッ
ド25とリードフレームの複数の信号用リード部（リード
フレームピン）17とが信号ワイヤ14で接続されている。
また、半導体チップ20上の各組の接地パッド26とリード
フレームの接地部位（例えばベッド部16）とが接地ワイ
ヤ15で接続されている。この場合、前記各組に対応する
信号ワイヤ14と接地ワイヤ15とは隣接して配置されてい
る。
【００４６】このような構造においても、前述した第１
の実施形態の高周波半導体装置と同様に、ワイヤの相互
インダクタンスによる低減効果が得られる。
【００４７】＜第３の実施形態＞半導体チップを例えば
チップサイズパッケージにバンプ電極を用いて実装する
場合にも、接地の寄生インダクタンスはパッケージ内の
引き回し配線によるインダクタンスが支配的になるの
で、前述した従来例１のワイヤインダクタンスと同様
に、半導体チップからパッケージの端子までのインダク
タンス（特に実装基板のヴィアホール部のインダクタン
ス）が問題となる。
【００４８】上記したようなバンプ実装方式において
も、本発明を応用し、半導体チップ上の分割されたトラ
ンジスタブロックの各信号配線と接地配線を実装基板に
引き出すことにより、前述した第１の実施形態に係るワ
イヤ実装方式の場合と同様にインダクタンス低減の効果
が得られるものであり、その一例を以下に説明する。
【００４９】本実施形態では、半導体チップ上の各トラ
ンジスタブロックに対応した出力信号配線と接地配線
が、実装基板上あるいはヴィアホール部で平行に配線さ
れた部分を有し、かつ、その部分の出力信号配線が接地
配線と隣接して配置されている構造を採用し、各信号配
線、接地配線間で電流集中が生じないようにし、実装基
板上のインダクタンスを低減させている。
【００５０】図３（ａ）および（ｂ）は、本発明の第３
の実施形態に係るバンプ実装方式を用いた高周波半導体
装置の主要部を概略的に示す平面図および断面図であ
る。
【００５１】この半導体装置において、半導体チップ
（例えばGaAsチップ）20a 上には、電力増幅器の最終出
力段のトランジスタが、例えば２つのトランジスタブロ
ック21に分割されて形成され、一列状に並べられて配置
されている。
【００５２】上記各トランジスタブロック21に接続され
る入力配線22は共通化されているが、出力信号配線23と
接地配線24は、各トランジスタブロック21に対応して設
けられている。各トランジスタブロック21に対応する信
号配線相互23は、チップ内では直接には接続されておら
ず、ループ発振抑制用の抵抗素子27を介して接続されて
いる。
【００５３】そして、各トランジスタブロック21の出力
信号配線23に対応して接続されている信号パッド25と、
接地配線24に対応して接続されている接地パッド26が形
成されている。この場合、各トランジスタブロック21に
対応して、１つの信号パッド25とその両側に配置された
２個の接地パッド26が形成されており、全体として一列
状に並べられて配置されている。また、各トランジスタ
ブロック21に対応する２つの接地パッド26のうちの１つ
は、隣り合う２個のトランジスタブロック21に共通に接
続（共有）されている。各パッド25、26上には、Auのス
タッドバンプ29が設けられている。
【００５４】一方、実装基板31は、例えばセラミックス
製の基板30の上面に配線パターン（信号配線パターン32
および接地配線パターン33を含む）が形成されるととも
に前記半導体チップ20a のパッド25、26に対応する位置
にパッド部が配置されている。この実装基板31上に半導
体チップ20a が下向きにマウントされ、Auのスタッドバ
ンプ29を介して接続されている。上記実装基板31上の配
線パターンは、チップ実装位置から50μｍ程度離れた位
置に設けられた信号線用のヴィアホール34あるいは接地
用のヴィアホール35によって基板裏面に接続されてい
る。この場合、基板裏面には、信号線用のヴィアホール
34に連なる信号配線パターンおよび複数の接地用ヴィア
ホール35に共通に連なる接地配線パターンを含む裏面配
線パターン36が形成されている。
【００５５】このような構成においては、ボンディング
ワイヤによるインダクタンスは存在しないが、実装基板
31は厚さが200 μｍ程度もあり、ヴィアホール34、35の
配線インダクタンスは無視できない。しかし、本実施例
では、各信号線用のヴィアホール34と接地用のヴィアホ
ール35は平行に形成されているので、前述した実施例と
同様に、相互インダクタンスによる接地インダクタンス
の低減効果が得られる。
【００５６】なお、前記実装基板31において、前述した
ように電力増幅器の出力段トランジスタに対応して接続
されている接地用のヴィアホール34のうちの一部に対し
て、半導体チップ20a 上の他の回路のトランジスタ（例
えば電力増幅器の初段トランジスタ）に対応する信号パ
ッド25a に接続されている信号配線パターン38およびそ
れに連なる信号線用のヴィアホール34が隣接する場合が
ある。
【００５７】これによって、前記出力段トランジスタに
対応して接続されている接地用のヴィアホール35のうち
の一部に相互インダクタンスが発生する場合には、複数
の接地用のヴィアホール35の等価インダクタンスにアン
バランスが生じる可能性がある。しかし、本実施例で
は、出力段トランジスタが複数のトランジスタブロック
21に分割されているので、上記したアンバランスによる
影響は最小限にとどめられている。
【００５８】したがって、上記した第３の実施形態によ
れば、バンプ実装方式を採用する場合に問題となる実装
基板31のヴイアホール33、34の持つインダクタンスを低
減させることができ、電力増幅器の性能の低下を抑制す
ることができる。
【００５９】＜第３の実施形態の変形例＞半導体チップ
20a 上に前述したように電力増幅器の出力段トランジス
タが分割された１組のトランジスタブロック21を複数組
並列に形成することにより、さらに大きな電力を出力す
る電力増幅器を構成することが可能である。
【００６０】この場合、前述したように隣接する組のト
ランジスタブロック21の接地配線23同士をチップ上で共
通化することにより、隣接する組のトランジスタブロッ
ク21の接地配線24相互間を発振防止用の抵抗素子で接続
する必要はなくなる。
【００６１】上記した構成の半導体チップ20a に対応し
て、実装基板31にも各組のトランジスタブロック21に対
応する信号配線パターン32および接地配線パターン33、
信号線用のヴィアホール34および接地用のヴィアホール
35などを形成する。
【００６２】このような変形例においても、ある組のト
ランジスタブロック21に別の組のトランジスタブロック
から電流が流入する現象は回路的に生じないので、実装
基板31の信号配線パターン32および接地配線パターン33
の配列内における電流の不均一化の抑制効果は維持され
ており、接地インダクタンスの低減効果が損なわれるこ
とはない。また、隣接したトランジスタブロック21間で
信号位相が逆になることはないので、ループ発振が生じ
るおそれもない。
【００６３】
【発明の効果】上述したように本発明によれば、半導体
チップと実装基板あるいはリードフレームとを接続する
複数の配線に電流が不均一に分布することを抑制し、配
線の接地インダクタンスを低減化し得る半導体装置を提
供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るワイヤ実装方式
を用いた高周波半導体装置の主要部を概略的に示す平面
図。
【図２】本発明の第２の実施形態に係るリードフレーム
パッケージを有する高周波半導体装置の主要部を概略的
に示す平面図。
【図３】本発明の第３の実施形態に係るバンプ実装方式
を用いた高周波半導体装置の主要部を概略的に示す平面
図および断面図。
【図４】従来例１に係るワイヤ実装方式を用いて形成し
た電力増幅器モジュールの一部を示す平面図。
【図５】図４中の接地ワイヤの本数によって接地インダ
クタンスがどの程度低減するかを示した特性図。
【図６】従来例２に係るワイヤ実装方式を用いて形成し
た高周波半導体装置の一部を示す平面図。
【符号の説明】
11…モジュール基板、 12…出力信号配線パターン、 13…基板接地配線パターン、 14…第１のボンディングワイヤ（信号ワイヤ）、 15…第２のボンディングワイヤ（接地ワイヤ）、 20…半導体チップ、 21…トランジスタブロック、 22…入力配線、 23…出力信号配線、 24…接地配線、 25…出力パッド、 26…接地パッド、 27…第１の抵抗素子、 28…第２の抵抗素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 栗山 保彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F038 BE07 BE09 CD03 CD05 EZ02 EZ20 5F044 AA10 AA20

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 信号配線と接地配線とが電気的に分離さ
    れて形成された複数のトランジスタブロックおよび各ト
    ランジスタブロックに対応して形成されて前記信号配線
    に接続された信号パッドおよび前記接地配線に接続され
    た接地パッドを上面に有する半導体チップと、 上面に信号配線パターンおよび接地配線パターンが形成
    され、前記半導体チップを搭載した実装基板と、 前記半導体チップ上で前記各トランジスタブロック別に
    形成された各組の信号パッドと前記実装基板上の信号配
    線パターンとを接続する信号配線用の複数の第１のボン
    ディングワイヤと、 前記半導体チップ上の前記各組の接地パッドと前記実装
    基板上の接地配線パターンとを接続する接地配線用の複
    数の第２のボンディングワイヤとを具備し、前記半導体
    チップ上の信号パッドおよび接地パッドの各組内の信号
    パッドに接続されている前記第１のボンディングワイヤ
    と接地パッドに接続されている前記第２のボンディング
    ワイヤとは隣接して配置されていることを特徴とする半
    導体装置。
  2. 【請求項２】 前記第１のボンディングワイヤと前記第
    ２のボンディングワイヤとは概略平行で隣接して配置さ
    れていることを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記複数の第１のボンディングワイヤお
    よび複数の第２のボンディングワイヤは、全体として概
    略平行で隣接して配置されていることを特徴とする請求
    項２記載の半導体装置。
  4. 【請求項４】 信号配線と接地配線とが電気的に分離さ
    れて形成された複数のトランジスタブロックおよび各ト
    ランジスタブロックに対応して形成されて前記信号配線
    に接続された信号パッドおよび前記接地配線に接続され
    た接地パッドを上面に有する半導体チップと、 前記半導体チップをベッド部にマウントし、複数の信号
    用リード部を有するリードフレームと、 前記半導体チップ上で前記各トランジスタブロック別に
    形成された各組の信号パッドと前記リードフレームの複
    数の信号用リード部とを接続する信号配線用の複数の第
    １のボンディングワイヤと、 前記半導体チップ上の各組の接地パッドと前記リードフ
    レームの接地部位とを接続する接地配線用の複数の第２
    のボンディングワイヤとを具備し、前記半導体チップ上
    の信号パッドおよび接地パッドの各組内の信号パッドに
    接続されている前記第１のボンディングワイヤと接地パ
    ッドに接続されている前記第２のボンディングワイヤと
    は隣接して配置されていることを特徴とする半導体装
    置。
  5. 【請求項５】 信号配線と接地配線とが電気的に分離さ
    れて形成された複数のトランジスタブロックおよび各ト
    ランジスタブロックに対応して形成されて前記信号配線
    に接続された信号パッドおよび前記接地配線に接続され
    た接地パッドを上面に有する半導体チップと、 前記各トランジスタブロックに対応して信号配線パター
    ンおよび接地配線パターンが上面に形成され、前記各信
    号配線パターンに対応して接続された信号配線用のヴイ
    アホールおよび前記各接地配線パターンに対応して接続
    された接地配線用のヴイアホールが形成され、前記信号
    配線用のヴイアホールに接続された信号配線パターンお
    よび前記接地配線用のヴイアホールに接続された接地配
    線パターンが裏面に形成され、上面に前記半導体チップ
    を搭載した実装基板と、 前記半導体チップ上で前記各トランジスタブロック別に
    形成された各組の信号パッドと前記実装基板上面の信号
    配線パターンとを接続する信号配線用の複数の第１の接
    続部材と、 前記半導体チップ上の前記各組の接地パッドと前記実装
    基板上面の接地配線パターンとを接続する接地配線用の
    複数の第２の接続部材とを具備し、前記半導体チップ上
    の信号パッドおよび接地パッドの各組内の信号パッドに
    接続されている前記実装基板上面の信号配線パターンと
    前記接地パッドに接続されている前記実装基板上面の接
    地配線パターンとは隣接して配置されており、前記実装
    基板の信号配線用のヴイアホールと接地配線用のヴイア
    ホールとは平行に設けられ、かつ、隣接して配置されて
    いることを特徴とする半導体装置。
  6. 【請求項６】 前記半導体チップにおいて前記各トラン
    ジスタブロックに対応して形成された信号パッドの個数
    と接地パッドの個数の比率は１：複数であることを特徴
    とする請求項１乃至５のいずれか１項に記載の半導体装
    置。
  7. 【請求項７】 前記複数のトランジスタブロック間にお
    いて、前記信号配線相互は第１の抵抗素子を介して接続
    されており、前記接地配線相互は第２の抵抗素子を介し
    て接続されていることを特徴とする請求項１乃至５のい
    ずれか１項に記載の半導体装置。
  8. 【請求項８】 前記半導体チップにおいて前記各トラン
    ジスタブロックに対応して１個の信号パッドとその両側
    に配設された２個の接地パッドが接続されており、前記
    ２個の接地パッドのうちの１個は隣り合う２個のトラン
    ジスタブロックに共通に接続されていることを特徴とす
    る請求項５記載の半導体装置。
  9. 【請求項９】 前記複数のトランジスタブロック間にお
    いて、前記信号配線相互は抵抗素子を介して接続されて
    いることを特徴とする請求項８記載の半導体装置。
  10. 【請求項１０】 前記複数のトランジスタブロックは、
    高周波電力増幅用の出力段トランジスタが複数に分割さ
    れたものであることを特徴とする請求項１乃至９のいず
    れか１項に記載の半導体装置。
JP2002084520A 2002-03-25 2002-03-25 半導体装置 Pending JP2003282622A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002084520A JP2003282622A (ja) 2002-03-25 2002-03-25 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002084520A JP2003282622A (ja) 2002-03-25 2002-03-25 半導体装置

Publications (1)

Publication Number Publication Date
JP2003282622A true JP2003282622A (ja) 2003-10-03

Family

ID=29231820

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002084520A Pending JP2003282622A (ja) 2002-03-25 2002-03-25 半導体装置

Country Status (1)

Country Link
JP (1) JP2003282622A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032827A (ja) * 2004-07-21 2006-02-02 Rohm Co Ltd 半導体装置及びそれを用いた電源回路装置
JP2008271044A (ja) * 2007-04-18 2008-11-06 Sharp Corp 並列接続トランジスタ

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032827A (ja) * 2004-07-21 2006-02-02 Rohm Co Ltd 半導体装置及びそれを用いた電源回路装置
JP4591886B2 (ja) * 2004-07-21 2010-12-01 ローム株式会社 半導体装置を用いた電源回路装置
US8063494B2 (en) 2004-07-21 2011-11-22 Rohm Co., Ltd. Semiconductor device and power supply unit utilizing the same
US8704357B2 (en) 2004-07-21 2014-04-22 Rohm Co., Ltd. Semiconductor device and power supply unit utilizing the same
US8872577B2 (en) 2004-07-21 2014-10-28 Rohm Co., Ltd. Semiconductor device and power supply unit utilizing the same
US9391038B2 (en) 2004-07-21 2016-07-12 Rohm Co., Ltd. Semiconductor device and power supply unit utilizing the same
US9812964B2 (en) 2004-07-21 2017-11-07 Rohm Co., Ltd. Semiconductor device and power supply unit utilizing the same
JP2008271044A (ja) * 2007-04-18 2008-11-06 Sharp Corp 並列接続トランジスタ

Similar Documents

Publication Publication Date Title
JP3483132B2 (ja) 高周波半導体装置
US8304885B2 (en) Semiconductor device and electronic apparatus equipped with the semiconductor device
US20020135049A1 (en) Electronic package with surface-mountable device built therein
JPH09115939A (ja) 半導体チップパッケージ
JP2003297961A (ja) 半導体装置
US20080290483A1 (en) Semiconductor device, leadframe and structure for mounting semiconductor device
KR100372845B1 (ko) 반도체 장치
JP2003163310A (ja) 高周波半導体装置
JP2001502845A (ja) 二重接地を有するｒｆパワー・パッケージ
JPS5972757A (ja) 半導体装置
JP2003282622A (ja) 半導体装置
JP2004221260A (ja) 半導体装置
JP2005223473A (ja) 高周波電力増幅モジュール、半導体集積回路装置、およびその製造方法
KR100645655B1 (ko) 회로 칩
JP2007129078A (ja) 半導体装置、電子機器及び実装方法
EP0486027B1 (en) Resin sealed semiconductor device
JPH05211274A (ja) リードフレーム及び半導体装置
JP2001308226A (ja) 半導体装置
JP2001168266A (ja) 半導体装置
KR101047678B1 (ko) 소자간 배선 배치 구조 및 그 방법
JPH081943B2 (ja) 半導体集積回路パッケージ
JPH04256352A (ja) マルチチップ型半導体装置
JPH10335574A (ja) 電子回路装置
JPH10256467A (ja) シリコン高周波集積回路
JPH04283939A (ja) フリップチップ型半導体装置