KR100645655B1 - 회로 칩 - Google Patents

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Abstract

본 발명은 회로 칩(10)의 단자를 외부 기준 전위(26)에 접속하는 장치에 관한 것으로서, 이 장치는 본딩 배선(16) 및 도핑된 반도체 재료(22)로 이루어지는 병렬 회로를 포함한다.

Description

회로 칩{DEVICE FOR CONNECTING AN IC TERMINAL TO A REFERENCE POTENTIAL}
본 발명은 IC 단자를 기준 전위에 접속하는 장치에 관한 것으로서, 특히 IC 단자를 접지 전위에 접속하는데 적합한 장치에 관한 것이다.
전자 증폭기 단(electronic amplifier stage)과 같은 복수의 집적 회로(IC)에서, 때때로 그 성능은 능동 소자의 접지 접속에 의존한다. 이것은 특히 고주파수에 대한 경우에 그러하다. 예를 들어, 전자 증폭기 단의 빈번하게 사용된 에미터 회로에서, 접지에 대한 에미터의 고임피던스 접속은 이득 및 효율성 손실을 초래한다.
종래 기술에서, IC 칩의 패드를 외부 기준 전위에 접속하는 다수의 기법이 알려져 있다.
빈번하게 사용되는 알려진 기법은 IC 칩의 접지 패드를 기판상의 도전 영역에 접속하는 것이며, 여기서 IC 칩은 본딩 배선을 이용하여 배치되고, 도전 영역은 접지 전위를 규정한다. 도 2a에는 그러한 접속의 예가 도시되어 있으며, 여기서 집적 회로 칩(IC 칩)(10)은, 예를 들면, 다층 보드(multilayer board)일 수 있는 기판상에 배치된다. IC 칩의 접지 단자(14)는 본딩 배선(16)을 이용하여 기판 접지 영역(18)에 도전 접속된다.
그러나, 본딩 배선은 비교적 높은 인덕턴스를 가지므로, 도 2a에 도시된 접지 접속은 불량한 고주파수 속성을 초래한다. 인덕턴스 감소를 위해, 수 개의 본딩 배선을 병렬로 접속할 수 있지만, 그러한 경우 영역 요건이 증가하게 된다.
도 2b에는, 칩(10)의 패드(14)를 기판 접지 영역(18)과 접속하기 위해, 종래 기술에 따라 이용된 대안적인 기법이 도시되어 있다. 이것은 칩 피드스루(feedthrough), 즉, 칩(10)을 통과하며, 또한 접지 단자(14)와 기판 접지 영역(18) 사이의 직접적인 금속 접속을 나타내는 금속의 칩 비아(20)이다. 그러나, 칩 비아의 생성은 특히 필요로 하는 얇은 폴리싱(poloshing), 에칭 또는 드릴링(drilling)과 관련하여 생성 공정의 복잡성을 크게 증가시킨다. 더욱이, 그러한 칩 비아의 생성 동안, 파손의 위험이 존재하게 된다.
마지막으로, 금속 스루 콘택트(metal through contacts) 대신에, 싱커(sinker)라고 불리는 강도핑(highly doped) 실리콘 콘택트를 이용하는 종래 기술이 알려져 있다. 도 2c에는, IC 칩(10)의 접지 단자(14)를 기판 접지 영역(18)에 접속하는 그러한 싱커(22)가 개략적으로 도시되어 있다. 강도핑 실리콘의 그러한 스루 접속을 생성하는 데에는, 금속 칩 비아를 생성하는 경우보다 적은 공정 단계가 필요하다. 그러나, 강도핑 실리콘의 접속은 상당히 더 높은 임피던스를 가지며, 그것은 예를 들면, 전력 증폭기와의 효율성을 감소시킨다. 그러나, 2가지의 비아 유형, 즉 금속 또는 강도핑 실리콘은, 도 2a와 관련하여 전술한 바와 같은 본딩 배선을 이용한 접지 접속보다 대략 한 차수 높은 크기의 인덕턴스를 갖는다.
개요
본 발명의 목적은 IC 단자를 기준 전위에 접속하는 장치를 제공하여, IC의 동작을 향상시키는 것이다.
이러한 목적은 청구항 1에 따른 장치에 의해 달성된다.
본 발명은 회로 칩의 단자를 외부 기준 전위에 도전 접속하는 장치로서, 본딩 배선 및 도핑된 반도체 재료의 병렬 회로를 포함하는 장치를 제공한다.
도핑된 반도체 재료는 통상적인 싱커의 형태, 즉 도핑된 반도체 재료의 스루 접속으로 형성될 수 있다. 전형적인 도핑은 1018 cm-3 내지 4·1020 cm -3의 영역에 존재하며, 특히 1019 cm-3 내지 1·1020 cm-3의 영역에 존재한다.
본 발명은, 알려진 접지 접속은 많은 응용에 있어서 최적이지 않다고 하는 지식에 근거한 것인데, 그것은 한편으로는, 본딩 배선의 인덕턴스가 크게 간섭하기 때문이고, 다른 한편으로는, 실리콘과 같은 강도핑 반도체 재료의 싱커도 옴 손실(ohmic loss)로 인해 최적이지 않기 때문이다. 본 발명에 따르면, 본딩 배선에 대한 손실 싱커의 병렬 접속은, 생성 공정을 매우 복잡하게 만들지 않으면서, 방금 언급한 2가지 접속 유형의 단점을 제거한다. 싱커 및 본딩 배선의 병렬 회로에서, 고주파수 전류는 주로 싱커를 가로질러 흐르며, 저주파수 전류 및 특히 직류 전류는 본딩 배선 또는 본딩 배선들을 가로질러 흐른다.
이하, 도 1을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명한다.
도 1은 본 발명의 장치의 일실시예의 개략도이다.
도 1에서, IC 칩(10)은 기판(12)에 배치된다. IC 칩(10)은 접지 단자(14)를 포함하며, 접지 단자(14)는 IC 칩(10)상에 배치된 금속 패드일 수 있다. 더욱이, 회로 칩(10)은 활성 영역(24)을 포함하며, 활성 영역(24)은 기판(12)으로부터 대향하는 회로 칩(10)의 영역에 일반적으로 형성된다.
IC 칩(10)은 싱커(22)를 더 포함하며, 싱커(22)는 접지 단자(14)를 기판 접지 영역(26)에 도전 접속한다. 더욱이, 기판 접지 영역(26)은 본딩 배선(16)을 통해 IC 칩(10)의 접지 단자(14)에 도전 접속된다.
싱커(22)는 약도핑 칩 기판내의 강도핑 영역에 의해 형성될 수 있다. 이것은 도핑 유형의 도핑된 반도체 재료이며, 이것은 IC 칩의 접지 단자와 기판 접지 영역 사이에 배치되어, 그들 사이에 PN 전이가 발생되지 않도록 한다. 전형적인 도핑 높이는 1018 cm-3 내지 4·1020 cm-3 사이의 범위이며, 바람직한 도핑 높이는 1019 cm-3 내지 1020 cm-3의 범위이다. 주어진 도핑 범위는 바람직한데, 그 이유는, 보다 강한 도핑에서, 결정 결함 및 필요한 처리 시간이 증가하고, 보다 약한 도핑에서, 도전율이 감소되기 때문이다.
본 발명의 바람직한 실시예에서, 강도핑 실리콘의 싱커는 약 100 내지 300 ㎛의 두께를 가질 수 있는 전체 기판을 통해 연장될 수 없고, 약 3 내지 10 ㎛의 영역을 가로질러서만 연장될 수 있는데, 그 이유는, 그렇지 않은 경우 처리 시간이 너무 길어져, 강도핑시에 결정 결함이 발생될 수 있기 때문이다. 통로, 즉, 칩상의 접지 단자와 기판 접지 영역 사이의 거리의 나머지는 (전체 웨이퍼를 통해) 균일하게 강도핑된 실리콘 기판에 의해 형성되며, 전형적으로 1 ... 10 mΩ·cm의 도전율을 가질 수 있다. 접지 단자가 필요한 곳에서만, 싱커가 선택적으로 생성되어, 약 3 내지 10 ㎛의 두께로, 약도핑 기판 영역을 통해 접속을 구현한다.
이와 달리, 싱커(22)를 제외한 전체 칩 기판은 각각 비도핑되거나 또는 매우 약하게 도핑될 수 있다. 그러나, 매우 강하게 도핑된 칩 기판을 이용할 수도 있으며, 여기서 활성 영역(16)과 칩 기판 사이에는, 예를 들면, 대응하는 PN 접합 또는 절연층에 의해 적절한 전기 절연이 제공되어야 한다.
싱커(22) 및 본딩 배선(16)은 동일한 기판 접지 영역(26)에 접속된다. 이와 달리, 싱커(22) 및 본딩 배선(16)은, 그들이 동일한 기준 전위에 있는 한, 상이한 기판 패드에 접속될 수 있다.
칩 단자와 외부 패드(기준 전위상에 있음) 사이의 도핑된 반도체 재료 및 본딩 배선의 병렬 회로에 의해, "광대역(broadband)" 접속이 생성되는데, 그 이유는, 고주파수 전류는 주로 도핑된 반도체 재료를 가로질러 흐를 수 있고, 저주파수 전류 및 특히 직류 전류는 본딩 배선, 또는 칩 단자와 외부 패드 사이에 수 개의 본딩 배선이 제공된다면, 본딩 배선들을 가로질러 흐를 수 있기 때문이다.
본 발명의 장치는 외부 접지면에 대한 전자 증폭기 단의 능동 소자의 접지 접속을 생성하는데 특히 유용하다. 특히, 본 발명은 빈번하게 사용된 에미터 회로에서의 외부 접지 영역과 에미터의 접지 접속을 가능하게 하는데 바람직하게 이용될 수 있다. 외부 매스 영역(external mass area)은 매스 영역을 의미하는 것으로서, 이것은 IC 칩 자체의 부분이 아니다. 따라서, 전자 증폭기 단의 이득 및 효율성 손실이, 특히 고주파수에서, 각각 감소 및 회피될 수 있다.
참조 번호 리스트
10 : IC 칩
12 : 기판
14 : 접지 단자
16 : 본딩 배선
18 : 기판 접지 영역
20 : 칩 비아
22 : 싱커
24 : 활성 영역
26 : 기판 접지 영역

Claims (9)

  1. 외부 기준 전위(26)에 회로 칩의 단자(14)를 도전 접속하는 장치를 갖는 회로 칩(10)에 있어서, 상기 장치는,
    상기 회로 칩(10)의 기판에 형성되며 상기 회로 칩(10)의 상기 기판보다 강하게 도핑되는 반도체 영역(22) 및 본딩 배선의 병렬 접속을 포함하는
    회로 칩.
  2. 제 1 항에 있어서,
    상기 도핑된 반도체 재료는 실리콘인 회로 칩.
  3. 제 1 항에 있어서,
    상기 도핑된 반도체 재료(22)는 상기 회로 칩의 상기 단자(14)와 상기 기준 전위(26) 사이에 도핑 유형의 도핑된 영역을 가지며, 상기 회로 칩(10)을 통해 연장되는 회로 칩.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 회로 칩은 증폭기 단(amplifier stage)인 회로 칩.
  5. 제 4 항에 있어서,
    상기 단자(14)는 상기 증폭기 단의 에미터 단자인 회로 칩.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기준 전위(26)는 기판(12)상의 도전 영역에 의해 형성되는 회로 칩.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 도핑된 반도체 재료(22)는 싱커(sinker)를 포함하는 회로 칩.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기준 전위(26)는 접지 전위인 회로 칩.
  9. 삭제
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