JP4151790B2 - Ｉｃ端子を基準電位に接続するための装置 - Google Patents

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Description

発明の詳細な説明
本発明は、ＩＣ端子を基準電位に接続するための装置に関するものであり、特にＩＣ端子の接地電位への接続に適した装置に関するものである。
電子増幅段（elektronischen Verstaerkerstufen）のような複数の集積回路（ＩＣ）では、多くの場合、その性能は、能動素子の接地接続によって決まる。特に、集積回路が高周波で使用される場合に、このようなことが言える。例えば、頻繁に使用される電子増幅段のエミッタ回路では、該エミッタ回路の接地への高インピーダンス接続が、エミッタ回路を、ゲイン（増幅）および有効性の損失へと導く。
従来技術には、回路チップ（ＩＣチップ）の接続パッド（Anschlussflaechen）を外部基準電位に接続するための多数の技術が知られている。
一般に用いられている従来（公知）技術とは、ＩＣチップの接地パッドを、結合ワイヤ（Bonddraehten）を用いて、ＩＣチップが配置された基板上の導電性領域に接続するという技術である。このとき、該導電性領域が、接地電位を規定する。このような接続の一例を、図２Ａに示す。この図では、集積回路（ＩＣチップ）１０が、基板１２の上に配置されている。この基板は、例えば多層ボードであってもよい。ＩＣチップの接地端子１４は、結合ワイヤ１６によって基板接地面１８に導電的に接続されている。
しかしながら、結合ワイヤは、比較的高いインダクタンスを有しているため、図２Ａに示したような接地接続は、高周波数特性を悪化させてしまう。インダクタンスを低減させるために、複数の結合ワイヤを並列に接続することができるが、そうなると、所要領域が増加してしまう。
他の従来技術として、図２Ｂに、ＩＣチップ１０のパッド（接地端子）１４を基板接地面１８に接続する技術を示す。この従来技術には、チップ貫通接続部、すなわち、ＩＣチップ１０を貫き、接地端子１４と基板接地面１８との間を直接金属接続（direkte metallische Verbindung）する金属のチップ管２０が図示されている。しかしながら、チップ管を形成するには、特に、薄い研削、エッチング、または、穴あけといった製造に係る必須工程の煩雑さが著しく増してしまうという問題がある。さらに、このようなチップ管は製造中に破損する恐れもある。
最後に、この従来技術には、金属貫通接続部を形成する代わりに、シンカー（Sinker）と呼ばれる高ドープされたシリコン接続部を用いたものも開示されている。ＩＣチップ１０の接地端子１４を基板接地面１８に接続するこのようなシンカー２２を、図２Ｃに概略的に示す。このような高ドープされたシリコンの貫通接続部を製造するためには、金属チップ管の製造よりも製造工程を少なくするということが必要である。しかしながら、高ドープされたシリコンによる接続は、有効性を、例えば電力増幅器とともに低減させるような著しく高いインピーダンスを有している。しかしながら、両方の管のタイプ（すなわち、金属または高ドープされたシリコン）は、図２Ａで詳述した結合ワイヤを用いた接地接続よりも、インダクタンスに関して、約一桁優れている。
本発明の目的は、ＩＣ端子の操作上の動作を改善することができる、基準電位にＩＣ端子を接続するための装置を提供することにある。
この目的は、請求項１の装置によって達成できる。
本発明は、外部基準電位に対して回路チップの端子を導電的に接続するための装置であって、結合ワイヤとドープされた半導体材料とによる並列回路を含む装置を提供する。
上記ドープされた半導体材料は、従来のシンカーの形状に形成することができる。すなわち、ドープされた半導体材料を貫通接続部として形成することができる。一般的なドーピングとしては、１０１８ｃｍ−３から４・１０２０ｃｍ−３の範囲内で、好ましくは、１０１９ｃｍ−３から１・１０２０ｃｍ−３の範囲内で行われる。
本発明は、公知の接地接続が多くの適用例において最適ではない、という認識に基づいている。なぜなら、一方では、結合ワイヤのインダクタンスが著しく干渉され、他方で、高ドープされた半導体材料（例えば、シリコン）のシンカーであっても抵抗損（インピーダンス）があるため最適ではないからである。本発明は、直前に説明した２つの接続タイプの欠点を、結合ワイヤへの減衰シンカー（verlustbehafteten Sinkers）の並列接続によって、製造工程を複雑にすることなく、解消することができる。シンカーと結合ワイヤとによる上記並列回路では、高周波電流が主にシンカーを流れ、低周波電流、特に直流電流が、１つまたは複数の結合ワイヤを流れる。
以下に、本発明の実施の形態を、図１を参照しながら詳述する。図１は、本発明の装置の一実施形態を示す概略図である。
図１に、基板１２の上に配置されたＩＣチップ１０を示す。ＩＣチップ１０は、接地端子１４を備えている。この接地端子１４は、ＩＣチップ１０の上に配置された金属製の端子面（パッド）とすることができる。さらに、この回路チップ１０は、能動領域１６を備えており、この能動領域は、通常は、回路チップ１０の基板１２に対向している側とは反対側の領域内に、形成されている。
さらに、ＩＣチップ１０は、シンカー２２を備えており、該シンカー２２は、接地端子１４を基板接地領域２６に導電的に接続する。さらに、基板接地領域２６は、結合ワイヤ１６を介してＩＣチップ１０の接地端子１４に導電的に接続されている。
シンカー２２は、低ドープされたチップ基板内の高ドープされた領域によって形成することができる。低ドープされたチップ基板とは、あるドーピング型のドープ半導体材料であり、ＩＣチップの接地端子と基板接地領域との間に配置されており、それらの間にＰＮ接合は存在しない。一般的なドーピング高（ドーピング領域）としては、１０１８ｃｍ−３から４・１０２０ｃｍ−３の範囲内で行われ、特に、１０１９ｃｍ−３から１０２０ｃｍ−３の範囲内で行われることが好ましい。このようなドーピング領域が好ましい理由としては、ドーピング領域が多いと、結晶欠陥および必要なプロセス時間が増えてしまい、反対に少ないと、導電性が低下するからである。
本発明の実施形態では、高ドープされたシリコンのシンカーは、厚さ約１００〜３００μｍを有する基板の全体に拡張させることはできないが、基板の約３〜１０μｍの領域のみに拡張させることは可能である。なぜなら、ドーピング領域が広くなると場合、処理時間が長くなりすぎ、結晶欠陥が生じてしまうためである。この経路の残りの部分、すなわち、チップ上の接地端子と基板接地領域との間の経路は、均一に（全ウェハーに渡って）高ドープされたシリコン基板によって形成される。この基板は、通常、約１〜１０ｍΩ・ｃｍの導電率を有することができる。接地端子が必要な箇所にのみ、厚さ約３〜１０μｍの低ドープされた基板領域を通る接続を埋め込むために、シンカーが選択的に形成される。
また、シンカー２２の部分を除くチップ基板の全領域は、ドープされたものでなくてもよく、著しく低くドープされたものであってもよい。しかしながら、能動領域１６とチップ基板との間に、例えば、対応するＰＮ接合または絶縁層といった適切に電気的に絶縁できるものが備えられていれば、十分に高くドープされたチップ基板を使用することもできる。
シンカー２２および結合ワイヤ１６は、同じ基板接地領域２６に接続されている。代わりに、シンカー２２および結合ワイヤ１６を、基準電位が同じである異なる基板パッドに接続することもできる。
チップ端子と基準電位上に位置した外部端子面との間での、結合ワイヤとドープされた半導体材料とによる、本発明に係る並列回路によれば、「広帯域（ブロードバンド）」接続が生じる。なぜなら、低周波電流、特に、直流電流が、１つの結合ワイヤ、または、チップ端子と外部端子面との間に備えられていれば複数の結合ワイヤを流れることができ、一方、高周波電流は、ドープされた半導体材料を主に流れることができるからである。
本発明の装置は、特に、外部接地面に対して、電子増幅段の能動素子の接地接続を形成するために好適である。特に、本発明は、頻繁に用いられるエミッタ回路内において、外部接地領域を有するエミッタの接地接続を可能にするために好適に用いられる。外部接地領域とは、ＩＣチップの一部ではない接地領域のことである。したがって、特に、周波数が高い場合に、電子増幅段のゲインを低下させることができ、かつ、有効性の低下を回避させることができる。
本発明の装置における一実施形態を示す概略図である。 従来技術におけるの一例を示す図である。 他の従来技術を示す図である。 他の従来技術を示す図である。
符号の説明
１０ ＩＣチップ
１２ 基板
１４ 接地端子
１６ 結合ワイヤ
１８ 基板接地面
２０ チップ管
２２ シンカー
２４ 能動領域
２６ 基板接地領域

Claims (8)

  1. 端子（１４）を外部基準電位（２６）に導電接続するための装置を有した回路チップ（１０）において、
    上記装置は、結合ワイヤ（１６）と、該回路チップ（１０）の基板の中に形成され、該回路チップ（１０）の基板よりも高くドープされた半導体領域（２２）とによる並列接続を備えていることを特徴とする回路チップ。
  2. 上記ドープされた半導体材料は、シリコンであることを特徴とする請求項１に記載の回路チップ。
  3. 上記ドープされた半導体材料（２２）は、上記回路チップの端子（１４）と外部基準電位（２６）との間に、上記回路チップ（１０）を貫通した、あるドープ型にドープされた領域を有していることを特徴とする請求項１または２に記載の回路チップ。
  4. 上記回路チップは、増幅段であることを特徴とする請求項１〜３のいずれか１項に記載の回路チップ。
  5. 上記端子（１４）は、増幅段のエミッタ端子であることを特徴とする請求項４に記載の回路チップ。
  6. 上記外部基準電位（２６）は、基板（１２）上の導電領域によって形成されていることを特徴とする請求項１〜５のいずれか１項に記載の回路チップ。
  7. 上記ドープされた半導体材料（２２）は、シンカーを有していることを特徴とする請求項１〜６のいずれか一項に記載の回路チップ。
  8. 上記外部基準電位（２６）は、接地電位であることを特徴とする請求項１〜７のいずれか１項に記載の回路チップ。
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