JPH10125731A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH10125731A
JPH10125731A JP8279321A JP27932196A JPH10125731A JP H10125731 A JPH10125731 A JP H10125731A JP 8279321 A JP8279321 A JP 8279321A JP 27932196 A JP27932196 A JP 27932196A JP H10125731 A JPH10125731 A JP H10125731A
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substrate
mounting surface
wiring
integrated circuit
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Keiki Watanabe
圭紀 渡邊
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Hitachi Ltd
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  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】 【課題】 高周波の信号線などの伝送線設計を容易にす
る。 【解決手段】 半導体集積回路が形成された半導体チッ
プ１と、バンプ３を介して半導体チップ１を支持するパ
ッケージ基板２と、パッケージ基板２の外周部２ａに設
けられたリード部４と、半導体チップ１とその周辺部と
を封止するキャップ５とからなり、パッケージ基板２
が、半導体チップ１を搭載する素子搭載面２ｆと、素子
搭載面２ｆに沿ってパッケージ基板２の内部２ｈに設け
られかつ一方の端部２ｊを素子搭載面２ｆに露出した伝
送線である端部露出配線２ｉとを備えており、端部露出
配線２ｉと素子搭載面２ｆに設けられた基板電極２ｅと
が直接電気的に接続され、さらに、端部露出配線２ｉが
パッケージ基板２の表面２ｃに平行に形成され、かつパ
ッケージ基板２の素子搭載面２ｆが端部露出配線２ｉに
対して傾斜して形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、フリップチップ接続を行いかつ高周波信号
を伝送する半導体集積回路装置およびその製造方法に関
する。
【０００２】
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
【０００３】高周波の信号伝送を行う半導体集積回路装
置として、半導体チップ（半導体素子）の実装方式にＦ
ＣＢ（Flip Chip Bonding 、フリップチップ接続）実装
方式を用いたものがある。
【０００４】なお、ワイヤボンディング方式と比較して
フリップチップ接続を用いた場合の利点としては、(1)
ボンディングワイヤのインダクタンス成分に比べ、バン
プのインダクタンス成分が小さいため、高周波入出力端
子の伝送線（配線ともいう）設計が比較的容易であるこ
と、(2) 半導体チップの外周部だけでなく、表面内方に
も素子電極を配置することが可能であるため、グランド
端子や電源端子の強化や高周波信号線長の短縮化（信号
線を半導体チップの外周付近まで引き伸ばさなくてもよ
いことによる伝送線設計やレイアウト設計の容易化）が
可能になることなどが挙げられる。
【０００５】ここで、ＦＣＢ実装方式を用いた場合の半
導体集積回路装置の構成は、半導体集積回路が形成され
かつ表面に素子電極を有する半導体チップと、表面に基
板電極が形成されるとともに内部に基板電極と接続する
信号線、グランド線または電源線などの伝送線が設けら
れたパッケージ基板（素子搭載基板）とからなり、半導
体チップがバンプを介してパッケージ基板に搭載されて
いる。
【０００６】さらに、伝送線と接続する入出力端子ある
いは半導体チップを封止するキャップなどが設けられて
いる。
【０００７】なお、パッケージ基板上の基板電極とパッ
ケージ基板内の伝送線とはビアホールを介して接続され
ている。
【０００８】ここで、高周波の半導体集積回路装置にお
ける信号線は、例えば、左右のグランドパターンなどの
影響を考えてインピーダンス設計されたコープレナ配線
であるが、ビアホールにおけるインピーダンス設計は構
造上難しく、インダクタンスが寄生する。
【０００９】その際のインダクタンス値は、セラミック
によって形成されるパッケージ基板において、信号線を
タングステン配線とし、かつ直径0.１ｍｍのビアホール
を形成した場合、ビアホール長さ0.２ｍｍで約0.０４ｎ
Ｈ、ビアホール長さ約0.６ｍｍで約0.３ｎＨと計算され
る。
【００１０】その後の伝送線を理想と仮定し、このビア
ホールのインダクタンス成分のみを考え、周波数２０Ｇ
Ｈｚの時の伝送路の電圧定在波比（ＶＳＷＲともいう）
を計算すると、0.０４ｎＨ（ビアホール長さ0.２ｍｍ）
で約1.１、0.３ｎＨ（ビアホール長さ約0.６ｍｍ）約2.
１となる。
【００１１】また、同条件での挿入損失は、0.０４ｎＨ
で約−0.０１ｄｂ、0.３ｎＨで約−0.６ｄｂとなる。さ
らに、伝送線のインピーダンスは0.３ｎＨの場合で約1.
２５倍（２０ＧＨｚ）になり、ビアホールが長い場合は
特性に大きな影響をおよぼす可能性がある。
【００１２】そこで、高周波の入出力端子を半導体チッ
プの外周部に配置するとともにパッケージ基板において
信号線を最上層とし、基板電極と信号線とを接続するビ
アホールの長さを極力短くする構造としている。
【００１３】なお、半導体集積回路装置におけるコープ
レナ配線技術については、例えば、日経ＢＰ社、１９９
３年５月３１日発行、香山晋、成瀬邦彦（監）、「実践
講座ＶＬＳＩパッケージング技術（上）」、２００〜２
０１頁に記載されている。
【００１４】
【発明が解決しようとする課題】ところが、前記した技
術のように、フリップチップ接続によって高周波の信号
伝送を行う半導体集積回路装置においては、ビアホール
で寄生するインダクタンスの影響によって高周波の信号
伝送線のインピーダンスにズレが生じることがある。
【００１５】これにより、周波数が数十ＧＨｚにおよぶ
半導体集積回路装置の場合、ビアホールを介してこの伝
送線と基板電極と接続する構造では、インダクタンスの
影響によるインピーダンスのズレが許容範囲を越えるこ
とが問題とされる。
【００１６】本発明の目的は、高周波の信号線などの伝
送線設計を容易にする半導体集積回路装置およびその製
造方法を提供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１９】すなわち、本発明の半導体集積回路装置
は、バンプを介して半導体素子を搭載する素子搭載基板
を有したものであり、前記素子搭載基板が前記半導体素
子を搭載する素子搭載面と、前記素子搭載面に沿って前
記素子搭載基板の内部に設けられかつ一端を前記素子搭
載面に露出した端部露出配線とを備え、前記端部露出配
線と前記素子搭載面に設けられた基板電極とが直接電気
的に接続されているものである。
【００２０】これにより、端部露出配線と素子電極との
接続においてビアホールが介在しないため、インピーダ
ンスの変化を低減することが可能になる。
【００２１】その結果、半導体集積回路装置においてそ
の信号の伝送特性、特に、高周波信号の伝送特性を向上
させることができるため、端部露出配線などの伝送線の
設計を容易にすることができる。
【００２２】さらに、本発明の半導体集積回路装置は、
前記端部露出配線が前記素子搭載基板の表面または裏面
に平行に形成され、かつ前記素子搭載基板の素子搭載面
が前記端部露出配線に対して傾斜して形成されているも
のである。
【００２３】また、本発明の半導体集積回路装置の製造
方法は、前記半導体素子を搭載する素子搭載面と、前記
素子搭載面に沿って前記素子搭載基板の内部に設けられ
かつ一端を前記素子搭載面に露出した端部露出配線とを
備えた素子搭載基板を準備する工程、前記半導体素子の
素子電極と前記素子搭載基板の基板電極とを前記バンプ
によって電気的に接続することにより、前記バンプを介
して前記半導体素子を前記素子搭載基板の素子搭載面に
搭載する工程を含むものである。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００２５】図１は本発明による半導体集積回路装置の
構造の実施の形態の一例を示す断面図、図２は本発明の
半導体集積回路装置の製造方法に用いるマウント治具の
構造の実施の形態の一例を示す断面図である。
【００２６】本実施の形態の半導体集積回路装置は、半
導体チップ（半導体素子）１が素子搭載基板であるパッ
ケージ基板２にフリップチップ接続されるものである。
【００２７】つまり、半導体チップ１がボール状の電極
すなわちバンプ３を介してパッケージ基板２に搭載され
ている。
【００２８】前記半導体集積回路装置の構成は、半導体
集積回路が形成された半導体チップ１と、バンプ３を介
して半導体チップ１を支持するパッケージ基板２と、パ
ッケージ基板２の外周部２ａに設けられた入出力端子で
あるリード部４と、半導体チップ１とその周辺部とを封
止するキャップ５とからなる。
【００２９】ここで、本実施の形態によるパッケージ基
板２は、半導体チップ１を搭載する素子搭載面２ｆと、
素子搭載面２ｆに沿ってパッケージ基板２の内部２ｈに
設けられかつ一端を素子搭載面２ｆに露出した端部露出
配線２ｉとを備えており、端部露出配線２ｉと素子搭載
面２ｆに設けられた基板電極２ｅとが直接電気的に接続
されている。
【００３０】さらに、端部露出配線２ｉがパッケージ基
板２の表面２ｃまたは裏面２ｄに平行に形成され、かつ
パッケージ基板２の素子搭載面２ｆが端部露出配線２ｉ
に対して傾斜して形成されている。
【００３１】ここで、本実施の形態のパッケージ基板２
は、その表面２ｃと裏面２ｄとがほぼ平行であるため、
内部２ｈに設けられた端部露出配線２ｉは、表面２ｃと
裏面２ｄとの両者にほぼ平行に形成されている。
【００３２】したがって、素子搭載面２ｆは、パッケー
ジ基板２の表面２ｃに対して所定角度（本実施の形態に
おいては十数度前後、ただし、傾斜角度は、これに限定
されるものではなく、何度であってもよい）傾斜して設
けられている。
【００３３】つまり、素子搭載面２ｆが傾斜しており、
この傾斜した素子搭載面２ｆにバンプ３を介して半導体
チップ１を搭載する。
【００３４】この際、素子搭載面２ｆに設けられた基板
電極２ｅに、半導体チップ１に仮り固定されたバンプ３
を搭載する。
【００３５】また、端部露出配線２ｉは、その一方の端
部２ｊ（一端）が素子搭載面２ｆに露出し、これに基板
電極２ｅが直接電気的に接続されている。
【００３６】ここで、本実施の形態の端部露出配線２ｉ
は伝送線であり、およそ数十ＧＨｚを越える高周波の信
号線である。
【００３７】ただし、端部露出配線２ｉを低周波の信号
線として用いてもよく、また、グランド線もしくは電源
線などの伝送線として用いてもよい。
【００３８】なお、端部露出配線２ｉは、多層配線をパ
ッケージ基板２の厚さ方向に接続するビアホール２ｇお
よびスルーホールを含まないものとする。
【００３９】さらに、パッケージ基板２には、内部２ｈ
に端部露出配線２ｉと平行に配線２ｂおよび配線２ｋが
設けられている。
【００４０】ここで、配線２ｂは伝送線であり、本実施
の形態では低周波の信号線として用いた場合である。な
お、配線２ｂは、その一端がビアホール２ｇと接続し、
このビアホール２ｇが素子搭載面２ｆに露出して基板電
極２ｅと接続している。
【００４１】すなわち、配線２ｂはビアホール２ｇを介
して素子搭載面２ｆの基板電極２ｅに電気的に接続して
いる。
【００４２】また、配線２ｋは、グランド線もしくは電
源線などの伝送線であり、配線２ｂと同様にビアホール
２ｇを介して素子搭載面２ｆの基板電極２ｅに電気的に
接続している。
【００４３】つまり、配線２ｂおよび配線２ｋは、素子
搭載面２ｆの基板電極２ｅには直接電気的に接続してお
らず、おのおのビアホール２ｇを介して電気的に接続し
ている。
【００４４】したがって、本実施の形態の半導体集積回
路装置においては、少なくとも数十ＧＨｚを越える高周
波の信号線には、端部露出配線２ｉを用いる。
【００４５】なお、本実施の形態のパッケージ基板２
は、例えば、セラミックによって形成されている。
【００４６】さらに、バンプ３は、例えば、はんだによ
って形成され、端部露出配線２ｉ、配線２ｂあるいは配
線２ｋなどの伝送線は、例えば、金や銅などによって形
成されている。
【００４７】また、キャップ５は、例えば、ニッケルと
コバールと金などの合金によって形成されている。
【００４８】また、半導体チップ１の素子形成面１ａに
は、複数の素子電極１ｂが格子状に設けられている。
【００４９】本実施の形態の半導体集積回路装置の製造
方法について説明する。
【００５０】なお、前記半導体集積回路装置の製造方法
は、前記フリップチップ接続を行う半導体集積回路装置
の製造方法である。
【００５１】まず、半導体チップ１を搭載する素子搭載
面２ｆと、素子搭載面２ｆに沿ってパッケージ基板２の
内部２ｈに設けられかつ一方の端部２ｊ（一端）を素子
搭載面２ｆに露出した端部露出配線２ｉとを備えたパッ
ケージ基板２を準備する。
【００５２】ここで、端部露出配線２ｉがパッケージ基
板２の表面２ｃ（表面２ｃと裏面２ｄとが平行であれば
裏面２ｄでもよい）に平行に形成され、かつ、素子搭載
面２ｆが端部露出配線２ｉに対して傾斜して形成された
パッケージ基板２を準備する。
【００５３】すなわち、パッケージ基板２の素子搭載面
２ｆは、パッケージ基板２の表面２ｃに対して傾斜して
形成されている。
【００５４】なお、本実施の形態によるパッケージ基板
２は、セラミックなどによって形成された多層（１層で
あってもよい）のものであり、一般に使用されている多
層のプリント配線基板と同様の製造方法、例えば、貼り
合わせ技術などによって形成される。
【００５５】すなわち、各層ごとの基板において、所望
の伝送線パターン（本実施の形態においては、端部露出
配線２ｉ、配線２ｂおよび配線２ｋ）を形成し、それぞ
れの基板を積層した後、必要に応じてスルーホール加工
を行い、これによって層間の電気的接続を行う。
【００５６】さらに、素子搭載面２ｆをパッケージ基板
２の表面２ｃに対して所定角度傾斜させて形成する。
【００５７】これにより、素子搭載面２ｆにおいて、端
部露出配線２ｉの端部２ｊを露出させる。
【００５８】その後、素子搭載面２ｆ上で露出した端部
２ｊに基板電極２ｅを接続する。
【００５９】また、配線２ｂおよび配線２ｋは、パッケ
ージ基板２の内部２ｈでそれぞれビアホール２ｇと接続
させ、素子搭載面２ｆにビアホール２ｇを露出させる。
【００６０】さらに、素子搭載面２ｆ上で露出したビア
ホール２ｇに基板電極２ｅを接続する。
【００６１】また、パッケージ基板２の外周部２ａの所
定箇所に所定数のリード部４を取り付ける。
【００６２】これにより、パッケージ基板２を準備でき
る。
【００６３】その後、半導体チップ１の素子形成面１ａ
に格子状に設けられた素子電極１ｂに、はんだからなる
バンプ３をフラックスによって仮付けする。
【００６４】続いて、例えば、炉体でリフローすること
により、半導体チップ１にバンプ３を固定する。
【００６５】その後、バンプ３を介して半導体チップ１
をパッケージ基板２の傾斜した素子搭載面２ｆに搭載す
る。
【００６６】すなわち、パッケージ基板２の基板電極２
ｅにフラックスを塗布した後、半導体チップ１をバンプ
３が下向きになる方向でパッケージ基板２に設置された
対応する電極と位置が合うように素子搭載面２ｆに載せ
る。
【００６７】なお、半導体チップ１を搭載する際に、図
２に示すように、傾斜面６ａを有したマウント治具６を
用いる。
【００６８】つまり、マウント治具６の傾斜面６ａがパ
ッケージ基板２の裏面２ｄを支持するようにパッケージ
基板２をマウント治具６に載置する。
【００６９】この際、マウント治具６の傾斜面６ａの傾
斜を調整することにより、パッケージ基板２の素子搭載
面２ｆを水平にすることができる。
【００７０】すなわち、素子搭載面２ｆに対して半導体
チップ１を水平に載置することができる。
【００７１】その後、再び炉体などでリフローすること
により、半導体チップ１とパッケージ基板２とをバンプ
３によって接続する。
【００７２】これにより、半導体チップ１の素子電極１
ｂとパッケージ基板２の基板電極２ｅとをバンプ３によ
って電気的に接続することができ、その結果、バンプ３
を介して半導体チップ１をパッケージ基板２の素子搭載
面２ｆに搭載できる。
【００７３】つまり、端部露出配線２ｉに対して傾斜し
て形成された素子搭載面２ｆに半導体チップ１を搭載す
ることができる。
【００７４】したがって、半導体チップ１はパッケージ
基板２の表面２ｃに対して斜めに（本実施の形態では１
０°前後傾斜して）実装されたことになる。
【００７５】その後、マウント治具６にパッケージ基板
２を載置した状態で、キャップ５を取り付ける。
【００７６】すなわち、半導体チップ１とその周辺部と
をキャップ５によって封止する。
【００７７】これにより、図１に示す本実施の形態の半
導体集積回路装置を製造できる。
【００７８】なお、本実施の形態の半導体チップ１の実
装方法（半導体チップ１を斜めに実装する実装方法）
は、マルチチップモジュールなどに適用することも可能
である。
【００７９】本実施の形態の半導体集積回路装置および
その製造方法によれば、以下のような作用効果が得られ
る。
【００８０】すなわち、パッケージ基板２が、その素子
搭載面２ｆに沿ってパッケージ基板２の内部２ｈに設け
られかつ一方の端部２ｊ（一端）を素子搭載面２ｆに露
出した高速の信号線である端部露出配線２ｉを備えると
ともに、端部露出配線２ｉの端部２ｊと素子搭載面２ｆ
に設けられた基板電極２ｅとが直接電気的に接続されて
いることにより、端部露出配線２ｉと基板電極２ｅとの
接続において、ビアホール２ｇが介在しないため、イン
ピーダンスの変化を低減することが可能になる。
【００８１】これにより、本実施の形態の半導体集積回
路装置においてその信号の伝送特性、特に、高周波信号
の伝送特性を向上させることができる。
【００８２】その結果、高周波の信号線である端部露出
配線２ｉ、低周波の信号線である配線２ｂおよび電源線
やグランド線である配線２ｋの設計を容易にすることが
できる。
【００８３】すなわち、信号線、電源線あるいはグラン
ド線などの伝送線の設計を容易にすることができる。
【００８４】さらに、端部露出配線２ｉが素子搭載面２
ｆに沿うとともに端部露出配線２ｉに対して素子搭載面
２ｆが傾斜して設けられかつ端部露出配線２ｉの端部２
ｊが素子搭載面２ｆに露出して設けられていることによ
り、高周波用の素子電極１ｂが半導体チップ１の表面内
方に設けられている場合においても、その素子電極１ｂ
にバンプ３を介して接続する基板電極２ｅと端部露出配
線２ｉとをビアホール２ｇを介在させないで直接電気的
に接続することができる。
【００８５】これにより、高周波の信号線である端部露
出配線２ｉすなわち伝送線の設計を容易にすることがで
きる。
【００８６】また、端部露出配線２ｉがパッケージ基板
２の表面２ｃに平行に形成されていることにより、本実
施の形態のパッケージ基板２を比較的容易に形成するこ
とができる。
【００８７】さらに、パッケージ基板２がセラミックに
よって形成されていることにより、セラミックの誘電率
は小さいため、端部露出配線２ｉのインダクタンスの変
化を抑えることができる。
【００８８】これにより、コープレナ配線などを形成し
た際の電気特性を安定化させることができ、半導体集積
回路装置の電気的特性における信頼性を安定化できる。
【００８９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【００９０】例えば、前記実施の形態で説明した半導体
集積回路装置は、端部露出配線が素子搭載基板の表面に
平行に形成され、かつ素子搭載基板の素子搭載面が端部
露出配線に対して傾斜して形成されているものであった
が、素子搭載基板は、その素子搭載面が素子搭載基板の
表面と平行に形成され、かつ端部露出配線が素子搭載基
板の表面に対して傾斜して形成されているものであって
もよい。
【００９１】この場合、素子搭載基板の表面と平行に形
成された素子搭載面に対して、端部露出配線が傾斜して
形成されていることになる。
【００９２】なお、この場合においても、素子搭載基板
の素子搭載面における基板電極と端部露出配線とをビア
ホールを介さずに直接接続できるため、前記実施の形態
の作用効果と同様の作用効果が得られる。
【００９３】また、前記実施の形態においては、素子搭
載基板がセラミックによって形成されている場合を説明
したが、前記素子搭載基板は、例えば、セラミック以外
のエポキシ系の樹脂などによって形成されていてもよ
い。
【００９４】さらに、前記実施の形態の半導体集積回路
装置においては、半導体素子とその周辺部との封止をキ
ャップによって行う場合について説明したが、前記封止
は、ポッティングなどの樹脂によって行ってもよい。
【００９５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００９６】（１）．素子搭載基板の内部に設けられた
端部露出配線と素子搭載面に設けられた基板電極との接
続において、ビアホールを介在させないで接続するた
め、インピーダンスの変化を低減することができる。こ
れにより、半導体集積回路装置においてその信号の伝送
特性、特に、高周波信号の伝送特性を向上させることが
でき、その結果、端部露出配線などの伝送線の設計を容
易にすることができる。
【００９７】（２）．端部露出配線が素子搭載面に沿う
とともにその端部が素子搭載面に露出して設けられてい
ることにより、高周波用の素子電極が半導体素子の表面
内方に設けられている場合においても、その素子電極に
バンプを介して接続する基板電極と端部露出配線とをビ
アホールを介在させないで直接電気的に接続できる。こ
れにより、端部露出配線などの伝送線の設計を容易にす
ることができる。
【００９８】（３）．素子搭載基板がセラミックによっ
て形成されていることにより、セラミックの誘電率は小
さいため、端部露出配線などの伝送線のインダクタンス
の変化を抑えることができる。これにより、コープレナ
配線などを形成した際の電気特性を安定化させることが
でき、半導体集積回路装置の電気的特性における信頼性
を安定化できる。
【図面の簡単な説明】
【図１】本発明による半導体集積回路装置の構造の実施
の形態の一例を示す断面図である。
【図２】本発明の半導体集積回路装置の製造方法に用い
るマウント治具の構造の実施の形態の一例を示す断面図
である。
【符号の説明】
１ 半導体チップ（半導体素子） １ａ 素子形成面 １ｂ 素子電極 ２ パッケージ基板（素子搭載基板） ２ａ 外周部 ２ｂ 配線 ２ｃ 表面 ２ｄ 裏面 ２ｅ 基板電極 ２ｆ 素子搭載面 ２ｇ ビアホール ２ｈ 内部 ２ｉ 端部露出配線 ２ｊ 端部 ２ｋ 配線 ３ バンプ ４ リード部 ５ キャップ ６ マウント治具 ６ａ 傾斜面

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 バンプを介して半導体素子を搭載する素
    子搭載基板を有した半導体集積回路装置であって、前記
    素子搭載基板が前記半導体素子を搭載する素子搭載面
    と、前記素子搭載面に沿って前記素子搭載基板の内部に
    設けられかつ一端を前記素子搭載面に露出した端部露出
    配線とを備え、前記端部露出配線と前記素子搭載面に設
    けられた基板電極とが直接電気的に接続されていること
    を特徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、前記端部露出配線が前記素子搭載基板の表面また
    は裏面に平行に形成され、かつ前記素子搭載基板の素子
    搭載面が前記端部露出配線に対して傾斜して形成されて
    いることを特徴とする半導体集積回路装置。
  3. 【請求項３】 請求項１または２記載の半導体集積回路
    装置であって、前記端部露出配線が高周波の信号線であ
    ることを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項１，２または３記載の半導体集積
    回路装置であって、前記素子搭載基板がセラミックによ
    って形成されていることを特徴とする半導体集積回路装
    置。
  5. 【請求項５】 請求項１，２，３または４記載の半導体
    集積回路装置の製造方法であって、 前記半導体素子を搭載する素子搭載面と、前記素子搭載
    面に沿って前記素子搭載基板の内部に設けられかつ一端
    を前記素子搭載面に露出した端部露出配線とを備えた素
    子搭載基板を準備する工程、前記半導体素子の素子電極
    と前記素子搭載基板の基板電極とを前記バンプによって
    電気的に接続することにより、前記バンプを介して前記
    半導体素子を前記素子搭載基板の素子搭載面に搭載する
    工程、 を含むことを特徴とする半導体集積回路装置の製造方
    法。
  6. 【請求項６】 請求項５記載の半導体集積回路装置の製
    造方法であって、前記素子搭載基板の表面または裏面に
    平行に形成された前記端部露出配線を有する前記素子搭
    載基板を用い、かつ前記端部露出配線に対して傾斜して
    形成された前記素子搭載面に前記半導体素子を搭載する
    ことを特徴とする半導体集積回路装置の製造方法。
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