JP2015207852A - スイッチング回路装置 - Google Patents

Abstract

【課題】スイッチング素子の温度のばらつきを低減するスイッチング回路装置を提供する。【解決手段】スイッチング回路装置は、ゲート電極Ｇ、ドレイン電極Ｄ及びソース電極Ｓを有し、かつ、ドレイン電極Ｄとソース電極Ｓとが互いに並列接続された複数のスイッチング素子Ｑ１，Ｑ２を備える。また、ゲート電極Ｇとソース電極Ｓのそれぞれの間に容量部Ｃ１，Ｃ２が接続され、ゲート電極Ｇとソース電極Ｓのそれぞれに駆動回路ＤＲが接続される。そして、複数のスイッチング素子Ｑ１，Ｑ２と駆動回路ＤＲとを電気的に接続するそれぞれの配線に存在する寄生インダクタンスＬ１，Ｌ２のうち、値が小さい寄生インダクタンスＬ２が存在する配線に接続される容量部Ｃ２の容量は、容量部Ｃ１の容量より大きい。【選択図】図１

Description

本発明は、スイッチング回路装置に関する。

従来より、スイッチング損失を抑制し、安定して動作可能なスイッチング回路として、スイッチング素子のゲート−エミッタ間にコンデンサを設けたスイッチング回路が知られている（特許文献１参照）。

特開２００４−１４５４７号公報

スイッチング素子は、電気的性能や応用機器の仕様により同一アーム上に複数個並列に接続されることがある。しかしながら、特許文献１のスイッチング素子を並列に接続した場合、各スイッチング素子のゲート電極に接続される配線のレイアウトによっては、配線の寄生インピーダンスが異なる場合がある。これにより、各スイッチング素子のスイッチングタイミングに差異が発生し、各スイッチング素子の温度にばらつきが発生するおそれがある。

本発明は、上記課題に鑑みて成されたものであり、その目的は、スイッチング素子の温度のばらつきを低減するスイッチング回路装置を提供することである。

本発明の一態様に係るスイッチング回路装置は、ゲート電極、ドレイン電極及びソース電極を有し、かつ、ドレイン電極とソース電極とが互いに並列接続された複数のスイッチング素子を備える。また、ゲート電極とソース電極のそれぞれの間に容量部が接続され、ゲート電極とソース電極のそれぞれに駆動回路が接続される。そして、複数のスイッチング素子と駆動回路とを電気的に接続するそれぞれの配線に存在する寄生インダクタンスのうち、もっとも値が小さい寄生インダクタンスが存在する配線に接続される容量部の容量は、他の容量部の容量より大きい。

本発明によれば、スイッチング素子の温度のばらつきを低減することができる。

図１は、本発明の第１実施形態に係わるスイッチング回路装置の構成を示す回路図である。 図２は、本発明の第２実施形態に係わるスイッチング回路装置の構成を示す回路図である。 図３は、本発明の第３実施形態に係わるスイッチング回路装置の構成を示す回路図である。 図４は、本発明の第４実施形態に係わるスイッチング回路装置の構成を示す回路図である。 図５は、本発明の第４実施形態に係わるスイッチング回路装置の変形例１を示す回路図である。 図６は、本発明の第４実施形態に係わるスイッチング回路装置の変形例２を示す回路図である。 図７は、本発明の第５実施形態に係わるスイッチング回路装置の構成を示す回路図である。 図８は、本発明の第６実施形態に係わるスイッチング回路装置の構成を示す回路図である。

以下、本発明の実施形態について、図面を参照して説明する。図面の記載において同一部分には同一符号を付して説明を省略する。

［第１の実施形態］
図１を参照して、第１実施形態に係わるスイッチング回路装置の構成を説明する。
スイッチング回路装置は、２つのスイッチング素子、すなわち、スイッチング素子Ｑ１、及びスイッチング素子Ｑ２が並列に接続されている。より詳しくは、スイッチング素子Ｑ１，Ｑ２の三端子のうち、高電位側電極であるドレイン電極Ｄが互いに接続され、低電位側電極であるソース電極Ｓが互いに接続されている。また、スイッチング素子Ｑ１，Ｑ２の三端子のうち、制御電極であるゲート電極Ｇは、ゲート配線を介してスイッチング素子Ｑ１，Ｑ２のオンオフ動作を制御するための駆動回路ＤＲに接続されている。また、スイッチング素子Ｑ１，Ｑ２のソース電極Ｓは、ソース配線を介して駆動回路ＤＲに接続されている。スイッチング素子Ｑ１，Ｑ２は、ＭＯＳＦＥＴ（電界効果トランジスタ）として説明するが、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を用いてもよい。また、スイッチング素子Ｑ１，Ｑ２は、同一の形状、同一の電気特性のものを用いてもよいし、異なるものであってもよい。

スイッチング素子Ｑ１は、ゲート−ソース間に入力容量Ｃｇｓ１（図示せず）と、ゲート−ドレイン間に帰還容量Ｃｇｄ１（図示せず）を有し、入力容量Ｃｇｓ１には容量部Ｃ１が並列に接続されている。すなわち、容量部Ｃ１は、スイッチング素子Ｑ１のゲート−ソース間に接続されている。同様に、スイッチング素子Ｑ２は、ゲート−ソース間に入力容量Ｃｇｓ２（図示せず）と、ゲート−ドレイン間に帰還容量Ｃｇｄ２（図示せず）を有し、入力容量Ｃｇｓ２には容量部Ｃ２が並列に接続されている。すなわち、容量部Ｃ２は、スイッチング素子Ｑ２のゲート−ソース間に接続されている。容量部Ｃ１，Ｃ２はコンデンサから構成され、「Ｃ１＜Ｃ２」という関係を有する。なお、入力容量Ｃｇｓ１，Ｃｇｓ２及び帰還容量Ｃｇｄ１，Ｃｇｄ２は、スイッチング素子Ｑ１，Ｑ２のそれぞれの内部に存在する寄生容量である。

スイッチング素子Ｑ１，Ｑ２と駆動回路ＤＲとを電気的に接続する配線にはそれぞれ、寄生インダクタンスＬ１、及び寄生インダクタンスＬ２が存在する。より詳しくは、寄生インダクタンスＬ１，Ｌ２は、駆動回路ＤＲとゲート電極Ｇを接続するゲート配線と、駆動回路ＤＲとソース電極Ｓを接続するソース配線とに存在する寄生インダクタンスである。寄生インダクタンスＬ１，Ｌ２は、「Ｌ１＞Ｌ２」という関係を有する。

次に、第１実施形態に係わるスイッチング回路装置の動作と、比較例として容量部Ｃ１，Ｃ２が「Ｃ１＝Ｃ２」という関係を有する場合の動作について説明する。
まず、容量部Ｃ１，Ｃ２が「Ｃ１＝Ｃ２」という関係を有する場合、駆動回路ＤＲからスイッチング素子Ｑ１，Ｑ２をオンするための信号が入力されると、「Ｌ１＞Ｌ２」であるため、スイッチング素子Ｑ２はスイッチング素子Ｑ１より早くオン状態になる。先にオン状態になったスイッチング素子Ｑ２に電流が集中して流れるため、スイッチング素子Ｑ２の損失が大きくなる。また、駆動回路ＤＲからスイッチング素子Ｑ１，Ｑ２をオフするための信号が入力されると、「Ｌ１＞Ｌ２」であるため、スイッチング素子Ｑ２はスイッチング素子Ｑ１より早くオフ状態になる。スイッチング素子Ｑ２がオフ状態になった時、まだオン状態であるスイッチング素子Ｑ１に電流が集中して流れるため、スイッチング素子Ｑ１の損失が大きくなる。このように、「Ｃ１＝Ｃ２」である場合は、オンオフ動作によってスイッチング素子Ｑ１，Ｑ２の損失に差異が生じることになる。そして、スイッチング回数が増加すると損失の差によってスイッチング素子Ｑ１，Ｑ２の温度にばらつきが生じることになる。

そこで、第１実施形態に係わるスイッチング回路装置の容量部Ｃ１，Ｃ２は、「Ｃ１＜Ｃ２」という関係を有する。これにより、スイッチング素子Ｑ１，Ｑ２と駆動回路ＤＲとを電気的に接続するそれぞれの配線のインピーダンスは、同等になる。より詳しくは、駆動回路ＤＲとスイッチング素子Ｑ１のゲート電極Ｇを接続するゲート配線、及び駆動回路ＤＲとスイッチング素子Ｑ１のソース電極Ｓを接続するソース配線のインピーダンスと、駆動回路ＤＲとスイッチング素子Ｑ２のゲート電極Ｇを接続するゲート配線、及び駆動回路ＤＲとスイッチング素子Ｑ２のソース電極Ｓを接続するソース配線のインピーダンスは、同等になる。これにより、スイッチング回路装置は、スイッチング素子Ｑ１，Ｑ２のスイッチング動作のばらつきを低減することができ、スイッチング素子Ｑ１，Ｑ２の温度のばらつきを低減することができる。

また、容量部Ｃ１，Ｃ２は、スイッチング素子Ｑ１，Ｑ２のそれぞれのＣｇｓ１／Ｃｇｄ１，Ｃｇｓ２／Ｃｇｄ２の容量比を大きくすることができる。これにより、スイッチング回路装置は、スイッチング素子Ｑ１，Ｑ２のそれぞれのドレイン−ソース間電圧Ｖｄｓの上昇時におけるゲート−ソース間電圧Ｖｇｓの上昇を抑制することができる。このため、スイッチング回路装置は、スイッチング素子Ｑ１，Ｑ２の誤ターンオンを抑制することができる。

また、容量部Ｃ１，Ｃ２は、１つのコンデンサであってもよいし、複数のコンデンサを直列または並列に接続してもよい。これにより、耐圧の小さいコンデンサを直列接続して耐圧を大きくしたり、低コストのコンデンサを並列接続して容量を大きくしたりすることができる。

また、ポッティング法やモールディング法を用いて、スイッチング素子Ｑ１，Ｑ２、及び容量部Ｃ１，Ｃ２を、同一の高分子材料で覆うようにしてもよい。これにより誘電率が高くなるため、スイッチング回路装置は、スイッチングノイズを低減することができる。

なお、スイッチング素子Ｑ１，Ｑ２や駆動回路ＤＲのレイアウトの制約条件等で寄生インダクタンスＬ１が寄生インダクタンスＬ２より小さくなる場合は、容量部Ｃ１，Ｃ２が「Ｃ１＞Ｃ２」という関係を有するようにすればよい。

［第２の実施形態］
図２を参照して、本発明の第２実施形態について説明する。第２実施形態が第１実施形態と異なるのは、スイッチング素子Ｑ１，Ｑ２と容量部Ｃ１，Ｃ２とを電気的に接続する配線にそれぞれ存在する寄生インダクタンスＬ３，Ｌ４を考慮したことである。より詳しくは、寄生インダクタンスＬ３，Ｌ４は、容量部Ｃ１，Ｃ２とゲート電極Ｇを接続するゲート配線と、容量部Ｃ１，Ｃ２とソース電極Ｓを接続するソース配線とに存在する寄生インダクタンスである。

寄生インダクタンスＬ１，Ｌ２，Ｌ３，Ｌ４は、「Ｌ１＞Ｌ２」という関係の他に、「Ｌ１＞Ｌ３」、「Ｌ２＞Ｌ４」という関係を有する。また、寄生インダクタンスＬ３，Ｌ４は、小さければ小さいほど望ましい。その理由として、容量部Ｃ１，Ｃ２は、Ｃｇｓ１／Ｃｇｄ１，Ｃｇｓ２／Ｃｇｄ２の容量比を増加することができるが、寄生インダクタンスＬ３，Ｌ４が小さいほど、その効果が大きくなるからである。スイッチング素子Ｑ１，Ｑ２のドレイン−ソース間電圧Ｖｄｓが変動した場合、Ｃｇｓ１／Ｃｇｄ１，Ｃｇｓ２／Ｃｇｄ２の容量比によってゲート−ソース間電圧Ｖｇｓは変動する。このとき、容量部Ｃ１，Ｃ２による、Ｃｇｓ１／Ｃｇｄ１，Ｃｇｓ２／Ｃｇｄ２の容量比の増加効果が大きいほど、ゲート−ソース間電圧Ｖｇｓの上昇を抑制することができる。これにより、スイッチング回路装置は、スイッチング素子Ｑ１，Ｑ２の誤ターンオンを抑制することができる。

［第３の実施形態］
図３を参照して、本発明の第３実施形態について説明する。第３実施形態が第１実施形態と異なるのは、容量部Ｃ１，Ｃ２と駆動回路ＤＲとを電気的に接続するそれぞれの配線に存在する寄生インダクタンスＬ５，Ｌ６、及び、スイッチング素子Ｑ１，Ｑ２と容量部Ｃ１，Ｃ２とを電気的に接続するそれぞれの配線に存在する寄生インダクタンスＬ７，Ｌ８を考慮したことである。より詳しくは、寄生インダクタンスＬ７，Ｌ８は、容量部Ｃ１，Ｃ２とゲート電極Ｇを接続するゲート配線と、容量部Ｃ１，Ｃ２とソース電極Ｓを接続するソース配線とに存在する寄生インダクタンスである。

寄生インダクタンスＬ５，Ｌ６，Ｌ７，Ｌ８は、「Ｌ５＋Ｌ７＞Ｌ６＋Ｌ８」という関係を有する。第１実施形態と対比すると、寄生インダクタンスＬ１は「Ｌ５＋Ｌ７」に相当し、寄生インダクタンスＬ２は「Ｌ６＋Ｌ８」に相当する。これにより、スイッチング素子Ｑ１，Ｑ２と駆動回路ＤＲとを電気的に接続するそれぞれの配線のインピーダンスは、同等になる。これにより、スイッチング回路装置は、スイッチング動作のばらつきを低減することができ、スイッチング素子Ｑ１，Ｑ２の温度のばらつきを低減することができる。

［第４の実施形態］
図４を参照して、本発明の第４実施形態について説明する。第４実施形態が第１実施形態と異なるのは、スイッチング素子Ｑ１と駆動回路ＤＲとを電気的に接続する配線に存在する寄生インダクタンスＬ９、容量部Ｃ１と駆動回路ＤＲとを電気的に接続する配線に存在する寄生インダクタンスＬ１０、及びスイッチング素子Ｑ２と駆動回路ＤＲとを電気的に接続する配線に存在する寄生インダクタンスＬ９を考慮したことである。より詳しくは、寄生インダクタンスＬ９は、駆動回路ＤＲとスイッチング素子Ｑ１のゲート電極Ｇを接続するゲート配線と、駆動回路ＤＲとスイッチング素子Ｑ１のソース電極Ｓを接続するソース配線とに存在する寄生インダクタンスであり、また駆動回路ＤＲとスイッチング素子Ｑ２のゲート電極Ｇを接続するゲート配線と、駆動回路ＤＲとスイッチング素子Ｑ２のソース電極Ｓを接続するソース配線とに存在する寄生インダクタンスでもある。

第１実施形態と対比すると、寄生インダクタンスＬ１は「Ｌ９＋Ｌ１０」に相当し、寄生インダクタンスＬ２は「Ｌ９」に相当する。これにより、スイッチング素子Ｑ１，Ｑ２と駆動回路ＤＲとを電気的に接続するそれぞれの配線のインピーダンスは、同等になる。これにより、スイッチング回路装置は、スイッチング動作のばらつきを低減することができ、スイッチング素子Ｑ１，Ｑ２の温度のばらつきを低減することができる。

また、第４実施形態の変形例１として、図５に示すように、容量部Ｃ２と駆動回路ＤＲとを電気的に接続する配線に存在する寄生インダクタンスＬ１１を考慮してもよい。この場合、寄生インダクタンスＬ１０，Ｌ１１は、「Ｌ１０＞Ｌ１１」という関係を有する。第１実施形態と対比すると、寄生インダクタンスＬ１は「Ｌ９＋Ｌ１０」に相当し、寄生インダクタンスＬ２は「Ｌ９＋Ｌ１１」に相当する。これにより、スイッチング素子Ｑ１，Ｑ２と駆動回路ＤＲとを電気的に接続するそれぞれの配線のインピーダンスは、同等になる。これにより、スイッチング回路装置は、スイッチング動作のばらつきを低減することができ、スイッチング素子Ｑ１，Ｑ２の温度のばらつきを低減することができる。

また、第４実施形態の変形例２として、図６に示すように、スイッチング素子Ｑ１，Ｑ２と容量部Ｃ１，Ｃ２とを電気的に接続するそれぞれの配線に存在する寄生インダクタンスＬ１２，Ｌ１３を考慮してもよい。より詳しくは、寄生インダクタンスＬ１２，Ｌ１３は、容量部Ｃ１，Ｃ２とゲート電極Ｇを接続するゲート配線と、容量部Ｃ１，Ｃ２とソース電極Ｓを接続するソース配線とに存在する寄生インダクタンスである。この場合、寄生インダクタンスＬ１０，Ｌ１１，Ｌ１２，Ｌ１３は、「Ｌ１０＋Ｌ１２＞Ｌ１１＋Ｌ１３」という関係を有する。第１実施形態と対比すると、寄生インダクタンスＬ１は「Ｌ９＋Ｌ１０＋Ｌ１２」に相当し、寄生インダクタンスＬ２は「Ｌ９＋Ｌ１１＋Ｌ１３」に相当する。これにより、スイッチング素子Ｑ１，Ｑ２と駆動回路ＤＲとを電気的に接続するそれぞれの配線のインピーダンスは、同等になる。これにより、スイッチング回路装置は、スイッチング動作のばらつきを低減することができ、スイッチング素子Ｑ１，Ｑ２の温度のばらつきを低減することができる。

［第５の実施形態］
図７を参照して、本発明の第５実施形態について説明する。第５実施形態が第１実施形態と異なるのは、駆動回路ＤＲ２を有する点である。

駆動回路ＤＲ２は、スイッチング素子Ｑ２のソース電極Ｓとゲート電極Ｇに接続されている。つまり、第５実施形態では、駆動回路ＤＲがスイッチング素子Ｑ１のオンオフ動作を制御し、駆動回路ＤＲ２がスイッチング素子Ｑ２のオンオフ動作を制御する。これにより、スイッチング回路装置は、スイッチング素子Ｑ１，Ｑ２の発熱状況に応じて個別に動作の可否を制御することができるため、スイッチング素子Ｑ１，Ｑ２の温度のばらつきをより一層低減することができる。

［第６の実施形態］
図８を参照して、本発明の第６実施形態について説明する。第６実施形態が第１実施形態と異なるのは、次の点である。すなわち、スイッチング素子Ｑ３が、スイッチング素子Ｑ１，Ｑ２に並列に接続されていること、スイッチング素子Ｑ３のゲート電極Ｇとソース電極Ｓが駆動回路ＤＲに接続されていること、スイッチング素子Ｑ３のゲート−ソース間の入力容量Ｃｇｓ３（図示せず）に容量部Ｃ３が並列に接続されていること、及びスイッチング素子Ｑ３と駆動回路ＤＲとを電気的に接続する配線に存在する寄生インダクタンスＬ１４を考慮したこと、である。より詳しくは、寄生インダクタンスＬ１４は、駆動回路ＤＲとゲート電極Ｇを接続するゲート配線と、駆動回路ＤＲとソース電極Ｓを接続するソース配線とに存在する寄生インダクタンスである。

寄生インダクタンスＬ１，Ｌ２，Ｌ１４は、「Ｌ１＞Ｌ２＞Ｌ１４」という関係を有する。容量部Ｃ３は、容量部Ｃ１，Ｃ２と同様にコンデンサであり、それぞれの容量部は「Ｃ１＜Ｃ２＜Ｃ３」という関係を有する。これにより、スイッチング素子Ｑ１，Ｑ２，Ｑ３と駆動回路ＤＲとを電気的に接続するそれぞれの配線のインピーダンスは、同等になる。これにより、スイッチング回路装置は、スイッチング動作のばらつきを低減することができ、スイッチング素子Ｑ１，Ｑ２，Ｑ３の温度のばらつきを低減することができる。

また、回路構成によって、寄生インダクタンスＬ１，Ｌ２，Ｌ１４が、「Ｌ１＝Ｌ２＞Ｌ１４」という関係を有する場合は、容量部Ｃ１，Ｃ２，Ｃ３が、「Ｃ１＝Ｃ２＜Ｃ３」という関係を有するように設定することができる。これにより、スイッチング素子Ｑ１，Ｑ２，Ｑ３と駆動回路ＤＲとを電気的に接続するそれぞれの配線のインピーダンスは、同等になる。これにより、スイッチング回路装置は、スイッチング動作のばらつきを低減することができ、スイッチング素子Ｑ１，Ｑ２，Ｑ３の温度のばらつきを低減することができる。

なお、第２〜第６実施形態において、容量部Ｃ１，Ｃ２（第６実施形態においては容量部Ｃ３も含む）が、第１実施形態と同様に複数のコンデンサを直列または並列に接続してもよいのはもちろんである。また、第２〜第６実施形態において、スイッチング素子Ｑ１，Ｑ２（第６実施形態においてはスイッチング素子Ｑ３も含む）、及び容量部Ｃ１，Ｃ２（第６実施形態においては容量部Ｃ３も含む）を、第１実施形態と同様にポッティング法やモールディング法を用いて同一の高分子材料で覆うようにしてもよいのはもちろんである。

上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

Ｑ１，Ｑ２，Ｑ３ スイッチング素子
Ｃ１，Ｃ２，Ｃ３ 容量部
ＤＲ，ＤＲ２ 駆動回路
Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４ 寄生インダクタンス

Claims (4)

1. ゲート電極、ドレイン電極及びソース電極を有し、かつ、前記ドレイン電極と前記ソース電極とが互いに並列接続された複数のスイッチング素子と、
   前記ゲート電極と前記ソース電極のそれぞれの間に接続される容量部と、
   前記ゲート電極と前記ソース電極のそれぞれに接続される駆動回路と、を備え、
   前記複数のスイッチング素子と前記駆動回路とを電気的に接続するそれぞれの配線に存在する寄生インダクタンスのうち、もっとも値が小さい寄生インダクタンスが存在する配線に接続される容量部の容量は、他の容量部の容量より大きいことを特徴とするスイッチング回路装置。
2. 前記複数のスイッチング素子と前記駆動回路とを電気的に接続するそれぞれの配線に存在する寄生インダクタンスの値は、前記複数のスイッチング素子と前記容量部とを電気的に接続するそれぞれの配線に存在する寄生インダクタンスの値より大きいことを特徴とする請求項１に記載のスイッチング回路装置。
3. 前記容量部は、直列または並列に接続された複数のコンデンサからなることを特徴とする請求項１または２に記載のスイッチング回路装置。
4. 前記複数のスイッチング素子及び前記容量部は、同一の高分子材料で覆われることを特徴とする請求項１〜３のいずれか１項に記載のスイッチング回路装置。

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