JPH09289442A - 並列接続・可制御半導体素子の電流バランス回路 - Google Patents
並列接続・可制御半導体素子の電流バランス回路Info
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- JPH09289442A JPH09289442A JP8128887A JP12888796A JPH09289442A JP H09289442 A JPH09289442 A JP H09289442A JP 8128887 A JP8128887 A JP 8128887A JP 12888796 A JP12888796 A JP 12888796A JP H09289442 A JPH09289442 A JP H09289442A
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Abstract
(57)【要約】
【課題】並列接続の可制御半導体素子（図では電流セン
スエミッタ付ＩＧＢＴ１０（１０−１，１０−２））の
主電流をバランスさせ、その能力を一杯に使う。 【解決手段】ＩＧＢＴ１０−１，１０−２の各メインエ
ミッタ６に流れる主電流は夫々のＩＧＢＴ１０−１，１
０−２の電流センスエミッタ７に接続されたセンス抵抗
８−１，８−２の電圧によって検出できる。ここで抵抗
８−１，８−２を同値とする。オペアンプ５−１，５−
２はセンス抵抗８−１，８−２の電圧差としての点，
の間の電位差をしらべ、仮に点の電位が点の電位
より高ければ、オペアンプ５−１はＦＥＴ４−１をオン
側に制御してＩＧＢＴ１０−１のゲート電圧を下げ、そ
の主電流を減少させる。またオペアンプ５−２はＦＥＴ
４−２をオフ側に制御してＩＧＢＴ１０−２のゲート電
圧を上げ、その主電流を増加させる。従ってＩＧＢＴ１
０−１，１０−２の電流がバランスする。
スエミッタ付ＩＧＢＴ１０（１０−１，１０−２））の
主電流をバランスさせ、その能力を一杯に使う。 【解決手段】ＩＧＢＴ１０−１，１０−２の各メインエ
ミッタ６に流れる主電流は夫々のＩＧＢＴ１０−１，１
０−２の電流センスエミッタ７に接続されたセンス抵抗
８−１，８−２の電圧によって検出できる。ここで抵抗
８−１，８−２を同値とする。オペアンプ５−１，５−
２はセンス抵抗８−１，８−２の電圧差としての点，
の間の電位差をしらべ、仮に点の電位が点の電位
より高ければ、オペアンプ５−１はＦＥＴ４−１をオン
側に制御してＩＧＢＴ１０−１のゲート電圧を下げ、そ
の主電流を減少させる。またオペアンプ５−２はＦＥＴ
４−２をオフ側に制御してＩＧＢＴ１０−２のゲート電
圧を上げ、その主電流を増加させる。従ってＩＧＢＴ１
０−１，１０−２の電流がバランスする。
Description
【０００１】
【発明の属する技術分野】本発明は電力変換装置などに
用いられる、並列接続のＩＧＢＴなどの可制御半導体素
子の電流をバランスさせる回路に関する。なお、以下各
図において同一の符号は同一もしくは相当部分を示す。
用いられる、並列接続のＩＧＢＴなどの可制御半導体素
子の電流をバランスさせる回路に関する。なお、以下各
図において同一の符号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】電力変換装置においてスイッチングすべ
き電流が１つの可制御半導体素子としての半導体スイッ
チングデバイスの定格を越える場合、半導体スイッチン
グデバイスを並列接続することが行われる。半導体スイ
ッチングデバイスを２個直接並列接続した回路図を図７
に、半導体スイッチングデバイスの飽和領域のオン抵抗
−コレクタ電流Ｉｃ（ドレイン電流Ｉｄ）特性の例を図
８に示す。図８に示されるようにゲート電圧が同じであ
っても特性にばらつきがあるため、オン抵抗が異なる。
つまり図７の接続においてある一定のコレクタ電流（ド
レイン電流）を流した時のオン抵抗をＶ１とする。この
時の半導体スイッチングデバイス１−１および１−２の
コレクタ電流（ドレイン電流）はそれぞれＩ1 およびＩ
2 となり電流はアンバランス状態となる。図８に示す例
では半導体スイッチングデバイス１−２に対して１−１
の方がコレクタ電流（ドレイン電流）が多く流れている
ため発生損失が大きくなる。このため並列で使用する場
合は半導体スイッチングデバイス１−１の最大許容損失
以下で使用せざるを得ないため電流定格を下げる必要が
ある。
き電流が１つの可制御半導体素子としての半導体スイッ
チングデバイスの定格を越える場合、半導体スイッチン
グデバイスを並列接続することが行われる。半導体スイ
ッチングデバイスを２個直接並列接続した回路図を図７
に、半導体スイッチングデバイスの飽和領域のオン抵抗
−コレクタ電流Ｉｃ（ドレイン電流Ｉｄ）特性の例を図
８に示す。図８に示されるようにゲート電圧が同じであ
っても特性にばらつきがあるため、オン抵抗が異なる。
つまり図７の接続においてある一定のコレクタ電流（ド
レイン電流）を流した時のオン抵抗をＶ１とする。この
時の半導体スイッチングデバイス１−１および１−２の
コレクタ電流（ドレイン電流）はそれぞれＩ1 およびＩ
2 となり電流はアンバランス状態となる。図８に示す例
では半導体スイッチングデバイス１−２に対して１−１
の方がコレクタ電流（ドレイン電流）が多く流れている
ため発生損失が大きくなる。このため並列で使用する場
合は半導体スイッチングデバイス１−１の最大許容損失
以下で使用せざるを得ないため電流定格を下げる必要が
ある。
【０００３】図５，図６は従来の半導体スイッチングデ
バイスの並列接続回路の構成例を示す。図５において１
（１−１，１−２）は夫々コレクタ同士及びエミッタ同
士が共通に接続された、例えばチップ状のＩＧＢＴであ
り、この２つのＩＧＢＴ１−１，１−２のゲートは夫々
直列のゲート抵抗２を介して共通に接続されている。ま
た、図６において９はチップ状のＩＧＢＴ１に外部接続
の容易な端子等を付加して電力変換装置等への組込が容
易となるように構成されたＩＧＢＴモジュールであり、
この場合もモジュール９内の並列接続対象の各ＩＧＢＴ
１−１，１−２は図５と同様に接続されている。なお、
３はこの並列のＩＧＢＴ１−１，１−２のゲート，エミ
ッタ間を共通に駆動するゲート駆動ユニットである。
バイスの並列接続回路の構成例を示す。図５において１
（１−１，１−２）は夫々コレクタ同士及びエミッタ同
士が共通に接続された、例えばチップ状のＩＧＢＴであ
り、この２つのＩＧＢＴ１−１，１−２のゲートは夫々
直列のゲート抵抗２を介して共通に接続されている。ま
た、図６において９はチップ状のＩＧＢＴ１に外部接続
の容易な端子等を付加して電力変換装置等への組込が容
易となるように構成されたＩＧＢＴモジュールであり、
この場合もモジュール９内の並列接続対象の各ＩＧＢＴ
１−１，１−２は図５と同様に接続されている。なお、
３はこの並列のＩＧＢＴ１−１，１−２のゲート，エミ
ッタ間を共通に駆動するゲート駆動ユニットである。
【０００４】この図５，図６のようにスイッチングデバ
イス（この例ではＩＧＢＴ）を並列に接続した場合に
は、個々のデバイスの持つオン抵抗にバラツキがあるた
め電流アンバランスが生ずる。このため並列接続のスイ
ッチングデバイスが平等に電流を分担するものと見做し
た電流を並列接続デバイスに流すと、特定のデバイスの
電流が過大となり熱破壊してしまう。そこでスイッチン
グデバイスを並列に使用するときには、各デバイスが平
等に電流を分担すると見做したときのデバイスの電流計
算値をデバイスの電流定格よりも下げて使用している。
イス（この例ではＩＧＢＴ）を並列に接続した場合に
は、個々のデバイスの持つオン抵抗にバラツキがあるた
め電流アンバランスが生ずる。このため並列接続のスイ
ッチングデバイスが平等に電流を分担するものと見做し
た電流を並列接続デバイスに流すと、特定のデバイスの
電流が過大となり熱破壊してしまう。そこでスイッチン
グデバイスを並列に使用するときには、各デバイスが平
等に電流を分担すると見做したときのデバイスの電流計
算値をデバイスの電流定格よりも下げて使用している。
【０００５】
【発明が解決しようとする課題】しかしながら並列接続
時に半導体スイッチングデバイスに流す電流を、その電
流定格より下げて使用することは、資源の無駄使いであ
り、装置のコスト増や大型化を招くことになるので、ス
イッチングデバイスの電流をバランスさせ各デバイスを
その定格一杯で利用することが望まれている。
時に半導体スイッチングデバイスに流す電流を、その電
流定格より下げて使用することは、資源の無駄使いであ
り、装置のコスト増や大型化を招くことになるので、ス
イッチングデバイスの電流をバランスさせ各デバイスを
その定格一杯で利用することが望まれている。
【０００６】そこで本発明は半導体スイッチングデバイ
スを並列に接続した場合に電流アンバランスが生じたと
き、回路動作でオン抵抗を同じに補正することができる
並列接続・可制御半導体素子の電流バランス回路を提供
することを課題とする。
スを並列に接続した場合に電流アンバランスが生じたと
き、回路動作でオン抵抗を同じに補正することができる
並列接続・可制御半導体素子の電流バランス回路を提供
することを課題とする。
【０００７】
【課題を解決するための手段】半導体スイッチングデバ
イスのオン抵抗−コレクタ電流Ｉｃ（ドレイン電流Ｉ
ｄ）特性のゲート電圧ＶGE依存性を図９に示す。半導体
スイッチングデバイスはゲート電圧ＶGEによりオン抵抗
を変えることが可能であることがわかる。そこで、オン
抵抗の異なる素子を並列に接続した場合でも、電流のア
ンバランスを検出してゲート駆動回路あるいはゲート電
圧を制御する回路にフィードバックしゲート電圧を調整
することで電流をバランスさせることができる。
イスのオン抵抗−コレクタ電流Ｉｃ（ドレイン電流Ｉ
ｄ）特性のゲート電圧ＶGE依存性を図９に示す。半導体
スイッチングデバイスはゲート電圧ＶGEによりオン抵抗
を変えることが可能であることがわかる。そこで、オン
抵抗の異なる素子を並列に接続した場合でも、電流のア
ンバランスを検出してゲート駆動回路あるいはゲート電
圧を制御する回路にフィードバックしゲート電圧を調整
することで電流をバランスさせることができる。
【０００８】前記の課題を解決するために、請求項１の
並列接続・可制御半導体素子の電流バランス回路は、制
御極（ゲートなど）の電圧によってオン抵抗を制御で
き、対応する各主電極同士（コレクタ同士，エミッタ同
士など）と制御極同士が夫々直接又は必要に応じ直列の
インピーダンス素子（ゲート抵抗２など）を介して並列
接続された複数の可制御半導体素子（ＩＧＢＴ１，電流
センスエミッタ付ＩＧＢＴ１０など）の電流をバランス
する回路であって、各可制御半導体素子のエミッタ電流
を検出する電流検出手段と、この電流検出手段の電流検
出信号に基づいて各可制御半導体素子の制御極の電圧を
各可制御半導体素子の電流が均等となるように制御する
制御極電圧制御手段とを備えたものとする。
並列接続・可制御半導体素子の電流バランス回路は、制
御極（ゲートなど）の電圧によってオン抵抗を制御で
き、対応する各主電極同士（コレクタ同士，エミッタ同
士など）と制御極同士が夫々直接又は必要に応じ直列の
インピーダンス素子（ゲート抵抗２など）を介して並列
接続された複数の可制御半導体素子（ＩＧＢＴ１，電流
センスエミッタ付ＩＧＢＴ１０など）の電流をバランス
する回路であって、各可制御半導体素子のエミッタ電流
を検出する電流検出手段と、この電流検出手段の電流検
出信号に基づいて各可制御半導体素子の制御極の電圧を
各可制御半導体素子の電流が均等となるように制御する
制御極電圧制御手段とを備えたものとする。
【０００９】また請求項２の並列接続・可制御半導体素
子の電流バランス回路は、請求項１に記載の電流バラン
ス回路において、前記可制御半導体素子を電流センスエ
ミッタ付ＩＧＢＴ（１０）とし、前記電流検出手段をこ
の電流センスエミッタ付ＩＧＢＴの電流センスエミッタ
（７）とメインエミッタ（６）との間に接続されたセン
ス抵抗（８）とする。
子の電流バランス回路は、請求項１に記載の電流バラン
ス回路において、前記可制御半導体素子を電流センスエ
ミッタ付ＩＧＢＴ（１０）とし、前記電流検出手段をこ
の電流センスエミッタ付ＩＧＢＴの電流センスエミッタ
（７）とメインエミッタ（６）との間に接続されたセン
ス抵抗（８）とする。
【００１０】また請求項３の並列接続・可制御半導体素
子の電流バランス回路は、請求項１に記載の電流バラン
ス回路において、前記可制御半導体素子をＩＧＢＴ
（１）とし、前記電流検出手段をこのＩＧＢＴのエミッ
タに直列に挿入されたシャント抵抗（８０）とする。ま
た請求項４の並列接続・可制御半導体素子の電流バラン
ス回路では、請求項１ないし３のいずれかに記載の電流
バランス回路において、前記可制御半導体素子の並列接
続数を（１０−１，１０−２のように）２つとし、前記
制御極電圧制御手段が（オペアンプ５−１，５−２を介
し）２つの可制御半導体素子についての電流検出手段の
電流検出信号を比較し、（ＦＥＴ４−１，４−２を介
し）大きい電流検出信号に対応する可制御半導体素子の
制御極の電圧を下げ、小さい電流検出信号に対応する可
制御半導体素子の制御極の電圧を上げるようにする。
子の電流バランス回路は、請求項１に記載の電流バラン
ス回路において、前記可制御半導体素子をＩＧＢＴ
（１）とし、前記電流検出手段をこのＩＧＢＴのエミッ
タに直列に挿入されたシャント抵抗（８０）とする。ま
た請求項４の並列接続・可制御半導体素子の電流バラン
ス回路では、請求項１ないし３のいずれかに記載の電流
バランス回路において、前記可制御半導体素子の並列接
続数を（１０−１，１０−２のように）２つとし、前記
制御極電圧制御手段が（オペアンプ５−１，５−２を介
し）２つの可制御半導体素子についての電流検出手段の
電流検出信号を比較し、（ＦＥＴ４−１，４−２を介
し）大きい電流検出信号に対応する可制御半導体素子の
制御極の電圧を下げ、小さい電流検出信号に対応する可
制御半導体素子の制御極の電圧を上げるようにする。
【００１１】また請求項５の並列接続・可制御半導体素
子の電流バランス回路では、請求項１ないし３のいずれ
かに記載の電流バランス回路において、前記制御極電圧
制御手段が（Ａ／Ｄ変換器２０−１，〜２０−３、演算
器２１、Ｄ／Ａ変換器２２等を介し）各可制御半導体素
子についての電流検出手段の電流検出信号の平均値を求
め、（オペアンプ５−１，〜５−３、ＦＥＴ４−１，〜
４−３等を介し）この平均値よりも大きい電流検出信号
に対応する可制御半導体素子の制御極の電圧を下げ、こ
の平均値よりも小さい電流検出信号に対応する可制御半
導体素子の制御極の電圧を上げるようにする。
子の電流バランス回路では、請求項１ないし３のいずれ
かに記載の電流バランス回路において、前記制御極電圧
制御手段が（Ａ／Ｄ変換器２０−１，〜２０−３、演算
器２１、Ｄ／Ａ変換器２２等を介し）各可制御半導体素
子についての電流検出手段の電流検出信号の平均値を求
め、（オペアンプ５−１，〜５−３、ＦＥＴ４−１，〜
４−３等を介し）この平均値よりも大きい電流検出信号
に対応する可制御半導体素子の制御極の電圧を下げ、こ
の平均値よりも小さい電流検出信号に対応する可制御半
導体素子の制御極の電圧を上げるようにする。
【００１２】本発明の作用は次の如くである。即ち可制
御半導体素子を並列に接続したときオン抵抗が低い素子
に電流が多く流れるため、並列素子の電流分担のアンバ
ランスが生じる。そこでオン抵抗が低い素子のゲート電
圧を絞る（下げる）ことでオン抵抗を上げアンバランス
をなくす。また、この方式では温度によりオン抵抗が変
化する素子でも電流分担のアンバランスがなくなる。
御半導体素子を並列に接続したときオン抵抗が低い素子
に電流が多く流れるため、並列素子の電流分担のアンバ
ランスが生じる。そこでオン抵抗が低い素子のゲート電
圧を絞る（下げる）ことでオン抵抗を上げアンバランス
をなくす。また、この方式では温度によりオン抵抗が変
化する素子でも電流分担のアンバランスがなくなる。
【００１３】
（実施例１）図１は本発明の第１の実施例としての構成
を示す。同図において１０（１０−１，１０−２）はチ
ップ状の電流センスエミッタ付のＩＧＢＴで、６はこの
ＩＧＢＴのメインエミッタ、７は電流センスエミッタで
ある。この２つのＩＧＢＴ１０−１，１０−２のコレク
タ同士とメインエミッタ同士は図５の場合と同様に夫々
共通に接続され、またゲート同士も夫々ゲート抵抗２を
介して共通に接続されている。
を示す。同図において１０（１０−１，１０−２）はチ
ップ状の電流センスエミッタ付のＩＧＢＴで、６はこの
ＩＧＢＴのメインエミッタ、７は電流センスエミッタで
ある。この２つのＩＧＢＴ１０−１，１０−２のコレク
タ同士とメインエミッタ同士は図５の場合と同様に夫々
共通に接続され、またゲート同士も夫々ゲート抵抗２を
介して共通に接続されている。
【００１４】また、各ＩＧＢＴ１０−１，１０−２の電
流センスエミッタ７は夫々センス抵抗８（８−１，８−
２）を介してメインエミッタ６に接続されている。ここ
でセンス抵抗８−１と８−２は同じ値とする。なお、こ
のセンス抵抗８には当該のＩＧＢＴのメインエミッタ６
の電流に比例した電流が流れるように構成されており、
このセンス抵抗８の両端の電圧から当該のＩＧＢＴのメ
イン電流を検出することができる。ここで便宜上、各Ｉ
ＧＢＴ１０−１，１０−２の電流センスエミッタ７の出
力点（つまり各電流センスエミッタ７とセンス抵抗８−
１，８−２との接続点）を夫々，とする。
流センスエミッタ７は夫々センス抵抗８（８−１，８−
２）を介してメインエミッタ６に接続されている。ここ
でセンス抵抗８−１と８−２は同じ値とする。なお、こ
のセンス抵抗８には当該のＩＧＢＴのメインエミッタ６
の電流に比例した電流が流れるように構成されており、
このセンス抵抗８の両端の電圧から当該のＩＧＢＴのメ
イン電流を検出することができる。ここで便宜上、各Ｉ
ＧＢＴ１０−１，１０−２の電流センスエミッタ７の出
力点（つまり各電流センスエミッタ７とセンス抵抗８−
１，８−２との接続点）を夫々，とする。
【００１５】次に４（４−１，４−２）は夫々各ＩＧＢ
Ｔ１０−１，１０−２のゲート・メインエミッタ間に並
列に接続されたＦＥＴ、５（５−１，５−２）は夫々Ｆ
ＥＴ４−１，４−２のゲートを制御するオペアンプであ
る。そしてオペアンプ５−１の（＋）と（−）の各入力
端子は夫々点とに接続され、オペアンプ５−２の
（＋）と（−）の各入力端子は夫々点とに接続され
ている。
Ｔ１０−１，１０−２のゲート・メインエミッタ間に並
列に接続されたＦＥＴ、５（５−１，５−２）は夫々Ｆ
ＥＴ４−１，４−２のゲートを制御するオペアンプであ
る。そしてオペアンプ５−１の（＋）と（−）の各入力
端子は夫々点とに接続され、オペアンプ５−２の
（＋）と（−）の各入力端子は夫々点とに接続され
ている。
【００１６】この図１の回路では、仮にＩＧＢＴ１０−
１のオン抵抗がＩＧＢＴ１０−２のオン抵抗より低く、
ＩＧＢＴ１０−１の主電流（メインエミッタ電流）がＩ
ＧＢＴ１０−２の主電流より大きいとすると、ＩＧＢＴ
１０−１のセンス抵抗８−１の両端電圧はＩＧＢＴ１０
−２のセンス抵抗８−２の両端電圧より大、つまり点
の電位が点の電位より高くなる。これによりオペアン
プ５−１はＦＥＴ４−１をオン側に制御してＩＧＢＴ１
０−１のゲート電圧を下げ、その主電流を減少させる。
他方、オペアンプ５−２はＦＥＴ４−２をオフ側に制御
してＩＧＢＴ１０−２のゲート電圧を上げ、その主電流
を増加させる。このようにして２つのＩＧＢＴ１０−
１，１０−２の主電流がバランスする。
１のオン抵抗がＩＧＢＴ１０−２のオン抵抗より低く、
ＩＧＢＴ１０−１の主電流（メインエミッタ電流）がＩ
ＧＢＴ１０−２の主電流より大きいとすると、ＩＧＢＴ
１０−１のセンス抵抗８−１の両端電圧はＩＧＢＴ１０
−２のセンス抵抗８−２の両端電圧より大、つまり点
の電位が点の電位より高くなる。これによりオペアン
プ５−１はＦＥＴ４−１をオン側に制御してＩＧＢＴ１
０−１のゲート電圧を下げ、その主電流を減少させる。
他方、オペアンプ５−２はＦＥＴ４−２をオフ側に制御
してＩＧＢＴ１０−２のゲート電圧を上げ、その主電流
を増加させる。このようにして２つのＩＧＢＴ１０−
１，１０−２の主電流がバランスする。
【００１７】図２は電流センスエミッタ付ＩＧＢＴ１０
−１，１０−２を夫々ＩＧＢＴモジュール９に組込んだ
場合の接続を示し、この構成は図１と基本的に同じであ
る。 （実施例２）図３は並列接続の通常の（つまり電流セン
スエミッタ７を持たない）チップ状のＩＧＢＴ１−１と
１−２に本発明を適用した場合の実施例を示す。この図
３においては各ＩＧＢＴ１−１，１−２の基本接続は図
５に対し、エミッタ同士が直列のシャント抵抗８０（８
０−１，８０−２）を介して共通に接続されている点が
異なる。
−１，１０−２を夫々ＩＧＢＴモジュール９に組込んだ
場合の接続を示し、この構成は図１と基本的に同じであ
る。 （実施例２）図３は並列接続の通常の（つまり電流セン
スエミッタ７を持たない）チップ状のＩＧＢＴ１−１と
１−２に本発明を適用した場合の実施例を示す。この図
３においては各ＩＧＢＴ１−１，１−２の基本接続は図
５に対し、エミッタ同士が直列のシャント抵抗８０（８
０−１，８０−２）を介して共通に接続されている点が
異なる。
【００１８】ここでＩＧＢＴ１−１のエミッタとシャン
ト抵抗８０−１との接続点をとし、ＩＧＢＴ１−２の
エミッタとシャント抵抗８０−２との接続点をとす
る。また、シャント抵抗８０−１，８０−２の共通接続
点をＥ’とする。なお、各シャント抵抗８０−１，８０
−２は同じ値とする。この図３ではさらに従来のＩＧＢ
Ｔのエミッタの共通接続点に相当する点Ｅ’と各ＩＧＢ
Ｔ１−１，１−２のゲートとの間に並列に夫々ＦＥＴ４
−１，４−２が接続され、（＋）と（−）の各入力端子
が夫々点とに接続されたオペアンプ５−１がＦＥＴ
４−１のゲートを制御し、（＋）と（−）の各入力端子
が夫々点とに接続されたオペアンプ５−２がＦＥＴ
４−２のゲートを制御するように構成されている。
ト抵抗８０−１との接続点をとし、ＩＧＢＴ１−２の
エミッタとシャント抵抗８０−２との接続点をとす
る。また、シャント抵抗８０−１，８０−２の共通接続
点をＥ’とする。なお、各シャント抵抗８０−１，８０
−２は同じ値とする。この図３ではさらに従来のＩＧＢ
Ｔのエミッタの共通接続点に相当する点Ｅ’と各ＩＧＢ
Ｔ１−１，１−２のゲートとの間に並列に夫々ＦＥＴ４
−１，４−２が接続され、（＋）と（−）の各入力端子
が夫々点とに接続されたオペアンプ５−１がＦＥＴ
４−１のゲートを制御し、（＋）と（−）の各入力端子
が夫々点とに接続されたオペアンプ５−２がＦＥＴ
４−２のゲートを制御するように構成されている。
【００１９】この図３のオペアンプ５−１，５−２及び
ＦＥＴ４−１，４−２の動作は基本的には図１と同様で
ある。即ち仮にＩＧＢＴ１−１のオン抵抗がＩＧＢＴ１
−２のオン抵抗より低いものとすると、ＩＧＢＴ１−１
の電流分担がＩＧＢＴ１−２の電流分担より大きくな
り、点の電位が点の電位より上昇する。このためオ
ペアンプ５−１はＦＥＴ４−１をオン側に制御してその
ゲート電圧を下げ、オペアンプ５−２はＦＥＴ４−２を
オフ側に制御してそのゲート電圧を上げる。これにより
ＩＧＢＴ１−１の電流は減少し、ＩＧＢＴ１−２の電流
は増加して両電流がバランスする。
ＦＥＴ４−１，４−２の動作は基本的には図１と同様で
ある。即ち仮にＩＧＢＴ１−１のオン抵抗がＩＧＢＴ１
−２のオン抵抗より低いものとすると、ＩＧＢＴ１−１
の電流分担がＩＧＢＴ１−２の電流分担より大きくな
り、点の電位が点の電位より上昇する。このためオ
ペアンプ５−１はＦＥＴ４−１をオン側に制御してその
ゲート電圧を下げ、オペアンプ５−２はＦＥＴ４−２を
オフ側に制御してそのゲート電圧を上げる。これにより
ＩＧＢＴ１−１の電流は減少し、ＩＧＢＴ１−２の電流
は増加して両電流がバランスする。
【００２０】（実施例３）図４はＩＧＢＴを３個以上並
列に接続する場合の実施例を示し、ここでは３個のチッ
プ状の電流センスエミッタ付ＩＧＢＴ１０（１０−１，
〜１０−３）を並列接続した構成を示す。この場合もＩ
ＧＢＴ１０−１，１０−２，１０−３のコレクタ同士及
びメインエミッタ同士は夫々共通に接続され、またゲー
ト同士は夫々ゲート抵抗２を介して共通に接続されてい
る。
列に接続する場合の実施例を示し、ここでは３個のチッ
プ状の電流センスエミッタ付ＩＧＢＴ１０（１０−１，
〜１０−３）を並列接続した構成を示す。この場合もＩ
ＧＢＴ１０−１，１０−２，１０−３のコレクタ同士及
びメインエミッタ同士は夫々共通に接続され、またゲー
ト同士は夫々ゲート抵抗２を介して共通に接続されてい
る。
【００２１】また、各ＩＧＢＴ１０−１，１０−２，１
０−３の夫々の電流センスエミッタ７とメインエミッタ
６との間には、同じ値のセンス抵抗８（８−１，８−
２，８−３）が接続されている。ここでＩＧＢＴ１０−
１，１０−２，１０−３の電流センスエミッタ７とセン
ス抵抗８−１，８−２，８−３との接続点を夫々，
，とする。
０−３の夫々の電流センスエミッタ７とメインエミッタ
６との間には、同じ値のセンス抵抗８（８−１，８−
２，８−３）が接続されている。ここでＩＧＢＴ１０−
１，１０−２，１０−３の電流センスエミッタ７とセン
ス抵抗８−１，８−２，８−３との接続点を夫々，
，とする。
【００２２】また、各ＩＧＢＴ１０−１，１０−２，１
０−３のゲートとメインエミッタ６との間には夫々ＦＥ
Ｔ４（４−１，４−２，４−３）が並列に接続され、こ
の各ＦＥＴ４−１，４−２，４−３のゲートは夫々オペ
アンプ５（５−１，５−２，５−３）によって制御され
る。２０−１，２０−２，２０−３はＡ／Ｄ変換器で、
夫々センス抵抗８−１，８−２，８−３の両端電圧をデ
ジタル値に変換して演算器２１に与える。演算器２１は
各入力電圧の平均値の電圧データを出力する。この平均
値電圧データはＤ／Ａ変換器２２を介しアナログ電圧に
変換され、各オペアンプ５−１，５−２，５−３の
（−）入力端子に与えられる。
０−３のゲートとメインエミッタ６との間には夫々ＦＥ
Ｔ４（４−１，４−２，４−３）が並列に接続され、こ
の各ＦＥＴ４−１，４−２，４−３のゲートは夫々オペ
アンプ５（５−１，５−２，５−３）によって制御され
る。２０−１，２０−２，２０−３はＡ／Ｄ変換器で、
夫々センス抵抗８−１，８−２，８−３の両端電圧をデ
ジタル値に変換して演算器２１に与える。演算器２１は
各入力電圧の平均値の電圧データを出力する。この平均
値電圧データはＤ／Ａ変換器２２を介しアナログ電圧に
変換され、各オペアンプ５−１，５−２，５−３の
（−）入力端子に与えられる。
【００２３】各オペアンプ５−１，５−２，５−３の
（＋）入力端子には夫々点，，の電位が与えられ
ている。これにより当該のセンス抵抗８の電圧が各セン
ス抵抗８−１，８−２，８−３の電圧の平均値よりも高
い（つまり電流分担が平均よりも大きい）ＩＧＢＴ１０
のオペアンプ５は対応するＦＥＴ４をオン側に制御し、
当該のＩＧＢＴ１０のゲート電圧を下げてそのメインエ
ミッタ電流を減少させる。
（＋）入力端子には夫々点，，の電位が与えられ
ている。これにより当該のセンス抵抗８の電圧が各セン
ス抵抗８−１，８−２，８−３の電圧の平均値よりも高
い（つまり電流分担が平均よりも大きい）ＩＧＢＴ１０
のオペアンプ５は対応するＦＥＴ４をオン側に制御し、
当該のＩＧＢＴ１０のゲート電圧を下げてそのメインエ
ミッタ電流を減少させる。
【００２４】逆に当該のセンス抵抗８の電圧が各センス
抵抗８−１，８−２，８−３の電圧の平均値よりも低い
（つまり電流分担が平均よりも少ない）ＩＧＢＴ１０の
オペアンプ５は対応するＦＥＴ４をオフ側に制御し、当
該のＩＧＢＴ１０のゲート電圧を上げてそのメインエミ
ッタの電流を増加させる。このようにして各ＩＧＢＴ１
０−１，１０−２，１０−３の電流分担はバランスす
る。
抵抗８−１，８−２，８−３の電圧の平均値よりも低い
（つまり電流分担が平均よりも少ない）ＩＧＢＴ１０の
オペアンプ５は対応するＦＥＴ４をオフ側に制御し、当
該のＩＧＢＴ１０のゲート電圧を上げてそのメインエミ
ッタの電流を増加させる。このようにして各ＩＧＢＴ１
０−１，１０−２，１０−３の電流分担はバランスす
る。
【００２５】（実施例４）図１０は本発明の第４の実施
例を示す。この例は図１の改良型であり、センス抵抗８
−１、８−２の両端の電圧およびを１個のオペアン
プ５−１で比較し、オン抵抗の低い側のＩＧＢＴ１０−
１のゲートに接続されているＦＥＴ４−４をオペアンプ
５−１でオンさせ、ＩＧＢＴ１０−１のゲート電圧を下
げることによってＩＧＢＴ１０−１と１０−２の電流分
担をバランスさせる。なおセンス抵抗８−１と８−２は
同じ値とする。
例を示す。この例は図１の改良型であり、センス抵抗８
−１、８−２の両端の電圧およびを１個のオペアン
プ５−１で比較し、オン抵抗の低い側のＩＧＢＴ１０−
１のゲートに接続されているＦＥＴ４−４をオペアンプ
５−１でオンさせ、ＩＧＢＴ１０−１のゲート電圧を下
げることによってＩＧＢＴ１０−１と１０−２の電流分
担をバランスさせる。なおセンス抵抗８−１と８−２は
同じ値とする。
【００２６】本実施例では部品点数の削減を図ることが
出来る。また２個のオペアンプを使用した場合には２個
のオペアンプが交互にオン−オフを繰り返すため発振を
起こしやすいが、本実施例ではターンオン、ターンオフ
等の過渡動作時にオペアンプの出力の発振現象が起こり
にくくなるという利点がある。 （実施例５）図１１は本発明の第５の実施例を示す。オ
ペアンプ５−１、５−２の出力をゲート駆動回路２４の
出力段のＭＯＳＦＥＴ２５−１、２５−２のゲートに各
接続することによって、ＩＧＢＴ１０−１、１０−２の
ゲート電圧を制御しＩＧＢＴ１０の電流分担をバランス
させる。
出来る。また２個のオペアンプを使用した場合には２個
のオペアンプが交互にオン−オフを繰り返すため発振を
起こしやすいが、本実施例ではターンオン、ターンオフ
等の過渡動作時にオペアンプの出力の発振現象が起こり
にくくなるという利点がある。 （実施例５）図１１は本発明の第５の実施例を示す。オ
ペアンプ５−１、５−２の出力をゲート駆動回路２４の
出力段のＭＯＳＦＥＴ２５−１、２５−２のゲートに各
接続することによって、ＩＧＢＴ１０−１、１０−２の
ゲート電圧を制御しＩＧＢＴ１０の電流分担をバランス
させる。
【００２７】本実施例ではＩＧＢＴ１０のゲート−エミ
ッタ間にＦＥＴ４は使用していないためＦＥＴ４に流れ
る電流はなく、回路の消費電力を低減することが出来
る。
ッタ間にＦＥＴ４は使用していないためＦＥＴ４に流れ
る電流はなく、回路の消費電力を低減することが出来
る。
【００２８】
【発明の効果】本発明によれば、例えば並列接続した電
流センスエミッタ付ＩＧＢＴのセンス抵抗、又は同じく
並列接続したＩＧＢＴのエミッタ挿入のシャント抵抗の
電圧などから並列接続・可制御半導体素子の電流を検出
し、この電流検出信号が等しくなるように各並列スイッ
チング素子のゲート電圧を制御する手段を設けるように
したので、各並列接続・可制御半導体素子の能力を一杯
に利用することができ、装置の小形化、低コスト化を計
ることができる。
流センスエミッタ付ＩＧＢＴのセンス抵抗、又は同じく
並列接続したＩＧＢＴのエミッタ挿入のシャント抵抗の
電圧などから並列接続・可制御半導体素子の電流を検出
し、この電流検出信号が等しくなるように各並列スイッ
チング素子のゲート電圧を制御する手段を設けるように
したので、各並列接続・可制御半導体素子の能力を一杯
に利用することができ、装置の小形化、低コスト化を計
ることができる。
【図１】本発明の第１の実施例としての構成を示す回路
図
図
【図２】図１のＩＧＢＴチップをモジュールとした場合
の回路図
の回路図
【図３】本発明の第２の実施例としての構成を示す回路
図
図
【図４】本発明の第３の実施例としての構成を示す回路
図
図
【図５】従来の並列接続されたＩＧＢＴチップの構成を
示す回路図
示す回路図
【図６】従来の並列接続されたＩＧＢＴモジュールの構
成を示す回路図
成を示す回路図
【図７】２個の半導体スイッチングデバイスを直接並列
接続した回路図
接続した回路図
【図８】図７の半導体スイッチングデバイスの飽和領域
のオン抵抗−コレクタ電流Ｉｃ（ドレイン電流Ｉｄ）特
性例を示す図
のオン抵抗−コレクタ電流Ｉｃ（ドレイン電流Ｉｄ）特
性例を示す図
【図９】半導体スイッチングデバイスの飽和領域のオン
抵抗−コレクタ電流Ｉｃ（ドレイン電流Ｉｄ）特性のゲ
ート電圧依存性の例を示す図
抵抗−コレクタ電流Ｉｃ（ドレイン電流Ｉｄ）特性のゲ
ート電圧依存性の例を示す図
【図１０】本発明の第４の実施例としての構成を示す回
路図
路図
【図１１】本発明の第５の実施例としての構成を示す回
路図
路図
１（１−１，１−２） ＩＧＢＴ ２ ゲート抵抗 ４（４−１，〜４−４） ＦＥＴ ５（５−１，〜５−３） オペアンプ ６ メインエミッタ ７ 電流センスエミッタ ８（８−１，〜８−３） センス抵抗 ９ ＩＧＢＴモジュール １０（１０−１，〜１０−３） 電流センスエミッタ付
ＩＧＢＴ ２０−１，〜２０−３ Ａ／Ｄ変換器 ２１ 演算器 ２２ Ｄ／Ａ変換器 ２３ 抵抗 ２４ ゲート駆動回路 ２５（２５−１，２５−２） 出力段ＭＯＳＦＥＴ ８０（８０−１，８０−２） シャント抵抗
ＩＧＢＴ ２０−１，〜２０−３ Ａ／Ｄ変換器 ２１ 演算器 ２２ Ｄ／Ａ変換器 ２３ 抵抗 ２４ ゲート駆動回路 ２５（２５−１，２５−２） 出力段ＭＯＳＦＥＴ ８０（８０−１，８０−２） シャント抵抗
Claims (5)
- 【請求項１】制御極の電圧によってオン抵抗を制御で
き、対応する各主電極同士と制御極同士が夫々直接又は
必要に応じ直列のインピーダンス素子を介して並列接続
された複数の可制御半導体素子の電流をバランスする回
路であって、 各可制御半導体素子のエミッタ電流を検出する電流検出
手段と、 この電流検出手段の電流検出信号に基づいて各可制御半
導体素子の制御極の電圧を各可制御半導体素子の電流が
均等となるように制御する制御極電圧制御手段とを備え
たことを特徴とする並列接続・可制御半導体素子の電流
バランス回路。 - 【請求項２】請求項１に記載の電流バランス回路におい
て、 前記可制御半導体素子を電流センスエミッタ付ＩＧＢＴ
とし、前記電流検出手段をこの電流センスエミッタ付Ｉ
ＧＢＴの電流センスエミッタとメインエミッタとの間に
接続されたセンス抵抗としたことを特徴とする並列接続
・可制御半導体素子の電流バランス回路。 - 【請求項３】請求項１に記載の電流バランス回路におい
て、 前記可制御半導体素子をＩＧＢＴとし、前記電流検出手
段をこのＩＧＢＴのエミッタに直列に挿入されたシャン
ト抵抗としたことを特徴とする並列接続・可制御半導体
素子の電流バランス回路。 - 【請求項４】請求項１ないし３のいずれかに記載の電流
バランス回路において、 前記可制御半導体素子の並列接続数を２つとし、前記制
御極電圧制御手段が２つの可制御半導体素子についての
電流検出手段の電流検出信号を比較し、大きい電流検出
信号に対応する可制御半導体素子の制御極の電圧を下
げ、小さい電流検出信号に対応する可制御半導体素子の
制御極の電圧を上げるようにしたことを特徴とする並列
接続・可制御半導体素子の電流バランス回路。 - 【請求項５】請求項１ないし３のいずれかに記載の電流
バランス回路において、 前記制御極電圧制御手段が各可制御半導体素子について
の電流検出手段の電流検出信号の平均値を求め、この平
均値よりも大きい電流検出信号に対応する可制御半導体
素子の制御極の電圧を下げ、この平均値よりも小さい電
流検出信号に対応する可制御半導体素子の制御極の電圧
を上げるようにしたことを特徴とする並列接続・可制御
半導体素子の電流バランス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12888796A JP3580025B2 (ja) | 1996-02-20 | 1996-05-24 | 並列接続・可制御半導体素子の電流バランス回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-31492 | 1996-02-20 | ||
| JP3149296 | 1996-02-20 | ||
| JP12888796A JP3580025B2 (ja) | 1996-02-20 | 1996-05-24 | 並列接続・可制御半導体素子の電流バランス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09289442A true JPH09289442A (ja) | 1997-11-04 |
| JP3580025B2 JP3580025B2 (ja) | 2004-10-20 |
Family
ID=26369967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12888796A Expired - Lifetime JP3580025B2 (ja) | 1996-02-20 | 1996-05-24 | 並列接続・可制御半導体素子の電流バランス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3580025B2 (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT409688B (de) * | 1998-12-15 | 2002-10-25 | High Tech Drives | Verfahren und vorrichtung zur symmetrierung der ströme zweier paralleler hochsetzsteller mittels variation der dc-anteile der um 180 grad phasenverschobenen stromregler-trägersignale |
| JP2006148886A (ja) * | 2004-10-27 | 2006-06-08 | Stmicroelectronics Sa | パワートランジスタの保護 |
| EP1806844A1 (en) * | 2006-01-04 | 2007-07-11 | General Electric Company | Electrical switching device |
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| CN103439617A (zh) * | 2013-09-06 | 2013-12-11 | 上海电气集团股份有限公司 | 一种h桥电路的功率模块并联测试方法 |
| JP2014086853A (ja) * | 2012-10-23 | 2014-05-12 | Toyota Motor Corp | 負荷駆動回路 |
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| JP2015207852A (ja) * | 2014-04-18 | 2015-11-19 | 日産自動車株式会社 | スイッチング回路装置 |
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| US10205449B2 (en) | 2016-08-31 | 2019-02-12 | Panasonic Intellectual Property Management Co., Ltd. | Switching circuit |
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| CN110277900A (zh) * | 2019-06-24 | 2019-09-24 | 深圳市四方电气技术有限公司 | Igbt驱动峰值检测保护电路 |
| CN110350766A (zh) * | 2018-04-04 | 2019-10-18 | 株式会社电装 | 用于开关的过电流检测电路和驱动电路 |
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| EP4199355A1 (de) * | 2021-12-14 | 2023-06-21 | dSPACE GmbH | Elektronische schaltungsanordnung zur stromverteilung |
-
1996
- 1996-05-24 JP JP12888796A patent/JP3580025B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3580025B2 (ja) | 2004-10-20 |
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Legal Events
| Date | Code | Title | Description |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040602 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040629 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040712 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090730 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090730 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120730 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120730 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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