JP3580025B2 - 並列接続・可制御半導体素子の電流バランス回路 - Google Patents
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【発明の属する技術分野】
本発明は電力変換装置などに用いられる、並列接続のIGBTなどの可制御半導体素子の電流をバランスさせる回路に関する。
なお、以下各図において同一の符号は同一もしくは相当部分を示す。
【0002】
【従来の技術】
電力変換装置においてスイッチングすべき電流が1つの可制御半導体素子としての半導体スイッチングデバイスの定格を越える場合、半導体スイッチングデバイスを並列接続することが行われる。
半導体スイッチングデバイスを2個直接並列接続した回路図を図7に、半導体スイッチングデバイスの飽和領域のオン抵抗−コレクタ電流Ic(ドレイン電流Id)特性の例を図8に示す。図8に示されるようにゲート電圧が同じであっても特性にばらつきがあるため、オン抵抗が異なる。つまり図7の接続においてある一定のコレクタ電流(ドレイン電流)を流した時のオン抵抗をV1とする。この時の半導体スイッチングデバイス1−1および1−2のコレクタ電流(ドレイン電流)はそれぞれI1 およびI2 となり電流はアンバランス状態となる。図8に示す例では半導体スイッチングデバイス1−2に対して1−1の方がコレクタ電流(ドレイン電流)が多く流れているため発生損失が大きくなる。このため並列で使用する場合は半導体スイッチングデバイス1−1の最大許容損失以下で使用せざるを得ないため電流定格を下げる必要がある。
【0003】
図5,図6は従来の半導体スイッチングデバイスの並列接続回路の構成例を示す。図5において1(1−1,1−2)は夫々コレクタ同士及びエミッタ同士が共通に接続された、例えばチップ状のIGBTであり、この2つのIGBT1−1,1−2のゲートは夫々直列のゲート抵抗2を介して共通に接続されている。
また、図6において9はチップ状のIGBT1に外部接続の容易な端子等を付加して電力変換装置等への組込が容易となるように構成されたIGBTモジュールであり、この場合もモジュール9内の並列接続対象の各IGBT1−1,1−2は図5と同様に接続されている。なお、3はこの並列のIGBT1−1,1−2のゲート,エミッタ間を共通に駆動するゲート駆動ユニットである。
【0004】
この図5,図6のようにスイッチングデバイス(この例ではIGBT)を並列に接続した場合には、個々のデバイスの持つオン抵抗にバラツキがあるため電流アンバランスが生ずる。このため並列接続のスイッチングデバイスが平等に電流を分担するものと見做した電流を並列接続デバイスに流すと、特定のデバイスの電流が過大となり熱破壊してしまう。そこでスイッチングデバイスを並列に使用するときには、各デバイスが平等に電流を分担すると見做したときのデバイスの電流計算値をデバイスの電流定格よりも下げて使用している。
【0005】
【発明が解決しようとする課題】
しかしながら並列接続時に半導体スイッチングデバイスに流す電流を、その電流定格より下げて使用することは、資源の無駄使いであり、装置のコスト増や大型化を招くことになるので、スイッチングデバイスの電流をバランスさせ各デバイスをその定格一杯で利用することが望まれている。
【0006】
そこで本発明は半導体スイッチングデバイスを並列に接続した場合に電流アンバランスが生じたとき、回路動作でオン抵抗を同じに補正することができる並列接続・可制御半導体素子の電流バランス回路を提供することを課題とする。
【0007】
【課題を解決するための手段】
半導体スイッチングデバイスのオン抵抗−コレクタ電流Ic(ドレイン電流Id)特性のゲート電圧VGE依存性を図9に示す。半導体スイッチングデバイスはゲート電圧VGEによりオン抵抗を変えることが可能であることがわかる。そこで、オン抵抗の異なる素子を並列に接続した場合でも、電流のアンバランスを検出してゲート駆動回路あるいはゲート電圧を制御する回路にフィードバックしゲート電圧を調整することで電流をバランスさせることができる。
【0008】
前記の課題を解決するために、請求項1の並列接続・可制御半導体素子の電流バランス回路は、
制御極(ゲートなど)の電圧によってオン抵抗を制御でき、対応する各主電極同士(コレクタ同士,エミッタ同士など)と制御極同士が夫々直接又は必要に応じ直列のインピーダンス素子(ゲート抵抗2など)を介して並列接続された複数の可制御半導体素子(IGBT1,電流センスエミッタ付IGBT10など)の電流をバランスする回路であって、
各可制御半導体素子のエミッタ電流を検出する電流検出手段と、
この電流検出手段の電流検出信号に基づいて各可制御半導体素子の制御極の電圧を各可制御半導体素子の電流が均等となるように制御する制御極電圧制御手段とを備えたものとする。
【0009】
また請求項2の並列接続・可制御半導体素子の電流バランス回路は、請求項1に記載の電流バランス回路において、
前記可制御半導体素子を電流センスエミッタ付IGBT(10)とし、前記電流検出手段をこの電流センスエミッタ付IGBTの電流センスエミッタ(7)とメインエミッタ(6)との間に接続されたセンス抵抗(8)とする。
【0010】
また請求項3の並列接続・可制御半導体素子の電流バランス回路は、請求項1に記載の電流バランス回路において、
前記可制御半導体素子をIGBT(1)とし、前記電流検出手段をこのIGBTのエミッタに直列に挿入されたシャント抵抗(80)とする。
また請求項4の並列接続・可制御半導体素子の電流バランス回路では、請求項1ないし3のいずれかに記載の電流バランス回路において、
前記可制御半導体素子の並列接続数を(10−1,10−2のように)2つとし、前記制御極電圧制御手段が(オペアンプ5−1,5−2を介し)2つの可制御半導体素子についての電流検出手段の電流検出信号を比較し、(FET4−1,4−2を介し)大きい電流検出信号に対応する可制御半導体素子の制御極の電圧を下げ、小さい電流検出信号に対応する可制御半導体素子の制御極の電圧を上げるようにする。
【0011】
また請求項5の並列接続・可制御半導体素子の電流バランス回路では、請求項1ないし3のいずれかに記載の電流バランス回路において、
前記制御極電圧制御手段が(A/D変換器20−1,〜20−3、演算器21、D/A変換器22等を介し)各可制御半導体素子についての電流検出手段の電流検出信号の平均値を求め、(オペアンプ5−1,〜5−3、FET4−1,〜4−3等を介し)この平均値よりも大きい電流検出信号に対応する可制御半導体素子の制御極の電圧を下げ、この平均値よりも小さい電流検出信号に対応する可制御半導体素子の制御極の電圧を上げるようにする。
【0012】
本発明の作用は次の如くである。即ち可制御半導体素子を並列に接続したときオン抵抗が低い素子に電流が多く流れるため、並列素子の電流分担のアンバランスが生じる。そこでオン抵抗が低い素子のゲート電圧を絞る(下げる)ことでオン抵抗を上げアンバランスをなくす。また、この方式では温度によりオン抵抗が変化する素子でも電流分担のアンバランスがなくなる。
【0013】
【発明の実施の形態】
(実施例1)
図1は本発明の第1の実施例としての構成を示す。同図において10(10−1,10−2)はチップ状の電流センスエミッタ付のIGBTで、6はこのIGBTのメインエミッタ、7は電流センスエミッタである。この2つのIGBT10−1,10−2のコレクタ同士とメインエミッタ同士は図5の場合と同様に夫々共通に接続され、またゲート同士も夫々ゲート抵抗2を介して共通に接続されている。
【0014】
また、各IGBT10−1,10−2の電流センスエミッタ7は夫々センス抵抗8(8−1,8−2)を介してメインエミッタ6に接続されている。ここでセンス抵抗8−1と8−2は同じ値とする。なお、このセンス抵抗8には当該のIGBTのメインエミッタ6の電流に比例した電流が流れるように構成されており、このセンス抵抗8の両端の電圧から当該のIGBTのメイン電流を検出することができる。ここで便宜上、各IGBT10−1,10−2の電流センスエミッタ7の出力点(つまり各電流センスエミッタ7とセンス抵抗8−1,8−2との接続点)を夫々▲1▼,▲2▼とする。
【0015】
次に4(4−1,4−2)は夫々各IGBT10−1,10−2のゲート・メインエミッタ間に並列に接続されたFET、5(5−1,5−2)は夫々FET4−1,4−2のゲートを制御するオペアンプである。そしてオペアンプ5−1の(+)と(−)の各入力端子は夫々点▲1▼と▲2▼に接続され、オペアンプ5−2の(+)と(−)の各入力端子は夫々点▲2▼と▲1▼に接続されている。
【0016】
この図1の回路では、仮にIGBT10−1のオン抵抗がIGBT10−2のオン抵抗より低く、IGBT10−1の主電流(メインエミッタ電流)がIGBT10−2の主電流より大きいとすると、IGBT10−1のセンス抵抗8−1の両端電圧はIGBT10−2のセンス抵抗8−2の両端電圧より大、つまり点▲1▼の電位が点▲2▼の電位より高くなる。これによりオペアンプ5−1はFET4−1をオン側に制御してIGBT10−1のゲート電圧を下げ、その主電流を減少させる。他方、オペアンプ5−2はFET4−2をオフ側に制御してIGBT10−2のゲート電圧を上げ、その主電流を増加させる。このようにして2つのIGBT10−1,10−2の主電流がバランスする。
【0017】
図2は電流センスエミッタ付IGBT10−1,10−2を夫々IGBTモジュール9に組込んだ場合の接続を示し、この構成は図1と基本的に同じである。(実施例2)
図3は並列接続の通常の(つまり電流センスエミッタ7を持たない)チップ状のIGBT1−1と1−2に本発明を適用した場合の実施例を示す。この図3においては各IGBT1−1,1−2の基本接続は図5に対し、エミッタ同士が直列のシャント抵抗80(80−1,80−2)を介して共通に接続されている点が異なる。
【0018】
ここでIGBT1−1のエミッタとシャント抵抗80−1との接続点を▲1▼とし、IGBT1−2のエミッタとシャント抵抗80−2との接続点を▲2▼とする。また、シャント抵抗80−1,80−2の共通接続点をE’とする。なお、各シャント抵抗80−1,80−2は同じ値とする。
この図3ではさらに従来のIGBTのエミッタの共通接続点に相当する点E’と各IGBT1−1,1−2のゲートとの間に並列に夫々FET4−1,4−2が接続され、(+)と(−)の各入力端子が夫々点▲1▼と▲2▼に接続されたオペアンプ5−1がFET4−1のゲートを制御し、(+)と(−)の各入力端子が夫々点▲2▼と▲1▼に接続されたオペアンプ5−2がFET4−2のゲートを制御するように構成されている。
【0019】
この図3のオペアンプ5−1,5−2及びFET4−1,4−2の動作は基本的には図1と同様である。即ち仮にIGBT1−1のオン抵抗がIGBT1−2のオン抵抗より低いものとすると、IGBT1−1の電流分担がIGBT1−2の電流分担より大きくなり、点▲1▼の電位が点▲2▼の電位より上昇する。このためオペアンプ5−1はFET4−1をオン側に制御してそのゲート電圧を下げ、オペアンプ5−2はFET4−2をオフ側に制御してそのゲート電圧を上げる。これによりIGBT1−1の電流は減少し、IGBT1−2の電流は増加して両電流がバランスする。
【0020】
(実施例3)
図4はIGBTを3個以上並列に接続する場合の実施例を示し、ここでは3個のチップ状の電流センスエミッタ付IGBT10(10−1,〜10−3)を並列接続した構成を示す。この場合もIGBT10−1,10−2,10−3のコレクタ同士及びメインエミッタ同士は夫々共通に接続され、またゲート同士は夫々ゲート抵抗2を介して共通に接続されている。
【0021】
また、各IGBT10−1,10−2,10−3の夫々の電流センスエミッタ7とメインエミッタ6との間には、同じ値のセンス抵抗8(8−1,8−2,8−3)が接続されている。ここでIGBT10−1,10−2,10−3の電流センスエミッタ7とセンス抵抗8−1,8−2,8−3との接続点を夫々▲1▼,▲2▼,▲3▼とする。
【0022】
また、各IGBT10−1,10−2,10−3のゲートとメインエミッタ6との間には夫々FET4(4−1,4−2,4−3)が並列に接続され、この各FET4−1,4−2,4−3のゲートは夫々オペアンプ5(5−1,5−2,5−3)によって制御される。
20−1,20−2,20−3はA/D変換器で、夫々センス抵抗8−1,8−2,8−3の両端電圧をデジタル値に変換して演算器21に与える。演算器21は各入力電圧の平均値の電圧データを出力する。この平均値電圧データはD/A変換器22を介しアナログ電圧に変換され、各オペアンプ5−1,5−2,5−3の(−)入力端子に与えられる。
【0023】
各オペアンプ5−1,5−2,5−3の(+)入力端子には夫々点▲1▼,▲2▼,▲3▼の電位が与えられている。これにより当該のセンス抵抗8の電圧が各センス抵抗8−1,8−2,8−3の電圧の平均値よりも高い(つまり電流分担が平均よりも大きい)IGBT10のオペアンプ5は対応するFET4をオン側に制御し、当該のIGBT10のゲート電圧を下げてそのメインエミッタ電流を減少させる。
【0024】
逆に当該のセンス抵抗8の電圧が各センス抵抗8−1,8−2,8−3の電圧の平均値よりも低い(つまり電流分担が平均よりも少ない)IGBT10のオペアンプ5は対応するFET4をオフ側に制御し、当該のIGBT10のゲート電圧を上げてそのメインエミッタの電流を増加させる。このようにして各IGBT10−1,10−2,10−3の電流分担はバランスする。
【0025】
(実施例4)
図10は本発明の第4の実施例を示す。この例は図1の改良型であり、センス抵抗8−1、8−2の両端の電圧▲1▼および▲2▼を1個のオペアンプ5−1で比較し、オン抵抗の低い側のIGBT10−1のゲートに接続されているFET4−4をオペアンプ5−1でオンさせ、IGBT10−1のゲート電圧を下げることによってIGBT10−1と10−2の電流分担をバランスさせる。なおセンス抵抗8−1と8−2は同じ値とする。
【0026】
本実施例では部品点数の削減を図ることが出来る。また2個のオペアンプを使用した場合には2個のオペアンプが交互にオン−オフを繰り返すため発振を起こしやすいが、本実施例ではターンオン、ターンオフ等の過渡動作時にオペアンプの出力の発振現象が起こりにくくなるという利点がある。
(実施例5)
図11は本発明の第5の実施例を示す。オペアンプ5−1、5−2の出力をゲート駆動回路24の出力段のMOSFET25−1、25−2のゲートに各接続することによって、IGBT10−1、10−2のゲート電圧を制御しIGBT10の電流分担をバランスさせる。
【0027】
本実施例ではIGBT10のゲート−エミッタ間にFET4は使用していないためFET4に流れる電流はなく、回路の消費電力を低減することが出来る。
【0028】
【発明の効果】
本発明によれば、例えば並列接続した電流センスエミッタ付IGBTのセンス抵抗、又は同じく並列接続したIGBTのエミッタ挿入のシャント抵抗の電圧などから並列接続・可制御半導体素子の電流を検出し、この電流検出信号が等しくなるように各並列スイッチング素子のゲート電圧を制御する手段を設けるようにしたので、各並列接続・可制御半導体素子の能力を一杯に利用することができ、装置の小形化、低コスト化を計ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例としての構成を示す回路図
【図2】図1のIGBTチップをモジュールとした場合の回路図
【図3】本発明の第2の実施例としての構成を示す回路図
【図4】本発明の第3の実施例としての構成を示す回路図
【図5】従来の並列接続されたIGBTチップの構成を示す回路図
【図6】従来の並列接続されたIGBTモジュールの構成を示す回路図
【図7】2個の半導体スイッチングデバイスを直接並列接続した回路図
【図8】図7の半導体スイッチングデバイスの飽和領域のオン抵抗−コレクタ電流Ic(ドレイン電流Id)特性例を示す図
【図9】半導体スイッチングデバイスの飽和領域のオン抵抗−コレクタ電流Ic(ドレイン電流Id)特性のゲート電圧依存性の例を示す図
【図10】本発明の第4の実施例としての構成を示す回路図
【図11】本発明の第5の実施例としての構成を示す回路図
【符号の説明】
1(1−1,1−2) IGBT
2 ゲート抵抗
4(4−1,〜4−4) FET
5(5−1,〜5−3) オペアンプ
6 メインエミッタ
7 電流センスエミッタ
8(8−1,〜8−3) センス抵抗
9 IGBTモジュール
10(10−1,〜10−3) 電流センスエミッタ付IGBT
20−1,〜20−3 A/D変換器
21 演算器
22 D/A変換器
23 抵抗
24 ゲート駆動回路
25(25−1,25−2) 出力段MOSFET
80(80−1,80−2) シャント抵抗
Claims (5)
- 制御極に印加される共通の制御信号によって制御され、対応する各主電極同士と制御極同士が夫々直接又は必要に応じ直列のインピーダンス素子を介して並列接続された複数の可制御半導体素子の出力電流をバランスする回路であって、
各可制御半導体素子のエミッタ電流を検出する電流検出手段と、
各可制御半導体素子の制御極に印加される前記制御信号の電圧を、該電流検出手段の電流検出信号に基づいて、前記可制御半導体素子の出力電流が均等となるように制御する制御極電圧制御手段とを備えたことを特徴とする並列接続・可制御半導体素子の電流バランス回路。 - 請求項1に記載の電流バランス回路において、
前記可制御半導体素子を電流センスエミッタ付IGBTとし、前記電流検出手段をこの電流センスエミッタ付IGBTの電流センスエミッタとメインエミッタとの間に接続されたセンス抵抗としたことを特徴とする並列接続・可制御半導体素子の電流バランス回路。 - 請求項1に記載の電流バランス回路において、
前記可制御半導体素子をIGBTとし、前記電流検出手段をこのIGBTのエミッタに直列に挿入されたシャント抵抗としたことを特徴とする並列接続・可制御半導体素子の電流バランス回路。 - 請求項1ないし3のいずれかに記載の電流バランス回路において、
前記可制御半導体素子の並列接続数を2つとし、前記制御極電圧制御手段が2つの半導体素子についての電流検出手段の電流検出信号を比較し、大きい電流検出信号に対応する可制御半導体素子の制御極の電圧を下げ、小さい電流検出信号に対応する可制御半導体素子の制御極の電圧を上げるようにしたことを特徴とする並列接続・可制御半導体素子の電流バランス回路。 - 請求項1ないし3のいずれかに記載の電流バランス回路において、
前記制御極電圧制御手段が各半導体素子についての電流検出手段の電流検出信号の平均値を求め、この平均値よりも大きい電流検出信号に対応する可制御半導体素子の制御極の電圧を下げ、この平均値よりも小さい電流検出信号に対応する可制御半導体素子の制御極の電圧を上げるようにしたことを特徴とする並列接続・可制御半導体素子の電流バランス回路。
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