JP2003152513A - 半導体素子の温度バランス回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体素子の温度バランスを補償することが
できる半導体素子の温度バランス回路を提供する。 【解決手段】 ＦＥＴ３、５のうちＦＥＴ３を基準半導
体素子、ＦＥＴ５を被制御半導体素子に設定するととも
に、これらＦＥＴ３、５にそれぞれ温度センサ８、９を
密着して設け、これら温度センサ８、９の出力誤差を誤
差増幅器１０で検出し、この差出力をＦＥＴ５のゲート
側に負帰還する。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、ＦＥＴなどの半導
体素子を放熱手段に複数個取り付けた場合の各半導体素
子の温度バランスを補償する半導体素子の温度バランス
回路に関するものである。 【０００２】 【従来の技術】従来、パワーＦＥＴなどの半導体素子を
用いた電力回路において、回路に流れる電流が単一の半
導体素子の定格を越えるような場合には、同一の半導体
素子を複数個並列に接続して電流容量を増やすようなこ
とが行われている。 【０００３】図３（ａ）は、そのようなパワーＦＥＴな
どの半導体素子を３個（１０２ａ、１０２ｂ、１０２
ｃ）、ヒートシンク１０１に取り付けた場合を示してい
る。そして、同図（ｂ）は、その場合の各半導体素子の
温度（ジャンクション温度）の一例を示している。 【０００４】 【発明が解決しようとする課題】ところが、このように
半導体素子をヒートシンクに取り付けた場合、取付位置
の違いにより各半導体素子の温度は、図３(ｂ)に示すよ
うにバラついてしまう。つまり、ヒートシンク１０１の
端に取り付けられた半導体素子１０２ａ、１０２ｃは、
実質的な放熱面積が少ないため、中央の半導体素子１０
２ｂに比べて温度が高くなる。 【０００５】また、放熱条件によるアンバランス以上
に、半導体素子自身の持つ特性差異(例えばスレッショ
ルド電圧、ｇｍ、ｈｆｅ、Ｖｂｅ等)によるコレクタあ
るいはドレイン損失等のバラツキによっても温度差を生
じる。 【０００６】ところで、半導体素子においては、温度と
電気的な特性の劣化は強く関係する。そして、一般に、
温度が上がると劣化が促進され寿命が縮まる傾向がある
ため、半導体素子の温度は極力低くする必要がある。 【０００７】このように、複数の半導体素子を図３
（ａ）に示されたように取り付けると、取付箇所によっ
て温度にバラつきを生じ、高い温度の半導体素子は寿命
が短くなりがちで信頼性の点から問題を生じていた。 【０００８】以上述べたように、信頼性の観点からは取
付箇所の不均一や素子特性の差異によらず半導体の温度
を高くしないことが望ましいが、現実には種々の制約に
より温度の高い半導体素子が発生していた。 【０００９】本発明は上記事情に鑑みてなされたもの
で、ヒートシンク等に取り付けられた複数個の半導体素
子の温度差を補償することができる半導体素子の温度バ
ランス回路を提供することを目的とする。 【００１０】 【課題を解決するための手段】請求項１記載の発明は、
制御電極に与えられる信号により電流制御を可能にした
半導体素子を放熱手段に複数個取付け、このうちの少な
くとも１つを基準半導体素子に設定するとともに、残り
を被制御半導体素子に設定した導体素子の温度バランス
回路において、前記半導体素子にそれぞれ設けられた温
度検出手段と、前記被制御半導体素子に対応して設けら
れ、この対応する被制御半導体素子の前記温度検出手段
の出力と前記基準半導体素子の前記温度検出手段の出力
の誤差を検出する誤差検出手段と、を具備し、前記誤差
検出手段の出力により、該誤差検出手段に対応する前記
被制御半導体素子の制御電極を制御することを特徴とし
ている。 【００１１】 【発明の実施の形態】以下、本発明の実施の形態を図面
に従い説明する。 【００１２】(第１の実施の形態)図１は、本発明の半導
体素子の温度バランス回路が適用される定電流回路の概
略構成を示している。 【００１３】図において、１は制御電圧発生回路で、こ
の制御電圧発生回路１の出力端子には、抵抗２を介して
基準半導体素子としてのＦＥＴ３のゲート（制御電極）
が接続されるとともに、抵抗４を介して被制御半導体素
子としてのＦＥＴ５のゲート（制御電極）が接続されて
いる。ここでのＦＥＴ３、５は、ＭＯＳタイプのものが
用いられている。そして、ＦＥＴ３、５は、図示しない
ヒートシンクに取り付けられており、その取付位置によ
って各ＦＥＴ３、５からヒートシンクまでの熱抵抗は異
なっている。 【００１４】制御電圧発生回路１には、オぺアンプ６が
接続されている。制御電圧発生回路１は、オぺアンプ６
の出力に基づいてＦＥＴ３、５のゲート電圧を制御する
ようにしている。 【００１５】ＦＥＴ３、５は、ドレイン同士が接続さ
れ、この接続点には入力端子Ａ０が接続されている。 【００１６】ＦＥＴ３、５の各ドレインの接続点と入力
端子Ａ０との間には、直流まで応答可能な電流検出器７
が接続されている。この電流検出器７の出力は、オペア
ンプ６の反転入力端子に入力されている。オペアンプ６
は、非反転入力端子に基準電圧Ｖｒｅｆが印加されてお
り、電流検出器７の出力との差がなくなるように制御電
圧発生回路１によってＦＥＴ３、５のゲート電圧の制御
を行うようになっている。また、制御電圧発生回路１の
出力インピーダンスは、抵抗２、４に比べて十分に小さ
い。 【００１７】ＦＥＴ３、５には、それぞれ温度検出手段
として温度センサ８、９が設けられている。これら温度
センサ８、９は、それぞれＦＥＴ３、５の図示しないケ
ース上に密着して取り付けられるもので、ＦＥＴ３、５
の発熱による温度上昇に対応した電気信号を出力するよ
うになっている。ここで、ＦＥＴ３（５）と温度センサ
８（９）が密着して取り付けられている状態を示すため
に、これらの間を点線で表示している。取付け方に関し
ては、プラスチックモールドされて取付け穴の付いたＦ
ＥＴであれば、ＴＯ−２２０型の温度センサを用いるこ
とにより、温度センサとＦＥＴを共締めすることがで
き、密着して取り付けることが可能である。また、ＴＯ
−９２型のように取付け穴が無い場合は、接着剤等を用
いてＦＥＴの表面に密着して取り付けることができる。
なお、これら温度センサ８、９の具体例としては、ナシ
ョナル・セミコンダクタ・コーポレーション製のＬＭ３
５Ｄが使用されている。 【００１８】温度センサ８、９の出力端子には、誤差検
出手段として誤差増幅器１０が接続されている。この誤
差増幅器１０は、温度センサ８、９の出力の誤差に応じ
た電圧を出力するもので、この出力をＦＥＴ５のゲート
側に負帰還させ、ゲート電圧を制御するようになってい
る。 【００１９】このような構成によると、いま、入力端子
Ａ０より流れ込む直流の電流Ｉ０は、電流検出器７によ
り検出され、オペアンプ６の反転入力端子側に入力され
る。オペアンプ６には、非反転入力端子側に基準電圧Ｖ
ｒｅｆが印加されており、この基準電圧Ｖｒｅｆと電流
検出器７の出力との誤差がゼロとなるように制御電圧発
生回路１によるＦＥＴ３、５のゲート電圧が制御され
る。これにより、Ａ０点から回路に流れ込む電流Ｉ０＝
Ｉｄ１＋Ｉｄ２は、基準電圧Ｖｒｅｆに応じた定電流に
制御される。 【００２０】通常、ＦＥＴ３、５の取付位置の違いなど
により、各ＦＥＴのジャンクションからヒートシンクま
での熱抵抗は相違している。このため、ＦＥＴ３、５の
発熱による温度上昇は異なるため、図示しないケースに
密着して取り付けられた温度センサ８、９からの出力も
異なっている。すると、誤差発生器１０の出力が小さく
なるようにＦＥＴ５のゲートは、誤差発生器１０の出力
により制御されてそのドレイン電流が変化し、結果とし
てＦＥＴ３、５の温度は同じになる。 【００２１】この状態から、外乱などにより被制御半導
体素子のＦＥＴ５の温度が変動した場合、図示しないケ
ース上に密着して取り付けられた温度センサ９の出力だ
けが変化する。 【００２２】すると、誤差増幅器１０より温度センサ
８、９のそれぞれの出力の差に応じた電圧が出力され、
この出力は、ＦＥＴ５のゲート側に負帰還される。これ
により、ＦＥＴ５は、負帰還される誤差増幅器１０の出
力によりゲート電圧が制御され、ＦＥＴ３での発熱温度
と同じになるように電流Ｉｄ２が制御される。 【００２３】なお、基準半導体素子のＦＥＴ３に流れる
電流Ｉｄ１が変動した場合は、この時の電流Ｉ０の変動
が電流検出器７により検出され、オペアンプ６に入力さ
れ、これ以降、上述したオペアンプ６と制御電圧発生回
路１による定電流制御により、ＦＥＴ３の電流Ｉｄ１
は、安定状態に制御される。 【００２４】従って、このようにすれば、並列接続され
たＦＥＴ３、５のうちＦＥＴ３を基準半導体素子、ＦＥ
Ｔ５を被制御半導体素子に設定するとともに、これらＦ
ＥＴ３、５にそれぞれ温度センサ８、９を密着して設
け、これら温度センサ８、９の出力誤差を誤差増幅器１
０で検出し、この差出力をＦＥＴ５のゲート側に負帰還
させるようにしたので、外乱などによりＦＥＴ５の温度
が変動した場合も、ＦＥＴ３の発熱温度と同じになるよ
うに、電流Ｉｄ２を制御することができる。 【００２５】このようにヒートシンクにＦＥＴを複数個
取り付けたときに、各ＦＥＴの温度が違っていても、そ
れぞれのＦＥＴのうち温度の低いものを温度調整の基準
とすることにより、高い温度を呈するＦＥＴが無くなる
ため、信頼性が向上する。 【００２６】(第２の実施の形態)次に、本発明の第２の
実施の形態を説明する。 【００２７】この第２の実施の形態は、並列接続される
半導体素子の数が３個以上になった場合の例で、図１と
同一部分には、同符号を付している。 【００２８】この場合、ＦＥＴ３は、基準半導体素子と
して設定され、ＦＥＴ５を含む残りは、被制御半導体素
子に設定される。 【００２９】ここでは、３個目以降のＦＥＴ２１は、ド
レインがＦＥＴ３、５と共通に接続され、また、ゲート
が抵抗２２を介して制御電圧発生回路１の出力端子に接
続されている。 【００３０】また、ＦＥＴ２１には、図示しないケース
上に密着して温度センサ２３が取り付けられ、この温度
センサ２３より温度上昇に対応した電気信号を出力する
ようになっている。そして、この温度センサ２３の出力
端子は、基準半導体素子のＦＥＴ３の温度センサ８の出
力端子とともに、誤差増幅器２４に接続されている。こ
の誤差増幅器２４は、温度センサ８、２３の出力の誤差
に応じた電圧を出力するもので、この出力をＦＥＴ２１
のゲートに負帰還させるようになっている。 【００３１】このような構成にしても、外乱などにより
ＦＥＴ２１の温度が変動した場合、図示しないケース上
に密着して取り付けられた温度センサ２３の出力だけが
変化する。 【００３２】すると、誤差増幅器２４より温度センサ
８、２３のそれぞれの出力の差に応じた電圧が出力さ
れ、この出力は、ＦＥＴ２１のゲートに負帰還される。
これにより、ＦＥＴ２１は、負帰還される誤差増幅器２
４の出力によりゲート電圧が制御され、ＦＥＴ３での発
熱温度と同じになるように電流Ｉｄｎが制御される。 【００３３】従って、このようにしても上述した第１の
実施の形態と同様な効果を期待できる。 【００３４】なお、上述した実施の形態では、半導体素
子として、ＦＥＴの場合を述べたが、ハイポーラトラン
ジスタやＩＧＢＴなどを使用したものにも適用できる。
また、上述した実施の形態では、基準半導体素子が１個
の場合を述べたが、並列接続半導体の数が多くなった場
合は、複数個設定することもできる。 【００３５】その他、本発明は、要旨を変更しない範囲
で、適宜変形して実施することができる。 【００３６】 【発明の効果】以上述べたように本発明によれば、半導
体素子の温度バランスを補償することができる半導体素
子の温度バランス回路を提供できる。

【図面の簡単な説明】 【図１】本発明の第１の実施の形態の概略構成を示す
図。 【図２】本発明の第２の実施の形態の概略構成を示す
図。 【図３】ヒートシンクに取り付けられた半導体素子とそ
の温度の違いを示す図。 【符号の説明】 １…制御電圧発生回路 ２、４…抵抗 ３、５…ＦＥＴ ６…オペアンプ ７…電流検出器 ８、９…温度センサ １０…誤差増幅器 ２１…ＦＥＴ ２２…抵抗 ２３…温度センサ ２４…誤差増幅器

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F036 AA00 BF05 5H410 BB05 CC02 DD02 EA11 EA33 EB37 FF05 FF14 FF25 5J055 AX15 BX44 DX22 DX72 DX83 EX07 EY01 EY21 EZ00 EZ09 FX07 FX12 FX17 FX35 GX01

Claims (1)

1. 【特許請求の範囲】 【請求項１】 制御電極に与えられる信号により電流制
   御を可能にした半導体素子を放熱手段に複数個取付け、
   このうちの少なくとも１つを基準半導体素子に設定する
   とともに、残りを被制御半導体素子に設定した半導体素
   子の温度バランス回路において、 前記半導体素子にそれぞれ設けられた温度検出手段と、 前記被制御半導体素子に対応して設けられ、この対応す
   る被制御半導体素子の前記温度検出手段の出力と前記基
   準半導体素子の前記温度検出手段の出力の誤差を検出す
   る誤差検出手段と、を具備し、 前記誤差検出手段の出力により、該誤差検出手段に対応
   する前記被制御半導体素子の制御電極を制御することを
   特徴とする半導体素子の温度バランス回路。