JP5652185B2 - 群遅延時間調整回路および電力分配合成回路 - Google Patents
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Description
第1の実施形態に係る群遅延時間調整回路について説明する。本実施形態の群遅延時間調整回路の等価回路図の一例を図1に示す。図1において、群遅延時間調整回路10は、3dBハイブリッド20、第1のリアクタンス30、第2のリアクタンス40および調整用線路50を備える。
第2の実施形態について説明する。本実施形態に係る電力分配合成回路の構成図の一例を図6に示す。図6において、電力分配合成回路100は、3分配器D210、第1の調整回路300、第2の調整回路400、第3の調整回路500、第1の伝送線路E610、第2の伝送線路E620、3dBカプラH710および4.7dBカプラH720を備える。
第3の実施形態について説明する。本実施形態に係る電力分配合成回路の等価回路図の一例を図12に示す。図12において、本実施形態に係る電力分配合成回路100Bは、4.7dBカプラH220、3dBカプラH230、第1の調整回路300B、第2の調整回路400B、第3の調整回路500B、3dBカプラH710および4.7dBカプラH720を備える。ここで、3dBカプラH710および4.7dBカプラH720は、第2の実施形態で説明したものと同様であり、詳細な説明を省略する。
20 3dBハイブリッド
30 第1のリアクタンス
40 第2のリアクタンス
50 調整用線路
100、100B 電力分配合成回路
210 分配器D
220 4.7dBカプラH
230 3dBカプラH
300、300B 第1の調整回路
400、400B 第2の調整回路
500、500B 第3の調整回路
610 第1の伝送線路E
620 第2の伝送線路E
710 3dBカプラH
720 4.7dBカプラH
Claims (10)
- 信号が入力する入力端子、前記信号を出力するアイソレーション端子、結合端子および通過端子を備えた3dBハイブリッド回路と、
片端が前記結合端子に接続され、他端が接地された、第1の特性を有する第1のリアクタンスと、
片端が前記通過端子に接続され、他端が接地された、前記第1の特性を有する第2のリアクタンスと、
前記アイソレーション端子に接続され、前記第1の特性に対応する電気長が設定された調整用線路と、
を備える、群遅延時間調整回路。 - 前記第1の特性は、信号が往復することで位相が中心周波数において+X°変化する容量特性であり、
前記調整用線路は、前記3dBハイブリッド回路において入力端子およびアイソレーション端子間の位相が中心周波数において+Y°変化している場合、位相が中心周波数において−(Y°+X°)変化する長さに設定されている、
請求項1記載の群遅延時間調整回路。 - 前記第1のリアクタンスと前記第2のリアクタンスとは短絡されており、
前記調整用線路は、前記3dBハイブリッド回路において入力端子およびアイソレーション端子間の位相が中心周波数において+Y°変化している場合、位相が中心周波数において−Y°変化する長さに設定されている、
請求項1記載の群遅延時間調整回路。 - 前記第1の特性は、信号が往復することで位相が中心周波数において−X°変化する誘導特性であり、
前記調整用線路は、前記3dBハイブリッド回路において入力端子およびアイソレーション端子間の位相が中心周波数において+Y°変化している場合、位相が中心周波数において−(Y°−X°)変化する長さに設定されている、
請求項1記載の群遅延時間調整回路。 - 入力信号をn分配してn本のルートへ出力する分配手段と、
各ルートに配置されたn個の請求項1乃至4のいずれか一項記載の群遅延時間調整回路と、
前記n本のルートからの信号を合成して出力する合成手段と、
を備える分配合成回路。 - 前記合成手段は、方向性結合器を多段縦接続した構成である、請求項5記載の分配合成回路。
- 前記分配手段は、ウィルキンソン型n分配器であり、
前記合成手段での位相変化に対応する伝送線路をさらに備える、
請求項6記載の分配合成回路。 - 前記分配手段は3つのルートに信号を同位相同レベルで分割するウィルキンソン型3分配器であり、
前記合成手段は3dBカプラおよび4.7dBカプラを縦接続した構成であり、
ルート1に請求項2記載の群遅延時間調整回路を配置し、
ルート2に請求項3記載の群遅延時間調整回路および電気長が90°に調整された前記伝送線路を配置し、
ルート3に請求項4記載の群遅延時間調整回路および電気長が180°に調整された前記伝送線路を配置する、
請求項7記載の分配合成回路。 - 前記分配手段は、方向性結合器を多段縦接続した構成である、請求項6記載の分配合成回路。
- 前記分配手段および前記合成手段は、3dBカプラおよび4.7dBカプラを縦接続した構成であり、
ルート1およびルート3に請求項2記載の群遅延時間調整回路を配置し、
ルート2に請求項4記載の群遅延時間調整回路を配置する、
請求項9記載の分配合成回路。
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