JP6223227B2 - 電力増幅装置及び送信機 - Google Patents

Description

本発明は、複数のＤ級電力増幅器を用いて送信信号を増幅する電力増幅装置及び送信機に関する。

従来、無線通信に用いられる送信機に搭載される電力増幅装置は、無線システムに必要な信号出力強度を得るために、入力信号の微弱な振幅を増幅して出力する。電力増幅装置は、入力信号の微弱な振幅を増幅して大きな出力電力の信号を得るために、無線ブロックの中で消費電力が大きい。消費電力は、特に携帯電話のように電池で駆動する無線機において、駆動時間に大きな影響を及ぼす。従って、電力増幅装置には、高い電力効率が求められる。

電力効率を上げる一つの手段としては、Ｄ級電力増幅器を用いることが考えられる。Ｄ級電力増幅器は、トランジスタの飽和動作を利用する増幅器であり、理想的にはスイッチングの期間だけ電流が流れ、不要な電流が流れないため高い電力効率を得ることができる。

近年の変調方式としては、スペクトラム効率を上げるため、ワイヤレスＬＡＮで用いられている直交周波数分割多重（orthogonal frequency-division multiplexing）（以下、「ＯＦＤＭ」と記載する）方式が用いられる。ＯＦＤＭ方式は、周波数が異なる複数の搬送波の各々に変調をかけて多重化したものであり、各搬送波はお互いに直交している。ＯＦＤＭ方式は、搬送波の位相が重なったタイミングにおいて、平均電力に対して高い電力ピークを持つ。平均電力とピーク電力との比は、ピーク対平均電力（Peak Average Power Ratio）（以下、「ＰＡＰＲ」と記載する）で表され、ＯＦＤＭ方式において１０ｄＢ程度になることもある。ＯＦＤＭ方式では、原理的にＰＡＰＲが大きく、歪によって発生するシンボル間干渉などの影響を抑制するために、線形増幅器が必要となる。ピーク電力を電力増幅器の飽和電力とした場合、平均電力は飽和電力に対して小さい値をとる。この場合、平均電力の出力時における電力効率は、電力増幅器を電力効率の高い動作点で動かせないために低下する。ここで、最大電力と平均電力との差をバックオフ量と呼んでいる。電力増幅器は、バックオフ量が大きくなるほど、電力効率の低い動作点で動いていることになる。

このような課題を解決する一つの手段としては、スイッチトキャパシタ電力増幅器を用いることが考えらえる。スイッチトキャパシタ電力増幅器は、小サイズの増幅器セルを複数用意して、動作する増幅器セルの数をデジタルコードで制御することによってその出力電圧を線形に制御することができる。このようなスイッチトキャパシタ電力増幅器は、非特許文献１に示されている。スイッチトキャパシタ電力増幅器は、デジタルコードで制御される振幅を持つ高周波信号を出力するＲＦ−ＤＡＣと言え、良好な線形性を得ることが課題である。なお、以下の説明では、この振幅を制御するデジタルコードを、ＡＭコードと呼ぶ。

このようなスイッチトキャパシタ電力増幅器の課題を解決する一つの手段としては、特許文献１に記載のＤ／Ａ変換回路がある。特許文献１に記載されたＤ／Ａ変換回路は、入力データの各ビットに対する容量の割り当てを動的に変化させることによって線形性を確保している。

A Switched-Capacitor RF Power Amplifier Solid-State Circuits, IEEE Journal of Volume: 46 , Issue: 12 pp. 2977-2987, Dec.2011

特開２０１２−１７５４４０号公報

しかしながら、従来のスイッチトキャパシタ電力増幅器においては、特許文献１のように容量値の精度を調整した場合であっても、抵抗値の精度を調整していないので、線形性を十分に向上させることができないという課題がある。特にスイッチトキャパシタ電力増幅器のような回路においては、大電力の信号を出力するために大電流を流す必要があり、素子間を接続する配線に大電流を流すことにより、配線における電圧降下の影響が大きくなり、抵抗値の精度要因による線形性の劣化が課題となる。

本発明の目的は、素子間を接続する配線の抵抗を考慮して回路のレイアウトを行うことにより、良好な線形性を得ることができる電力増幅装置及び送信機を提供することである。

本発明の一態様に係る電力増幅装置は、複数のＤ級電力増幅器を用いて送信信号を増幅する電力増幅装置であって、上位ビットの前記Ｄ級電力増幅器を構成する複数の第１のスイッチング素子と、前記第１のスイッチング素子のオン抵抗よりも大きいオン抵抗を有すると共に下位ビットの前記Ｄ級電力増幅器を構成する複数の第２のスイッチング素子と、前記第１のスイッチング素子に接続されて前記第１のスイッチング素子がオンした際に駆動され、前記第２のスイッチング素子に接続されて前記第２のスイッチング素子がオンした際に駆動される複数の容量素子を配列した容量アレイと、前記複数の第１のスイッチング素子を配列した第１の電力増幅器アレイと、前記複数の第２のスイッチング素子を配列し、前記第１の電力増幅器アレイよりも前記容量アレイから離れた位置に配置される第２の電力増幅器アレイと、を有する。

本発明の一態様に係る送信機は、上記の電力増幅装置と、前記電力増幅装置で増幅された送信信号を送信するアンテナと、を有する。

本発明によれば、素子間を接続する配線の抵抗を考慮して回路のレイアウトを行うことにより、良好な線形性を得ることができる。

本発明の第１の実施形態に係る送信機の構成を示すブロック図 本発明の第１の実施形態に係る電力増幅装置の平面図 本発明の第１の実施形態に係る電力増幅装置の構成を示すブロック図 本発明の第２の実施形態に係る電力増幅装置の平面図 本発明の第３の実施形態に係る電力増幅装置の平面図 本発明の第４の実施形態に係る電力増幅装置の平面図 図６のＡ−Ａ断面図 本発明の第５の実施形態に係る電力増幅装置の図７のＡ−Ａ断面図に相当する断面図 本発明の第６の実施形態に係る電力増幅装置の平面図 本発明の第７の実施形態に係る電力増幅装置の平面図 本発明の第８の実施形態に係る送信機の構成を示すブロック図

以下、図面を適宜参照して、本発明の実施形態に係る電力増幅装置及び送信機につき、詳細に説明する。

（第１の実施形態）
＜送信機の構成＞
本発明の第１の実施形態に係る送信機１の構成につき、図１を参照しながら、以下詳細に説明する。

送信機１は、ベースバンド部８０と、発振器８１と、電力増幅装置８２と、アンテナ８３と、から主に構成されている。

ベースバンド部８０は、ＡＭコードを生成し、生成したＡＭコードを電力増幅装置８２に出力する。

発振器８１は、搬送波信号を生成し、生成した搬送波信号を電力増幅装置８２に出力する。発振器８１は、通常、フェーズロックトループの一部である。

電力増幅装置８２は、ベースバンド部８０から入力されたＡＭコードに従って動作して、発振器８１から入力された搬送波信号を増幅してアンテナ８３に出力する。

アンテナ８３は、電力増幅装置８２から入力された搬送波信号を無線回線を用いて送信する。

＜電力増幅装置の構成＞
本発明の第１の実施形態に係る電力増幅装置８２の構成につき、図２及び図３を参照しながら、以下詳細に説明する。図３のＡＭコードの文字の後ろの＜＞内の数字は、ＡＭコードのビット数を表している。なお、図２において、図１と同一構成である部分には同一符号を付している。

電力増幅装置８２は、基板１０１と、第１の電力増幅器アレイ１０３と、第２の電力増幅器アレイ１０４と、容量アレイ１０５と、出力端子１０６と、から主に構成されている。基板１０１は、ＣＭＯＳプロセスで用いることを考慮している。

基板１０１には、第１の電力増幅器アレイ１０３、第２の電力増幅器アレイ１０４及び容量アレイ１０５が設けられている。

第１の電力増幅器アレイ１０３は、複数の第１のスイッチング素子１１１ａ〜１１１ｏを有している。

第１のスイッチング素子１１１ａ〜１１１ｏは、後述する上位ビットのＤ級電力増幅器を構成している。第１のスイッチング素子１１１ａ〜１１１ｏの各々は、平面から視て長方形状であり、平面から視て四角形状になるように基板１０１に配列されている。具体的には、第１のスイッチング素子１１１ａ〜１１１ｏの各々は、横５列且つ縦３列になるように配列されている。第１のスイッチング素子１１１ａ〜１１１ｏの各々は、図示を省略しているが、容量アレイ１０５の容量素子１１３ａ〜１１３ｏと一対一に接続されている。第１のスイッチング素子１１１ａ〜１１１ｏの各々は、全て同一サイズである。第１のスイッチング素子１１１ａ〜１１１ｏは、例えば出力トランジスタである。

第２の電力増幅器アレイ１０４は、複数の第２のスイッチング素子１１２ａ〜１１２ｃを有している。第２の電力増幅器アレイ１０４は、第１の電力増幅器アレイ１０３よりも容量アレイ１０５から離れた位置に配置されている。

第２のスイッチング素子１１２ａ〜１１２ｃの各々は、第１のスイッチング素子１１１ａ〜１１１ｏのオン抵抗よりも大きいオン抵抗を有している。第２のスイッチング素子１１２ａ〜１１２ｃの各々は、平面から視て長方形状であり、平面から視て一列になるように基板１０１に配列されている。具体的には、第２のスイッチング素子１１２ａ〜１１２ｃの各々は、横１列且つ縦３列になるように配列されている。第２のスイッチング素子１１２ａ〜１１２ｃの各々は、図示を省略しているが、第１のスイッチング素子１１１ａ〜１１１ｏに接続されていない容量素子１１３ｐ〜１１３ｒと一対一に接続されている。第２のスイッチング素子１１２ａ〜１１２ｃの各々は、全て同一サイズである。第２のスイッチング素子１１２ａ〜１１２ｃは、例えば出力トランジスタである。

容量アレイ１０５は、複数の容量素子１１３ａ〜１１３ｒを有している。容量アレイ１０５は、可能な範囲で出力端子１０６に近づけることが望ましい。

容量素子１１３ａ〜１１３ｒの各々は、平面から視て長方形状であり、平面から視て四角形状になるように基板１０１に配列されている。具体的には、容量素子１１３ａ〜１１３ｒの各々は、横３列且つ縦６列になるように配列されている。容量素子１１３ａ〜１１３ｒの各々は、全て同一サイズである。容量素子１１３ａ〜１１３ｒは、例えばＭＯＭ（Metal-Oxide-Metal）容量である。

容量素子１１３ａ〜１１３ｏは、第１のスイッチング素子１１１ａ〜１１１ｏに一対一で接続されており、第１のスイッチング素子１１１ａ〜１１１ｏがオンした際に駆動される。

容量素子１１３ｐ〜１１３ｒは、第２のスイッチング素子１１２ａ〜１１２ｃに一対一で接続されており、第２のスイッチング素子１１２ａ〜１１２ｃがオンした際に駆動される。

出力端子１０６は、容量素子１１３ａ〜１１３ｒとアンテナ８３（図１参照）とを接続している。

次に、電力増幅装置８２の構成について、図３を用いて更に詳細に説明する。

電力増幅装置８２は、図３に示すようにバイナリ構成のスイッチトキャパシタ電力増幅装置である。

このような電力増幅装置８２は、下位２ビットと上位４ビットとの合計６ビットのユニット２０１〜２０６から構成されている。

ユニット２０１〜２０６は、Ｄ級電力増幅器２１１〜２１６及び容量２２１〜２２６を有している。

最上位ビットのユニット２０１は、１つのＤ級電力増幅器２１１及び１つの容量２２１を有している。上位から２番目のビットのユニット２０２は、１つのＤ級電力増幅器２１２及び１つの容量２２２を有している。上位から３番目のビットのユニット２０３は、１つのＤ級電力増幅器２１３及び１つの容量２２３を有している。上位から４番目のビットのユニット２０４は、１つのＤ級電力増幅器２１４及び１つの容量２２４を有している。

下位から２番目のビットのユニット２０５は、１つのＤ級電力増幅器２１５及び４つの容量２２５ａ〜２２５ｄを有している。最下位ビットであるＬＳＢ（Least Significant Bit）のユニット２０６は、１つのＤ級電力増幅器２１６及び４つの容量２２６ａ〜２２６ｄを有している。

Ｄ級電力増幅器２１１〜２１６の各々は、スイッチトキャパシタの振幅を制御しバイナリで重み付けされたＡＭコードで、オン又はオフして振幅を制御する。

上位４ビットのＤ級電力増幅器２１１〜２１４は、第１のスイッチング素子１１１ａ〜１１１ｏにより構成されている。上位の４ビットのＤ級電力増幅器２１１〜２１４は、全て同じ大きさである。下位２ビットのＤ級電力増幅器２１５〜２１６は、第２のスイッチング素子１１２ａ〜１１２ｃにより構成されている。下位の２ビットのＤ級電力増幅器２１５〜２１６は、全て同じ大きさである。

各上位ビットのＤ級電力増幅器２１１〜２１４を構成する第１のスイッチング素子１１１ａ〜１１１ｏの数、又は各下位ビットのＤ級電力増幅器２１５〜２１６を構成する第２のスイッチング素子１１２ａ〜１１２ｃの数は、各々２の累乗になる。

具体的には、最下位ビットであるＬＳＢのＤ級電力増幅器２１６は、第２のスイッチング素子１１２ａ〜１１２ｃのうち１つの第２のスイッチング素子により構成されている。下位から２ビット目のＤ級電力増幅器２１５は、第２のスイッチング素子１１２ａ〜１１２ｃのうち２つの第２のスイッチング素子により構成されている。

また、上位ビットのうちの最下位ビットのＤ級電力増幅器２１４は、第１のスイッチング素子１１１ａ〜１１１ｏのうち１つの第１のスイッチング素子により構成されている。上位ビットのうちの下位から２ビット目のＤ級電力増幅器２１３は、第１のスイッチング素子１１１ａ〜１１１ｏのうち２つの第１のスイッチング素子により構成されている。上位ビットのうちの下位から３ビット目のＤ級電力増幅器２１２は、第１のスイッチング素子１１１ａ〜１１１ｏのうち４つの第１のスイッチング素子により構成されている。上位ビットのうちの最上位ビットのＤ級電力増幅器２１１は、第１のスイッチング素子１１１ａ〜１１１ｏのうち８つの第１のスイッチング素子により構成されている。

第２のスイッチング素子１１２ａ〜１１２ｃは、第１のスイッチング素子１１１ａ〜１１１ｏに比べて、４分の１サイズの容量２２５ａ〜２２５ｄを駆動する。このため、第２のスイッチング素子１１２ａ〜１１２ｃのオン抵抗を、第１のスイッチング素子１１１ａ〜１１１ｏのオン抵抗の４倍にする。例えば、第２のスイッチング素子１１２ａ〜１１２ｃのゲート幅又はフィンガー数を、第１のスイッチング素子１１１ａ〜１１１ｏのゲート幅又はフィンガー数の４分の１にする。ＬＳＢのＤ級電力増幅器２１６を構成する第２のスイッチング素子の数と、下から２番目のビットのＤ級電力増幅器２１５を構成する第２のスイッチング素子の数と、の比は１：２である。

上位４ビットの容量２２１〜２２４及び下位２ビットの容量２２５〜２２６は、容量素子１１３ａ〜１１３ｒにより構成されている。

上位ビットの容量２２１〜２２４の各々と、下位ビットの容量２２５ａ〜２２６ｄの各々と、の容量比は４：１になっている。この４：１の容量比を実現するために、下位ビットの容量２２５ａ〜２２６ｄは、上位ビットの容量２２１〜２２４と同一サイズの容量を４つ直列に接続して構成されている。このようにすることにより、容量２２１〜２２６にばらつきを生じても、ばらつきによる変化量は全ての容量２２１〜２２６で一定であるため、容量比の変化は小さくなる。従って、容量２２１〜２２６のばらつきによる性能の劣化を、最小限にすることができる。

スイッチトキャパシタ電力増幅装置において、バイナリ構成、又は上位ビットと下位ビットとのそれぞれの中でサーモメータ構成になっている。サーモメータ構成では、例えば上位ビットの回路素子と下位ビットの回路素子とのサイズを４：１にする。このような場合、下位ビットのＤ級電力増幅器を構成する第２のスイッチング素子１１２ａ〜１１２ｃは、小さい容量値を持つ容量を駆動すると共に第１のスイッチング素子１１１ａ〜１１１ｏの抵抗値に合わせるために、上位ビットのＤ級電力増幅器を構成する第１のスイッチング素子１１１ａ〜１１１ｏのサイズよりも小さくなる。そして、第２のスイッチング素子１１２ａ〜１１２ｃは、容量素子１１３ａ〜１１３ｒとの接続線の寄生抵抗も合わせるために、出力端子１０６及び容量アレイ１０５に対して、第１のスイッチング素子１１１ａ〜１１１ｏよりも離れた位置に配置される。

このようにすれば、Ｄ級電力増幅器のオン抵抗と接続線の寄生抵抗との和が、上位ビットと下位ビットとで精度よく調整されるため、全体の線形性を改善して、良好な線形性を得ることができる。特に、上位ビットと下位ビットとの切り替え時に発生するＤＮＬ（微分比直線性誤差：Differential Non Linearity）の誤差を抑制することができる。

なお、Ｄ級電力増幅器のオン抵抗と接続線の寄生抵抗との和の上位ビットと下位ビットとの比は、容量の上位ビットと下位ビットとの比の逆数の関係であることが望ましい。

このように、本実施形態によれば、第１の電力増幅素子の出力トランジスタのオン抵抗及び第２の電力増幅素子の出力トランジスタのオン抵抗の調整に加えて、第１の電力増幅素子と容量とを接続する接続線の寄生抵抗、及び第２の電力増幅素子と容量とを接続する接続線の寄生抵抗も含めて調整されることになり、線形性を改善して、良好な線形性を得ることができる。

（第２の実施形態）
本発明の第２の実施形態に係る送信機の構成は、電力増幅装置８２の代わりに電力増幅装置２００を設ける以外は図１と同一構成であるので、その説明を省略する。

＜電力増幅装置の構成＞
本発明の第２の実施形態に係る電力増幅装置２００の構成について、図４を用いて説明する。

なお、図４において、図２と同一構成である部分については同一符号を付して、その説明を省略する。また、図４において、第１のスイッチング素子１２１ａ〜１２１ｏ及び第２のスイッチング素子１２２ａ〜１２２ｃの中に記載されている数値は、その第１のスイッチング素子１２１ａ〜１２１ｏ及び第２のスイッチング素子１２２ａ〜１２２ｃが用いられるＤ級電力増幅器に入力されたＡＭコードのビット数（図３のＡＭコードの後ろに記載されている数値）に対応している。

電力増幅装置２００は、基板１０１と、出力端子１０６と、第１の電力増幅器アレイ２５１と、第２の電力増幅器アレイ２５２と、容量アレイ２５３と、から主に構成されている。

基板１０１には、第１の電力増幅器アレイ２５１、第２の電力増幅器アレイ２５２及び容量アレイ２５３が設けられている。

第１の電力増幅器アレイ２５１は、複数の第１のスイッチング素子１２１ａ〜１２１ｏを有している。

第２の電力増幅器アレイ２５２は、複数の第２のスイッチング素子１２２ａ〜１２２ｃを有している。

第１の電力増幅器アレイ２５１は、所謂コモンセントロイド配置になるように第１のスイッチング素子１２１ａ〜１２１ｏを配列している。

具体的には、上位ビットのうちの最上位ビットのＤ級電力増幅器２１１を構成する第１のスイッチング素子１２１ａ、１２１ｃ、１２１ｅ、１２１ｇ、１２１ｉ、１２１ｋ、１２１ｍ、１２１ｏは、第１のスイッチング素子２１１ａ〜２１１ｏの配列の中心点Ｐ１に対して点対称になるように配列されている。

上位ビットのうちの上から２番目のビットのＤ級電力増幅器２１２を構成する第１のスイッチング素子１２１ｄ、１２１ｆ、１２１ｊ、１２１ｌは、第１のスイッチング素子２１１ａ〜２１１ｏの配列の中心線Ｌ１に対して線対称になるように配列されている。

上位ビットのうちの上から３番目のビットのＤ級電力増幅器２１３を構成する第１のスイッチング素子１２１ｂ、１２１ｎは、中心線Ｌ１に対して線対称になるように配列されている。

上位ビットのうちの上から４番目のビットのＤ級電力増幅器２１４を構成する第１のスイッチング素子１２１ｈは、中心点Ｐ１に対して点対称になるように配列されていると共に中心線Ｌ１に対して線対称になるように配列されている。

また、第２の電力増幅器アレイ２５２は、所謂コモンセントロイド配置になるように第２のスイッチング素子１２２ａ〜１２２ｃを配列している。

具体的には、下位ビットのうちの下から２番目のビットのＤ級電力増幅器２１５を構成する第２のスイッチング素子１２２ａ、１２２ｃは、第２のスイッチング素子１２２ａ〜１２２ｏの配列の中心点Ｐ２に対して点対称になるように配列されていると共に第２のスイッチング素子１２２ａ〜１２２ｃの配列の中心線Ｌ２に対して線対称になるように配列されている。

中心点Ｐ１と中心点Ｐ２とは異なっている。中心点Ｐ２は、第２の電力増幅器アレイ２５２を第１の電力増幅器アレイ２５１よりも容量アレイ２５３から離れた位置に配置されるため、中心点Ｐ１よりも容量アレイ２５３から離れている。ここで、複数の中心点Ｐ１、Ｐ２がある配列を、マルチセントロイドと呼ぶ。

なお、上記以外の第１の電力増幅器アレイ２５１の構成及び第２の電力増幅器アレイ２５２の構成は上記第１の実施形態と同一であるので、その説明を省略する。

容量アレイ２５３は、複数の容量素子１２３ａ〜１２３ｒを有している。

容量アレイ２５３は、所謂コモンセントロイド配置になるように容量素子１２３ａ〜１２３ｒを配列している。

具体的には、各ビットのＤ級電力増幅器２１１〜２１６に接続する容量素子は、ビット毎に容量素子１２３ａ〜１２３ｒの配列の中心点Ｐ３に対して点対称、又は容量素子１２３ａ〜１２３ｒの配列の中心線Ｌ３に対して線対称になるように配列されている。なお、上記以外の容量アレイ２５３の構成は上記第１の実施形態と同一であるので、その説明を省略する。

このように、本実施形態によれば、上記第１の実施形態の効果に加えて、第１のスイッチング素子及び第２のスイッチング素子をマルチセントロイドの配置にするので、第１のスイッチング素子のばらつきと、第２のスイッチング素子のばらつきと、を抑制することができ、これによって線形性の良好な電力増幅装置を得ることができる。

なお、本実施形態のマルチセントロイドの配置において、２段階構成の電力増幅装置に対して、対称の中心（中心点又は中心線）を２つ設定する場合について説明した。しかし、電力増幅装置におけるバイナリ構成の構成方法をさらに細かく３通り（３段階）以上に設定することも可能であり、それに応じて上記対称の中心（中心点又は中心線）を増加しても良い。

（第３の実施形態）
本発明の第３の実施形態に係る送信機の構成は、電力増幅装置８２の代わりに電力増幅装置３００を設ける以外は図１と同一構成であるので、その説明を省略する。

＜電力増幅装置の構成＞
本発明の第３の実施形態に係る電力増幅装置３００の構成について、図５を用いて説明する。

なお、図５において、図２と同一構成である部分については同一符号を付して、その説明を省略する。

第１のスイッチング素子１１１ａ〜１１１ｏの各々は、容量素子１１３ａ〜１１３ｒの各々と一対一の関係を有して接続線３０２により接続されている。

第２のスイッチング素子１１２ａ〜１１２ｃの各々は、第１のスイッチング素子１１１ａ〜１１１ｏと接続していない容量素子１１３ａ〜１１３ｒの各々と一対一の関係を有して接続線３０１により接続されている。

接続線３０１は、接続線３０２よりも全長が長いと共に、接続線３０２の幅よりも細い幅を有している。これにより、接続線３０１及び接続線３０２の寄生抵抗を、距離に加えて幅で調整することができる。

これにより、接続線３０１の断面積は、接続線３０２の断面積よりも小さくなる。つまり、接続線３０１及び接続線３０２の寄生抵抗を、距離に加えて接続線の断面積で調整することができる。

電力増幅装置３００の線形性を良くするためには、第２のスイッチング素子１１２ａ〜１１２ｃの配列の中心点Ｐ２と、容量アレイ１０５の配列の中心点Ｐ３と、の距離を、第１のスイッチング素子１１１ａ〜１１１ｏの配列の中心点Ｐ１と、容量アレイ１０５の配列の中心点Ｐ３と、の距離の約４倍にすることが好ましい。この際、距離のみで調整しようとすると半導体基板の面積が増大し、製造コストの増大を招く。しかしながら、距離に加えて、接続線３０１の幅及び接続線３０２の幅を調整することにより、半導体基板の面積を増大させることなく、良好な線形性を有する電力増幅装置を得ることができる。

このように、本実施形態によれば、上記第１の実施形態の効果に加えて、接続線３０１の幅及び接続線３０２の幅を調整することにより、製造コストの増大を招くことなく、良好な線形性を得ることができる。

（第４の実施形態）
本発明の第４の実施形態に係る送信機の構成は、電力増幅装置８２の代わりに電力増幅装置４００を設ける以外は図１と同一構成であるので、その説明を省略する。

＜電力増幅装置の構成＞
本発明の第４の実施形態に係る電力増幅装置４００の構成について、図６及び図７を用いて説明する。

なお、図６及び図７において、図２と同一構成である部分については同一符号を付して、その説明を省略する。

第１のスイッチング素子１１１ａ〜１１１ｏの各々は、容量素子１１３ａ〜１１３ｒの各々と一対一の関係を有して接続線４０２により接続されている。

第２のスイッチング素子１１２ａ〜１１２ｃの各々は、第１のスイッチング素子１１１ａ〜１１１ｏと接続していない容量素子１１３ａ〜１１３ｒの各々と一対一の関係を有して接続線４０１により接続されている。

次に、接続線４０１及び接続線４０２の構成について、図７を用いて更に詳細に説明する。

接続線４０１は、積層された配線レイヤ層のうちの１つの配線レイヤ層に形成されている。

接続線４０２は、積層された配線レイヤ層のうちの４つの配線レイヤ層の各々に形成されている。即ち、接続線４０２を形成する配線レイヤ層の数を、接続線４０１を形成する配線レイヤ層の数よりも多くする。具体的には、接続線４０２は、一番下の第１配線レイヤ層に形成される接続線４０２ｄと、下から２番目の第２配線レイヤ層に形成される接続線４０２ｃと、下から３番目の第３配線レイヤ層に形成される接続線４０２ｂと、一番上の第４配線レイヤ層に形成される接続線４０２ａと、から構成されている。なお、接続線４０２ａ〜４０２ｄの各々は、図示しない絶縁体により互いに絶縁されている。

このようにすると、接続線４０１及び接続線４０２の寄生抵抗を、距離に加えて配線のレイヤ層の数でも調整することが可能になる。

これにより、接続線４０１の断面積は、接続線４０２の断面積よりも小さくなる。つまり、接続線３０１及び接続線３０２の寄生抵抗を、距離に加えて接続線の断面積で調整することができる。

電力増幅装置４００の線形性を良くするためには、第２のスイッチング素子１１２ａ〜１１２ｃの配列の中心点Ｐ２と、容量アレイ１０５の配列の中心点Ｐ３と、の距離を、第１のスイッチング素子１１１ａ〜１１１ｏの配列の中心点Ｐ１と、容量アレイ１０５の配列の中心点Ｐ３と、の距離の約４倍にすることが好ましい。この際、距離のみで調整しようとすると半導体基板の面積が増大し、製造コストの増大を招く。しかしながら、距離に加えて、接続線４０１のレイヤ層の数及び接続線４０２のレイヤ層の数を調整することにより、半導体基板の面積を増大させることなく、良好な線形性を有する電力増幅装置を得ることができる。

このように、本実施形態によれば、上記第１の実施形態の効果に加えて、接続線４０１のレイヤ層の数及び接続線４０２のレイヤ層の数を調整することにより、製造コストの増大を招くことなく、良好な線形性を得ることができる。

なお、本実施形態において、接続線４０２を形成する配線レイヤ層の数を、接続線４０１を形成する配線レイヤ層の数の４倍にしたが、４倍以外にしてもよい。

（第５の実施形態）
本発明の第５の実施形態に係る送信機の構成は図１と同一構成であるので、その説明を省略する。

＜電力増幅装置の構成＞
本発明の第５の実施形態に係る電力増幅装置の構成について、図８を用いて説明する。

なお、図８において、図７と同一構成である部分については同一符号を付して、その説明を省略する。

接続線５０１は、積層された配線レイヤ層のうちの１つの配線レイヤ層に形成されている。接続線５０１は、接続線５０２ａが形成された一番上の第４配線レイヤ層と同じ配線レイヤ層に形成されている。

接続線５０２は、積層された配線レイヤ層のうちの４つの配線レイヤ層の各々に形成されている。即ち、接続線５０２を形成する配線レイヤ層の数を、接続線５０１を形成する配線レイヤ層の数よりも多くする。具体的には、接続線５０２は、一番下の第１配線レイヤ層に形成される接続線５０２ｄと、下から２番目の第２配線レイヤ層に形成される接続線５０２ｃと、下から３番目の第３配線レイヤ層に形成される接続線５０２ｂと、一番上の第４配線レイヤ層に形成される接続線５０２ａと、から構成されている。なお、接続線５０２ａ〜５０２ｄの各々は、図示しない絶縁体により互いに絶縁されている。

接続線５０１及び接続線５０２ａが形成される第４配線レイヤ層は、基板１０１から最も遠い配線レイヤ層である。

配線５０３は、膜厚を厚く且つ幅を広く形成でき、低インピーダンス特性が特に必要な電源ライン又はグランド（ＧＮＤ）ラインとして使用されている。

なお、本実施形態に係る電力増幅装置の上記以外の構成は上記第１の実施形態と同一であるので、その説明を省略する。

このようにすると、図８に示すように、接続線５０１と配線５０３との間の寄生容量Ｃ１と、接続線５０２ａと配線５０３との間の寄生容量Ｃ２と、を単位面積当たりで一定にすることができ、接続線５０１及び接続線５０２の寄生容量も精度よく調整することができる。

このように、本実施形態によれば、上記第１の実施形態の効果に加えて、接続線５０１及び接続線５０２の寄生容量を調整することにより、更に良好な線形性を得ることができる。

なお、本実施形態において、上記第３の実施形態に示す接続線の幅の調整と組み合わせることで、更に良好な線形性を得ることができる。

（第６の実施形態）
本発明の第６の実施形態に係る送信機の構成は図１と同一構成であるので、その説明を省略する。

＜電力増幅装置の構成＞
本発明の第６の実施形態に係る電力増幅装置９００の構成について、図９を用いて説明する。

なお、図９において、図２と同一構成である部分については同一符号を付して、その説明を省略する。

基板１０１には、容量アレイ６０５が設けられている。

容量アレイ６０５は、複数の容量素子６１３ａ〜６１３ｒを有している。容量素子６１３ａ〜６１３ｒは出力端子１０６に接続している。容量アレイ６０５は、可能な範囲で出力端子１０６に近づけることが望ましい。

容量素子６１３ａ〜６１３ｒの各々は、平面から視て長方形状であり、平面から視て四角形状になるように基板１０１に配列されている。具体的には、容量素子６１３ａ〜６１３ｒの各々は、横３列且つ縦６列になるように配列されている。容量素子６１３ａ〜６１３ｒは、例えばＭＯＭ容量である。

容量素子６１３ａ〜６１３ｆ、６１３ｈ、６１３ｉ、６１３ｋ、６１３ｌ、６１３ｎ〜６１３ｒの各々は、全て同一サイズである。容量素子６１３ａ〜６１３ｆ、６１３ｈ、６１３ｉ、６１３ｋ、６１３ｌ、６１３ｎ〜６１３ｒは、第１のスイッチング素子１１１ａ〜１１１ｏに一対一で接続されており、第１のスイッチング素子１１１ａ〜１１１ｏがオンした際に駆動される。

容量素子６１３ｇ、６１３ｊ、６１３ｍの各々は、全て同一サイズであり、容量素子６１３ａ〜６１３ｆ、６１３ｈ、６１３ｉ、６１３ｋ、６１３ｌ、６１３ｎ〜６１３ｒの基板１０１に対する実装面積の４分の１より少し大きい実装面積のサイズを有している。容量素子６１３ｇ、６１３ｊ、６１３ｍは、例えばフィンガー数を調整することにより上記のサイズを有する。容量素子６１３ｇ、６１３ｊ、６１３ｍは、第２のスイッチング素子１１２ａ〜１１２ｃに一対一で接続されており、第２のスイッチング素子１１２ａ〜１１２ｃがオンした際に駆動される。

また、容量アレイ６０５において、容量素子６１３ｇ、６１３ｊ、６１３ｍの各々は、他の容量素子と比較して、出力端子１０６から離れた位置に配置されている。このようにすると、出力端子１０６と容量素子６１３ｇ、６１３ｊ、６１３ｍを接続する配線の配線抵抗が、出力端子１０６と容量素子６１３ｇ、６１３ｊ、６１３ｍ以外のその他の容量素子６１３を接続する配線の配線抵抗よりも大きくでき、線形性を改善することが可能になる。容量素子６１３ｇ、６１３ｊ、６１３ｍは第２のスイッチング素子１１２ａ、１１２ｂまたは１１２ｃのいずれかに接続されている。

微小な容量値である例えば１００ｆＦ以下のＭＯＭ容量を用いる場合、寄生容量の影響を無視できなくなる。この場合、４つの容量を直列に接続した際の容量は、同一サイズの１つの容量に比べて、４分の１になる。しかしながら、理想的には容量と共に減少することが望ましい寄生容量は、接続数が増えているため増加する。この結果、線形性は低下する。

これに対して、本実施形態では、直列に接続した４つの容量を構成する容量素子６１３ｇ、６１３ｊ、６１３ｍは、１つの容量を構成する容量素子６１３ａ〜６１３ｆ、６１３ｈ、６１３ｉ、６１３ｋ、６１３ｌ、６１３ｎ〜６１３ｒの実装面積の４分の１より少し大きい実装面積を有しているため、容量素子６１３ａ〜６１３ｆ、６１３ｈ、６１３ｉ、６１３ｋ、６１３ｌ、６１３ｎ〜６１３ｒのサイズと同一サイズの場合に比べて、少ない容量を有することになる。従って、電力増幅装置９００では、容量の接続数が増えることに伴う寄生容量の増加を抑制することができる。

このように、本実施形態によれば、上記第１の実施形態の効果に加えて、直列に接続する容量を構成する容量素子の実装面積を、単一の容量を構成する容量素子の実装面積の４分の１より少し大きくすることにより、ＭＯＭ容量を用いた際の寄生容量であるフリンジ容量を制御することができ、ＭＯＭ容量を用いた際の線形性の低下を防ぐことができる。

なお、容量素子６１３ｇ、６１３ｊ、６１３ｍは、容量素子６１３ａ〜６１３ｆ、６１３ｈ、６１３ｉ、６１３ｋ、６１３ｌ、６１３ｎ〜６１３ｒの実装面積の４分の１より少し大きい実装面積を有する場合に限らず、容量素子６１３ａ〜６１３ｆ、６１３ｈ、６１３ｉ、６１３ｋ、６１３ｌ、６１３ｎ〜６１３ｒの実装面積より小さく且つ４分の１より大きい実装面積を有していればよい。

（第７の実施形態）
本発明の第７の実施形態に係る送信機の構成は図１と同一構成であるので、その説明を省略する。

＜電力増幅装置の構成＞
本発明の第７の実施形態に係る電力増幅装置の構成について、図１０を用いて説明する。

なお、図１０において、図２と同一構成である部分については同一符号を付して、その説明を省略する。

電力増幅装置１０００は、基板１０１と、第１の電力増幅器アレイ１０３と、第２の電力増幅器アレイ１０４と、容量アレイ１０５と、出力端子１０６と、インダクタ７０１と、から主に構成されている。

インダクタ７０１は、一方の端子が出力端子１０６に接続され、他方の端子が容量素子１１３ａ〜１１３ｒに接続されている。インダクタ７０１のインダクタ値と容量素子１１３ａ〜１１３ｒの全容量の加算値とは、搬送波信号の周波数で共振するように設定されることが望ましい。このようにすると、インダクタ７０１を外付けにする必要をなくすることができるため、送信機の製造コストを低減することができる。

出力端子１０６は、インダクタ７０１とアンテナ８３（図１参照）とを接続している。

このように、本実施形態によれば、上記第１の実施形態の効果に加えて、搬送波信号を効率よく増幅することができる。

（第８の実施形態）
＜送信機の構成＞
本発明の第８の実施形態に係る送信機２の構成につき、図１１を参照しながら、以下詳細に説明する。

なお、図１１において、図１と同一構成である部分については同一符号を付して、その説明を省略する。

送信機２は、ベースバンド部８０と、発振器８１と、電力増幅装置８２と、フィルタ１１００と、アンテナ８３と、から主に構成されている。

電力増幅装置８２は、ベースバンド部８０から入力されたＡＭコードに従って動作して、発振器８１から入力された搬送波信号のレベルを増幅してフィルタ１１００に出力する。

フィルタ１１００は、電力増幅装置８２とアンテナ８３との間に設けられている。フィルタ１１００は、例えば表面弾性波フィルタ、積層フィルタ又は表面実装素子を組み合わせて形成するバンドパスフィルタ等である。フィルタ１１００は、電力増幅装置８２から入力された信号の対域外の不要スペクトルを抑制し、不要スペクトルを抑制した信号をアンテナ８３に出力する。

アンテナ８３は、フィルタ１１００から入力された信号を無線回線を用いて送信する。

このように、本実施形態によれば、上記第１の実施形態の効果に加えて、不要スペクトルを抑制した信号を送信可能な送信機を提供することができる。

なお、上記実施の形態では、電力増幅装置が、下位２ビットと上位４ビットとの２段階構成を採る場合について説明した。しかし、上記実施の形態において電力増幅装置では、２段階構成に限定されず、ｎ段階（ｎは２以上の正の整数）構成でもよい。例えば、電力増幅装置は、下位２ビット、中位４ビット、上位４ビットの３段階構成を採ってもよい。電力増幅装置が３段階以上の構成を採る場合でも、上記実施の形態と同様、下位ビットに対応するスイッチング素子ほど、容量アレイから離れた位置に配置されればよい。

本発明に係る電力増幅装置及び送信機は、無線通信に用いられ、送信信号のレベルを増幅するのに好適である。

８０ ベースバンド部
８１ 発振器
８２，２００，３００，４００，９００ 電力増幅装置
８３ アンテナ
１０１ 基板
１０３，２５１ 第１の電力増幅器アレイ
１０４，２５２ 第２の電力増幅器アレイ
１０５，２５３，６０５ 容量アレイ
１０６ 出力端子
１１１ａ〜１１１ｏ，１２１ａ〜１２１ｏ 第１のスイッチング素子
１１２ａ〜１１２ｃ，１２２ａ〜１２２ｃ 第２のスイッチング素子
１１３ａ〜１１３ｒ，１２３ａ〜１２３ｒ，６１３ａ〜６１３ｒ 容量素子
２０１，２０２，２０３，２０４，２０５，２０６ ユニット
２１１，２１２，２１３，２１４，２１５，２１６ Ｄ級電力増幅器
２２１，２２２，２２３，２２４，２２５ａ〜２２５ｄ，２２６ａ〜２２６ｄ 容量
３０１，３０２，４０１，４０２，５０１，５０２ 接続線
５０３ 配線
７０１ インダクタ
１１００ フィルタ

Claims (11)

1. 複数のＤ級電力増幅器を用いて送信信号を増幅する電力増幅装置であって、
   上位ビットの前記Ｄ級電力増幅器を構成する複数の第１のスイッチング素子と、
   前記第１のスイッチング素子のオン抵抗よりも大きいオン抵抗を有すると共に下位ビットの前記Ｄ級電力増幅器を構成する複数の第２のスイッチング素子と、
   前記第１のスイッチング素子に接続されて前記第１のスイッチング素子がオンした際に駆動され、前記第２のスイッチング素子に接続されて前記第２のスイッチング素子がオンした際に駆動される複数の容量素子を配列した容量アレイと、
   前記複数の第１のスイッチング素子を配列した第１の電力増幅器アレイと、
   前記複数の第２のスイッチング素子を配列し、前記第１の電力増幅器アレイよりも前記容量アレイから離れた位置に配置される第２の電力増幅器アレイと、
   を有する電力増幅装置。
2. 前記第１のスイッチング素子は、
   前記第１のスイッチング素子の配列の中心点に対して点対称又は前記第１のスイッチング素子の配列の中心線に対して線対称になるように配列し、
   前記第２のスイッチング素子は、
   前記第２のスイッチング素子の配列の中心点に対して点対称又は前記第２のスイッチング素子の配列の中心線に対して線対称になるように配列する、
   請求項１記載の電力増幅装置。
3. 前記容量素子は、
   前記容量素子の配列の中心点に対して点対称又は前記容量素子の配列の中心線に対して線対称になるように前記容量素子を配列する、
   請求項１又は請求項２記載の電力増幅装置。
4. 前記第１のスイッチング素子と前記容量素子とを接続する第１の接続線と、
   前記第２のスイッチング素子と前記容量素子とを接続し、前記第１の接続線の断面積よりも小さい断面積を有する第２の接続線と
   を更に有する
   請求項１から請求項３の何れかに記載の電力増幅装置。
5. 前記第２の接続線は、前記第１の接続線の幅よりも細い幅を有することにより、前記第１の接続線の断面積よりも小さい断面積を有する、
   請求項４記載の電力増幅装置。
6. 前記第１の接続線は、積層された複数の配線レイヤ層のうちの所定の前記配線レイヤ層に形成され、
   前記第２の接続線は、前記第１の接続線が形成される前記配線レイヤ層の数よりも少ない数の前記配線レイヤ層に形成されることにより、前記第１の接続線の総断面積よりも小さい断面積を有する、
   請求項４記載の電力増幅装置。
7. 前記第１の接続線及び前記第２の接続線の各々は、
   電源ライン又はグランドラインに最も近い前記配線レイヤ層に形成されている、
   請求項６記載の電力増幅装置。
8. 前記容量アレイと、前記第１の電力増幅器アレイと、前記第２の電力増幅器アレイと、を設けた半導体基板を更に有する、
   請求項１から請求項７の何れかに記載の電力増幅装置。
9. 前記容量素子は、
   ＭＯＭ（Metal-Oxide-Metal）容量であり、前記第１のスイッチング素子に接続する第１の容量素子と、前記第２のスイッチング素子に接続する第２の容量素子と、から構成され、
   前記第２の容量素子は、
   前記第１の容量素子の実装面積より小さく且つ前記第１の容量素子の実装面積の４分の１より大きい実装面積を有する、
   請求項１から請求項８の何れかに記載の電力増幅装置。
10. 増幅した前記送信信号を出力する出力端子と、
    前記容量素子と前記出力端子との間に設けられたインダクタと、
    を更に有する、
    請求項１から請求項９の何れかに記載の電力増幅装置。
11. 請求項１から請求項１０の何れかに記載の電力増幅装置と、
    前記電力増幅装置で増幅された送信信号を送信するアンテナと、
    を有する送信機。

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