JP2015122622A - 電力増幅装置および送信装置 - Google Patents

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Abstract

【課題】ＳＣＰＡにおいて、配線による寄生容量および寄生抵抗を低減し、出力電力および電力効率を最大化すること。
【解決手段】ＳＣＰＡは、ＩＣチップ上において、パッド１０１、容量素子２０１〜２０４、アンプ３０１〜３０４を有する。容量素子２０１〜２０４は、パッド１０１を中心とする円ａ上に配置される。アンプ３０１〜３０４は、容量素子２０１〜２０４のそれぞれに対応して、円ａより大きい同心円である円ｂ上に配置される。パッド１０１と容量素子２０１〜２０４とアンプ３０１〜３０４とは、それぞれ、直線状に並んで最短距離で配線される。
【選択図】図３

Description

本発明は、ＣＭＯＳ−ＩＣによる電力増幅装置および送信装置に関する。
ＣＭＯＳ（Complementary MOS）−ＩＣによる電力増幅装置の一例として、高効率を実現するＳＣＰＡ（Switched Capacitor Power Amplifier）が知られている（例えば、非特許文献１参照）。ＳＣＰＡは、Ｄ級アンプの一種であり、電源電圧とグランド（ＧＮＤ）の間でスイッチングするアンプの数を変えることにより振幅変調を行うものである。
Sang-Min Yoo, Jeffrey S. Walling, Eum Chan Woo, Benjamin Jann, and David J. Allstot, "A Switched-Capacitor RF Power Amplifier", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 46, NO. 12, DECEMBER 2011
しかしながら、従来のＳＣＰＡでは、以下の課題があった。この課題について、図１を用いて説明する。図１は、従来のＳＣＰＡの構成の一例を示す図である。
図１において、ＳＣＰＡは、出力端子１０、複数の容量素子（Ｃ）１１〜１５、複数のアンプ（ＡＭＰ）２１〜２５を有する。そして、容量素子１１〜１５およびアンプ２１〜２５は、一列に整列して配置されている。この構成では、各アンプ２１〜２５から出力端子１０までの配線長が異なる。例えば、アンプ２１から出力端子１０までの配線長は、アンプ２３から出力端子１０までの配線長よりも長くなる。よって、前者の配線では、寄生容量と寄生抵抗が大きくなってしまい、出力電力および電力効率を最大化できない、という課題がある。
本発明は、ＳＣＰＡにおいて、配線による寄生容量および寄生抵抗を低減し、出力電力および電力効率を最大化することを目的とする。
本発明の一態様に係る電力増幅装置は、出力端子と、前記出力端子を中心とする第１の円上に配置される複数の容量素子と、前記複数の容量素子のそれぞれに対応して前記第１の円より大きい同心円である第２の円上に配置され、前記出力端子および対応する前記容量素子と直線状に並んで接続され、電源への接続とグランドへの接続を切り替えることで入力信号を増幅し、その数を可変することで出力の振幅を制御する複数のアンプと、を具備する構成を採る。
本発明の一態様に係る電力増幅装置は、出力端子と、前記出力端子を中心とする第１の円上に配置される複数の容量素子と、前記複数の容量素子のそれぞれに対応して前記第１の円より大きい同心円である第２の円上に配置され、前記出力端子および対応する前記容量素子と直線状に並んで接続され、電源への接続とグランドへの接続を切り替えることで入力信号を増幅し、その数を可変することで出力の振幅を制御する複数のアンプと、前記出力端子と接続され、前記複数の容量素子との間で共振回路を構成するインダクタと、を具備する構成を採る。
本発明の一態様に係る送信装置は、本発明の一態様に係る電力増幅装置を具備する構成を採る。
本発明によれば、ＳＣＰＡにおいて、配線による寄生容量および寄生抵抗を低減でき、出力電力および電力効率を最大化できる。
従来のＳＣＰＡの構成の一例を示す図 従来のＳＣＰＡにおける寄生容量および寄生抵抗を含めた等価回路の一例を示す図 本発明の実施の形態１に係るＳＣＰＡの構成の一例を示す図 本発明の実施の形態２に係るＳＣＰＡの構成の一例を示す図 本発明の実施の形態３に係るＳＣＰＡの構成の一例を示す図 本発明の実施の形態４に係るＳＣＰＡの構成の一例を示す図
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
＜ＳＣＰＡにおける出力電力と電力効率＞
本発明の実施の形態を説明するにあたり、まず、ＳＣＰＡにおける出力電力と電力効率について図２を用いて説明する。図２は、従来のＳＣＰＡにおける寄生容量および寄生抵抗（寄生素子）を含めた等価回路の一例を示す図である。
図２では、全部でＮ個のアンプと容量素子があり、そのうちｎ個のアンプがスイッチング動作（すなわち、電源Ｖへ接続）しているとする。ここで、後述の計算を簡単にするために、アンプから容量素子までの配線と、容量素子からＰＡＤ（出力端子の一例。以下、パッドという）までの配線とは等距離であるとする。
図２に示す各記号は、以下の通りである。ＲＯＮは、１つのＭＯＳトランジスタのＯＮ抵抗をアンプの数で割った値である。Ｃｄは、ＭＯＳトランジスタの拡散部分の容量の合計値である。Ｒｌは、１つのアンプから容量素子、容量素子からパッドまでの配線の寄生抵抗をＮで割った値である。Ｃｌは、アンプから容量までのＮ本の配線の寄生容量の合計値である。Ｃｃは、容量素子Ｎ個分の容量の合計値である。Ｃｐは、容量素子からパッドまでの配線の寄生容量の合計値である。Ｌｂは、パッケージのボンディングワイヤのインダクタである。Ｌは、共振インダクタである。Ｒｏｐｔは、整合回路による整合前の出力インピーダンスである。ＲＬは、負荷である。
そして、図２の構成において、出力電力Ｐｏｕｔは、以下の式（１）で求められる。
Figure 2015122622
この出力電力Ｐｏｕｔと、Ｃｄ、Ｃｌ、Ｃｃ、Ｃｐの容量を充放電するのに必要な電力とから、電力効率ηは、以下の式（２）で求められる。
Figure 2015122622
式（１）と式（２）によれば、寄生抵抗ＲＯＮ、Ｒｌおよび容量値Ｃｄ、Ｃｌ、Ｃｐが小さいほど、出力電力Ｐｏｕｔおよび電力効率ηが大きくなる。よって、ＩＣチップ上のアンプ、容量素子、パッドにおいて、寄生容量および寄生抵抗を小さくするレイアウトが求められる。
そこで、後述する実施の形態１〜４に係るＳＣＰＡでは、アンプから容量素子まで、および、容量素子からパッドまでを最短で配線することにより、寄生容量および寄生抵抗を低減し、出力電力および電力効率を最大化する。
＜実施の形態１＞
図３は、本発明の実施の形態１に係るＳＣＰＡの構成例を示す図である。
図３において、ＳＣＰＡは、パッド（ＰＡＤ）１０１、複数の容量素子（Ｃ）２０１〜２０４、複数のアンプ（ＡＭＰ）３０１〜３０４を備える。容量素子２０１〜２０４とアンプ３０１〜３０４は、それぞれ、１対１に対応している。
アンプ３０１〜３０４は、それぞれ、位相変調信号が入力され、別途供給される振幅変調信号で、動作するアンプの個数が可変されることで位相変調信号を振幅変調し、ベクトル変調を行う。その際、アンプ３０１〜３０４は、電源への接続とグランドへの接続を切り替えることで信号の増幅を行い、その数を可変することで出力される振幅を制御する。増幅された信号は、それぞれ、アンプ３０１〜３０４から対応する容量素子２０１〜２０４を介してパッド１０１へ出力される。
なお、図３では例として、容量素子およびアンプの数をそれぞれ４つずつとしたが、これに限定されない。容量素子およびアンプの数は、ＩＣチップへの配置のしやすさから、例えば２の累乗が好ましい。
また、図３では例として、出力端子をパッドとしているが、これに限定されない。また、図３では図示を省略しているが、パッド１０１は、図２と同様にマッチングネットワーク（整合回路）と接続されている。よって、パッド１０１へ入力された信号は、ボンディングワイヤＬｂとリードフレーム（図示せず）を介してマッチングネットワークへ出力される。
本実施の形態のＳＣＰＡでは、パッド１０１、容量素子２０１〜２０４、アンプ３０１〜３０４が、図３に示すようにＩＣチップ（図示せず）上に配置されることを特徴とする。すなわち、容量素子２０１〜２０４は、パッド１０１を中心とする円ａ（第１の円の一例）上に配置される。また、アンプ３０１〜３０４は、円ａの同心円である円ｂ（第２の円の一例）上に配置される。また、パッド１０１と容量素子２０１とアンプ３０１は、直線状に並んで配置される。これと同様に、パッド１０１と容量素子２０２とアンプ３０２、パッド１０１と容量素子２０３とアンプ３０３、パッド１０１と容量素子２０４とアンプ３０４も、直線状に並んで配置される。直線状に並んで配置されることで、アンプから容量素子までの配線および容量素子からパッドまでの配線はともに最短となる。
以上説明したように、本実施の形態のＳＣＰＡは、出力端子を中心とした円ａ上に容量素子を、円ａの同心円である円ｂ上にアンプを配置し、出力端子と各容量素子および各アンプを直線状に並べたことを特徴とする。これにより、アンプから容量素子までの配線および容量素子から出力端子までの配線を最短にすることができる。よって、本実施の形態のＳＣＰＡによれば、配線による寄生容量および寄生抵抗を低減でき、出力電力および電力効率を最大化できる。
＜実施の形態２＞
図４は、本発明の実施の形態２に係るＳＣＰＡの構成例を示す図である。図４において、図３と同じ構成要素については同一符号を付し、ここでの説明は省略する。
図４では、円ａおよび円ｂにおいてＩＣチップ端４００からはみ出ている部分には、容量素子およびアンプが配置されていない。例えば図３と比較すると、図４では容量素子２０１およびアンプ３０１が配置されていない。これにより、パッド１０１がＩＣチップ端４００に近接して配置される。
以上説明したように、本実施の形態のＳＣＰＡは、実施の形態１の効果に加えて、以下の効果を得ることができる。すなわち、本実施の形態のＳＣＰＡは、円ａおよび円ｂにおいてＩＣチップ端４００からはみ出ていない部分に容量素子とパッドを配置することを特徴とする。これにより、パッドをＩＣチップ端４００に近接して配置することができる。よって、図３の構成の場合、パッドをＩＣチップ端４００に近接して配置できないため、パッドからのワイヤが長くなり、組み立てが困難となるが、図４の構成では、パッドからＩＣのリードフレーム（図示せず）へ接続するワイヤを短くすることができ、組み立てが容易になる。
＜実施の形態３＞
図５は、本発明の実施の形態３に係るＳＣＰＡの構成例を示す図である。図５において、図４と同じ構成要素については同一符号を付し、ここでの説明は省略する。
図５の構成は、図４と同様、円ａおよび円ｂにおいてＩＣチップ端４００からはみ出している部分には、容量素子およびアンプが配置されていない。図４の構成と異なる点は、容量素子２０３およびアンプ３０３の隣に、容量素子２０１およびアンプ３０１が配置されている点である。これにより、パッド１０１がＩＣチップ端４００に近接して配置されつつ、パッド１０１に接続される容量素子およびアンプの数を２の累乗（図５では４つ）とすることができる。
以上説明したように、本実施の形態のＳＣＰＡは、実施の形態１、２の効果に加えて、以下の効果を得ることができる。すなわち、本実施の形態のＳＣＰＡは、円ａおよび円ｂにおいてＩＣチップ端からはみ出していない部分に配置する容量素子およびパッドの数を２の累乗とすることを特徴とする。これにより、ＳＣＰＡの振幅制御値はディジタル的に表され、通常、アンプおよび容量素子の数は、ビット（Ｂｉｔ）ごとに２の累乗で表されるため、図５の構成は、ＳＣＰＡとして実現しやすい。
＜実施の形態４＞
図６は、本発明の実施の形態４に係るＳＣＰＡの構成例を示す図である。図６において、図４、図５と同じ構成要素については同一符号を付し、ここでの説明は省略する。
図６は、６ビット、つまりアンプの合計数と容量素子の合計数がそれぞれ６４個である構成を示している。なお、アンプと容量の各合計数は６４個に限定されない。図６では、図４および図５と同様、パッド１０１を中心とした円ａ（図示せず）上に容量素子群（１６個の容量素子の集合）２０５〜２０８が配置されている。また、図６では、図４および図５と同様、円ａの同心円である円ｂ（図示せず）上にアンプ群（１６個のアンプの集合）３０５〜３０８が配置されている。
以上説明したように、本実施の形態のＳＣＰＡは、実施の形態３の効果を得ることができる。
以上説明した実施の形態１〜４に係るＳＣＰＡは、例えば、無線電波を利用して通信を行う無線通信装置（送信装置、受信装置）などに搭載される。
なお、上記実施の形態１〜４は、上記説明に限定されるものではなく、その趣旨を逸脱しない範囲において種々の変形が可能である。
本発明は、ＳＣＰＡに用いるのに好適である。
１０ 出力端子
１１〜１５、２０１〜２０４ 容量素子
２１〜２５、３０１〜３０４ アンプ
１０１ パッド
２０５〜２０８ 容量素子群
３０５〜３０８ アンプ群
４００ ＩＣチップ端

Claims (6)

  1. 出力端子と、
    前記出力端子を中心とする第１の円上に配置される複数の容量素子と、
    前記複数の容量素子のそれぞれに対応して前記第１の円より大きい同心円である第２の円上に配置され、前記出力端子および対応する前記容量素子と直線状に並んで接続され、電源への接続とグランドへの接続を切り替えることで入力信号を増幅し、その数を可変することで出力の振幅を制御する複数のアンプと、
    を具備する電力増幅装置。
  2. 出力端子と、
    前記出力端子を中心とする第１の円上に配置される複数の容量素子と、
    前記複数の容量素子のそれぞれに対応して前記第１の円より大きい同心円である第２の円上に配置され、前記出力端子および対応する前記容量素子と直線状に並んで接続され、電源への接続とグランドへの接続を切り替えることで入力信号を増幅し、その数を可変することで出力の振幅を制御する複数のアンプと、
    前記出力端子と接続され、前記複数の容量素子との間で共振回路を構成するインダクタと、
    を具備する電力増幅装置。
  3. 前記出力端子、前記複数の容量素子、および前記複数のアンプが搭載されたＩＣチップと、
    前記ＩＣチップの端に近接して配置される前記出力端子と、
    前記ＩＣチップの端からはみ出していない前記第１の円上に配置される前記複数の容量素子と、
    前記ＩＣチップの端からはみ出していない前記第２の円上に配置される前記複数のアンプと、
    を具備する請求項１記載の電力増幅装置。
  4. 前記出力端子、前記複数の容量素子、および前記複数のアンプが搭載されたＩＣチップと、
    前記ＩＣチップの端に近接して配置される前記出力端子と、
    前記ＩＣチップの端からはみ出していない前記第１の円上に配置される前記複数の容量素子と、
    前記ＩＣチップの端からはみ出していない前記第２の円上に配置される前記複数のアンプと、
    前記出力端子と接続されるインダクタと、
    を具備する請求項１記載の電力増幅装置。
  5. ２の累乗の数の前記複数のアンプを具備する、
    請求項１から４のいずれか１項に記載の電力増幅装置。
  6. 請求項１から５のいずれか１項に記載の電力増幅装置を具備する、
    送信装置。
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